JPH1173232A - 電流制限回路及びボルテージレギュレータ - Google Patents
電流制限回路及びボルテージレギュレータInfo
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- JPH1173232A JPH1173232A JP9232175A JP23217597A JPH1173232A JP H1173232 A JPH1173232 A JP H1173232A JP 9232175 A JP9232175 A JP 9232175A JP 23217597 A JP23217597 A JP 23217597A JP H1173232 A JPH1173232 A JP H1173232A
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Abstract
(57)【要約】
【課題】 制御トランジスタのコレクター−エミッタ間
電位を監視し、コレクター−エミッタ間電位が所定電圧
以下になっている低入力電圧期間内において制御トラン
ジスタＱ1のベースに発生するベース電流増加現象の発
生を制限し、ベース増加電流に起因する電源の消費電流
負担を回避して長寿命化を図ること。 【解決手段】 負荷電流を制御する制御トランジスタＱ
1のベース電流ＩBを制限する電流制限回路において、制
御トランジスタＱ1のコレクター−エミッタ間電位差ＶC
Eを監視し、コレクター−エミッタ間電位差ＶCEが所定
電圧以下になっている低入力電圧期間内において制御ト
ランジスタＱ1を流れるベース電流ＩBを継続的に制限し
制御トランジスタＱ1の直流電流増幅率ｈFEの低下を制
限し制御トランジスタＱ1のコレクター−エミッタ間電
位差ＶCEを一定以上に保持して制御トランジスタＱ1の
ベースに発生するベース電流増加現象の発生を制限する
回路構成を有する。
電位を監視し、コレクター−エミッタ間電位が所定電圧
以下になっている低入力電圧期間内において制御トラン
ジスタＱ1のベースに発生するベース電流増加現象の発
生を制限し、ベース増加電流に起因する電源の消費電流
負担を回避して長寿命化を図ること。 【解決手段】 負荷電流を制御する制御トランジスタＱ
1のベース電流ＩBを制限する電流制限回路において、制
御トランジスタＱ1のコレクター−エミッタ間電位差ＶC
Eを監視し、コレクター−エミッタ間電位差ＶCEが所定
電圧以下になっている低入力電圧期間内において制御ト
ランジスタＱ1を流れるベース電流ＩBを継続的に制限し
制御トランジスタＱ1の直流電流増幅率ｈFEの低下を制
限し制御トランジスタＱ1のコレクター−エミッタ間電
位差ＶCEを一定以上に保持して制御トランジスタＱ1の
ベースに発生するベース電流増加現象の発生を制限する
回路構成を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、負荷電流を制御する制御トランジスタのベー
ス電流を制限する電流制限回路、及び負荷に供給される
出力電圧を一定に保持する定電圧電源であるボルテージ
レギュレータに関する。
し、特に、負荷電流を制御する制御トランジスタのベー
ス電流を制限する電流制限回路、及び負荷に供給される
出力電圧を一定に保持する定電圧電源であるボルテージ
レギュレータに関する。
【０００２】
【従来の技術】図９は、従来の電流制限回路を説明する
ための回路図である。
ための回路図である。
【０００３】従来この種の電流制限回路としては、例え
ば、特開平５−２１１７１７号公報（発明の名称：電流
制限回路、出願人：ミツミ電機株式会社、出願日：１９
９２年１月３０日、図９，１０参照）に示すようなもの
がある。
ば、特開平５−２１１７１７号公報（発明の名称：電流
制限回路、出願人：ミツミ電機株式会社、出願日：１９
９２年１月３０日、図９，１０参照）に示すようなもの
がある。
【０００４】すなわち、図９に示すように、制御用ｐｎ
ｐトランジスタＡＱ1のベース電流と負荷電流ＡＲLとの
差をトランジスタＡＱ6，ＡＱ7及びオペアンプＡ2によ
り検出する出力電圧検出回路４と、出力電圧検出回路４
により検出された検出信号に応じてトランジスタＡＱ4
を制御することにより、制御用ｐｎｐトランジスタＡＱ
1のベース電流を制限する電流制限回路３とを中心にし
て構成されていた。
ｐトランジスタＡＱ1のベース電流と負荷電流ＡＲLとの
差をトランジスタＡＱ6，ＡＱ7及びオペアンプＡ2によ
り検出する出力電圧検出回路４と、出力電圧検出回路４
により検出された検出信号に応じてトランジスタＡＱ4
を制御することにより、制御用ｐｎｐトランジスタＡＱ
1のベース電流を制限する電流制限回路３とを中心にし
て構成されていた。
【０００５】出力電圧検出回路４は、電源１（入力電圧
Ｖi）に接続され、定電流源ＯＣ1、ツェナーダイオード
Ｄ1、抵抗ＡＲ1，ＡＲ2、差動増幅回路を構成するオペ
アンプＡ1，ｎｐｎトランジスタＡＱ4より構成されてい
た。
Ｖi）に接続され、定電流源ＯＣ1、ツェナーダイオード
Ｄ1、抵抗ＡＲ1，ＡＲ2、差動増幅回路を構成するオペ
アンプＡ1，ｎｐｎトランジスタＡＱ4より構成されてい
た。
【０００６】このような回路構成の出力電圧検出回路４
においては、定電流源ＯＣ1及びツェナーダイオードＤ1
により基準電圧が生成されてオペアンプＡ1の反転入力
端子に入力される。また、出力電圧Ｖoutut、抵抗ＡＲ
1，ＡＲ2により減衰してきた検出信号がオペアンプＡ1
の非反転入力端子に入力される。
においては、定電流源ＯＣ1及びツェナーダイオードＤ1
により基準電圧が生成されてオペアンプＡ1の反転入力
端子に入力される。また、出力電圧Ｖoutut、抵抗ＡＲ
1，ＡＲ2により減衰してきた検出信号がオペアンプＡ1
の非反転入力端子に入力される。
【０００７】オペアンプＡ1は、基準電圧と検出電圧と
の差に応じた信号を出力し、トランジスタＡＱ4のベー
スに供給する。トランジスタＡＱ4のエミッタは、トラ
ンジスタＡＱ2のベースに接続され、トランジスタＡＱ2
のエミッタは、マルチコレクタートランジスタＡＡＱ1
（制御用ｐｎｐトランジスタＡＱ1）のベースに接続さ
れている。
の差に応じた信号を出力し、トランジスタＡＱ4のベー
スに供給する。トランジスタＡＱ4のエミッタは、トラ
ンジスタＡＱ2のベースに接続され、トランジスタＡＱ2
のエミッタは、マルチコレクタートランジスタＡＡＱ1
（制御用ｐｎｐトランジスタＡＱ1）のベースに接続さ
れている。
【０００８】電流制限回路３は、電源１（入力電圧Ｖ
i）に接続され、電流検出用ｐｎｐトランジスタＡＱ2、
コンパレータを構成するオペアンプＡ2、制御用ｐｎｐ
トランジスタＡＱ1、定電流源ＯＣ2から構成されてい
る。ｎｐｎトランジスタＡＱ6，ＡＱ７はダイオード接
続され、各々のコレクタが結線された状態でオペアンプ
Ａ2の非反転入力端子に接続されている。このような回
路構成において、ｐｎｐトランジスタＡＱ2が出力電圧
検出回路４から供給される信号に応じて制御用ｐｎｐト
ランジスタＡＱ1のベース電流を制御していた。
i）に接続され、電流検出用ｐｎｐトランジスタＡＱ2、
コンパレータを構成するオペアンプＡ2、制御用ｐｎｐ
トランジスタＡＱ1、定電流源ＯＣ2から構成されてい
る。ｎｐｎトランジスタＡＱ6，ＡＱ７はダイオード接
続され、各々のコレクタが結線された状態でオペアンプ
Ａ2の非反転入力端子に接続されている。このような回
路構成において、ｐｎｐトランジスタＡＱ2が出力電圧
検出回路４から供給される信号に応じて制御用ｐｎｐト
ランジスタＡＱ1のベース電流を制御していた。
【０００９】
【発明が解決しようとする課題】図１０は、図９の制御
トランジスタのベースに発生するベース増加電流を説明
するためのグラフである。
トランジスタのベースに発生するベース増加電流を説明
するためのグラフである。
【００１０】しかしながら、このような従来の電流制限
回路では、入力電圧Ｖiが低い低入力電圧時に制御用ｐ
ｎｐトランジスタＡＱ1のコレクター−エミッタ間の電
位差ＶCEが低くなってしまうことに起因して制御用ｐｎ
ｐトランジスタＡＱ1の直流電流増幅率が低下してしま
い、十分な負荷電流ＡＩL（コレクター電流）を負荷Ａ
ＲLに供給できずない状況が発生していた。従来の電流
制限回路では、このような制御用ｐｎｐトランジスタＡ
Ｑ1の直流電流増幅率が低下に起因する負荷電流ＡＩL
（コレクター電流）の供給能力の低下を回避するため
に、制御用ｐｎｐトランジスタＡＱ1のベース電流ＩBを
増加させるような補償制御を実行していた。この様な補
償制御を実行する場合、ベース電流ＩBは図１０に示す
ように三角波状の特性（ベース増加電流と呼ばれてい
る）を示してしまう結果、消費電力の増加を引き起こし
てしまい電源１の負担が増加してしまうという問題点が
あった。特に、電源１としてバッテリーを用いる場合、
補償制御に必要な消費電流をバッテリーから取り出すた
めバッテリーの消耗を早めてしまうという問題点があっ
た。
回路では、入力電圧Ｖiが低い低入力電圧時に制御用ｐ
ｎｐトランジスタＡＱ1のコレクター−エミッタ間の電
位差ＶCEが低くなってしまうことに起因して制御用ｐｎ
ｐトランジスタＡＱ1の直流電流増幅率が低下してしま
い、十分な負荷電流ＡＩL（コレクター電流）を負荷Ａ
ＲLに供給できずない状況が発生していた。従来の電流
制限回路では、このような制御用ｐｎｐトランジスタＡ
Ｑ1の直流電流増幅率が低下に起因する負荷電流ＡＩL
（コレクター電流）の供給能力の低下を回避するため
に、制御用ｐｎｐトランジスタＡＱ1のベース電流ＩBを
増加させるような補償制御を実行していた。この様な補
償制御を実行する場合、ベース電流ＩBは図１０に示す
ように三角波状の特性（ベース増加電流と呼ばれてい
る）を示してしまう結果、消費電力の増加を引き起こし
てしまい電源１の負担が増加してしまうという問題点が
あった。特に、電源１としてバッテリーを用いる場合、
補償制御に必要な消費電流をバッテリーから取り出すた
めバッテリーの消耗を早めてしまうという問題点があっ
た。
【００１１】本発明は、このような従来の問題点を解決
することを課題としており、第１に、負荷電流を制御す
る制御トランジスタのベース電流を制限する電流制限回
路において、制御トランジスタのコレクター−エミッタ
間の電位差を監視し、コレクター−エミッタ間の電位差
が所定電圧以下になっている低入力電圧期間内において
制御トランジスタを流れるベース電流を継続的に制限し
制御トランジスタの直流電流増幅率の低下を制限し制御
トランジスタのコレクター−エミッタ間の電位差を一定
以上に保持して制御トランジスタのベースに発生するベ
ース増加電流の発生を制限する回路構成により、電源か
らの入力電圧と出力電圧との電圧差が小さい低入力電圧
時であっても、制御トランジスタのコレクター−エミッ
タ間の電位差が低くなってしまうことを回避し、制御ト
ランジスタの直流電流増幅率の低下を回避して十分な負
荷電流を負荷に供給できる電流制限回路を提供すること
を目的としている。
することを課題としており、第１に、負荷電流を制御す
る制御トランジスタのベース電流を制限する電流制限回
路において、制御トランジスタのコレクター−エミッタ
間の電位差を監視し、コレクター−エミッタ間の電位差
が所定電圧以下になっている低入力電圧期間内において
制御トランジスタを流れるベース電流を継続的に制限し
制御トランジスタの直流電流増幅率の低下を制限し制御
トランジスタのコレクター−エミッタ間の電位差を一定
以上に保持して制御トランジスタのベースに発生するベ
ース増加電流の発生を制限する回路構成により、電源か
らの入力電圧と出力電圧との電圧差が小さい低入力電圧
時であっても、制御トランジスタのコレクター−エミッ
タ間の電位差が低くなってしまうことを回避し、制御ト
ランジスタの直流電流増幅率の低下を回避して十分な負
荷電流を負荷に供給できる電流制限回路を提供すること
を目的としている。
【００１２】更に、制御トランジスタの直流電流増幅率
の低下を回避できる結果、負荷電流の供給能力の低下を
回避できるようになり、かつ、制御トランジスタのベー
ス電流を増加させるような補償制御が不要となり、ベー
ス電流におけるベース増加電流の発生を回避でき、これ
により、ベース増加電流の発生に起因する消費電力の増
加を回避でき、ベース増加電流に起因する電源の負担の
増加を回避できる電流制限回路を提供することを目的と
している。特に、電源としてバッテリーを用いる場合に
ベース増加電流に起因する消費電流の増加を回避してバ
ッテリーの長寿命化を図ることができる電流制限回路を
提供することを目的としている。
の低下を回避できる結果、負荷電流の供給能力の低下を
回避できるようになり、かつ、制御トランジスタのベー
ス電流を増加させるような補償制御が不要となり、ベー
ス電流におけるベース増加電流の発生を回避でき、これ
により、ベース増加電流の発生に起因する消費電力の増
加を回避でき、ベース増加電流に起因する電源の負担の
増加を回避できる電流制限回路を提供することを目的と
している。特に、電源としてバッテリーを用いる場合に
ベース増加電流に起因する消費電流の増加を回避してバ
ッテリーの長寿命化を図ることができる電流制限回路を
提供することを目的としている。
【００１３】第２に、負荷に供給される出力電圧を一定
に保持する定電圧電源であるボルテージレギュレータに
おいて、電流を与えられた際に電流の大きさに応じた出
力電圧を生成する出力電圧設定用抵抗網と、出力電圧設
定用抵抗網に制御電流を与えて出力電圧設定用抵抗網の
出力ノードの電圧及び負荷に供給される出力電圧を一定
電圧値に制御するための制御トランジスタと、制御トラ
ンジスタのベース電流を制限する電流制限回路と、第１
電流源を用いて基準電圧を生成する基準電源と、基準電
源からの基準電圧と出力ノード電圧との電圧差を検出し
て電圧差に基づく誤差信号を生成すると共に、誤差信号
を制御トランジスタにフィードバックして負荷に供給さ
れる出力電圧を一定に保持する定電圧制御を促すフィー
ドバックループを備えた誤差増幅器と、誤差増幅器から
出力される誤差信号または第３ＭＯＳＦＥＴから出力さ
れるベース電流の制限にかかる制御信号を選択的に制御
トランジスタのベースに伝達する第４ＭＯＳＦＥＴとを
設け、第４ＭＯＳＦＥＴが低入力電圧期間に第３ＭＯＳ
ＦＥＴから出力される制御信号を選択して制御トランジ
スタに伝達して制御トランジスタにおけるベース電流の
制限制御を促し低入力電圧期間以外に誤差増幅器からの
誤差信号を選択して制御トランジスタに伝達して制御ト
ランジスタにおける定電圧制御を促す回路構成をによ
り、電源からの入力電圧と出力電圧との電圧差が小さい
低入力電圧時であっても、制御トランジスタを流れるベ
ース電流を継続的に制限し制御トランジスタの直流電流
増幅率の低下を制限し制御トランジスタのコレクター−
エミッタ間の電位差を一定以上に保持して制御トランジ
スタのベースに発生するベース増加電流の発生を制限
し、その結果、制御トランジスタのコレクター−エミッ
タ間の電位差が低くなってしまうことを回避し、制御ト
ランジスタの直流電流増幅率の低下を回避して十分な負
荷電流を負荷に供給できるボルテージレギュレータを提
供することを目的としている。
に保持する定電圧電源であるボルテージレギュレータに
おいて、電流を与えられた際に電流の大きさに応じた出
力電圧を生成する出力電圧設定用抵抗網と、出力電圧設
定用抵抗網に制御電流を与えて出力電圧設定用抵抗網の
出力ノードの電圧及び負荷に供給される出力電圧を一定
電圧値に制御するための制御トランジスタと、制御トラ
ンジスタのベース電流を制限する電流制限回路と、第１
電流源を用いて基準電圧を生成する基準電源と、基準電
源からの基準電圧と出力ノード電圧との電圧差を検出し
て電圧差に基づく誤差信号を生成すると共に、誤差信号
を制御トランジスタにフィードバックして負荷に供給さ
れる出力電圧を一定に保持する定電圧制御を促すフィー
ドバックループを備えた誤差増幅器と、誤差増幅器から
出力される誤差信号または第３ＭＯＳＦＥＴから出力さ
れるベース電流の制限にかかる制御信号を選択的に制御
トランジスタのベースに伝達する第４ＭＯＳＦＥＴとを
設け、第４ＭＯＳＦＥＴが低入力電圧期間に第３ＭＯＳ
ＦＥＴから出力される制御信号を選択して制御トランジ
スタに伝達して制御トランジスタにおけるベース電流の
制限制御を促し低入力電圧期間以外に誤差増幅器からの
誤差信号を選択して制御トランジスタに伝達して制御ト
ランジスタにおける定電圧制御を促す回路構成をによ
り、電源からの入力電圧と出力電圧との電圧差が小さい
低入力電圧時であっても、制御トランジスタを流れるベ
ース電流を継続的に制限し制御トランジスタの直流電流
増幅率の低下を制限し制御トランジスタのコレクター−
エミッタ間の電位差を一定以上に保持して制御トランジ
スタのベースに発生するベース増加電流の発生を制限
し、その結果、制御トランジスタのコレクター−エミッ
タ間の電位差が低くなってしまうことを回避し、制御ト
ランジスタの直流電流増幅率の低下を回避して十分な負
荷電流を負荷に供給できるボルテージレギュレータを提
供することを目的としている。
【００１４】更に、制御トランジスタの直流電流増幅率
の低下を回避できる結果、負荷電流の供給能力の低下を
回避できるようになり、かつ、制御トランジスタのベー
ス電流を増加させるような補償制御が不要となり、ベー
ス電流におけるベース増加電流の発生を回避でき、これ
により、ベース増加電流の発生に起因する消費電力の増
加を回避でき、ベース増加電流に起因する電源の負担の
増加を回避できる電流制限回路を提供することを目的と
している。特に、電源としてバッテリーを用いる場合に
ベース増加電流に起因する消費電流の増加を回避してバ
ッテリーの長寿命化を図ることができるボルテージレギ
ュレータを提供することを目的としている。
の低下を回避できる結果、負荷電流の供給能力の低下を
回避できるようになり、かつ、制御トランジスタのベー
ス電流を増加させるような補償制御が不要となり、ベー
ス電流におけるベース増加電流の発生を回避でき、これ
により、ベース増加電流の発生に起因する消費電力の増
加を回避でき、ベース増加電流に起因する電源の負担の
増加を回避できる電流制限回路を提供することを目的と
している。特に、電源としてバッテリーを用いる場合に
ベース増加電流に起因する消費電流の増加を回避してバ
ッテリーの長寿命化を図ることができるボルテージレギ
ュレータを提供することを目的としている。
【００１５】
【課題を解決するための手段】請求項１に記載の発明
は、負荷電流を制御する制御トランジスタＱ1のベース
電流ＩBを制限する電流制限回路において、前記制御ト
ランジスタＱ1のコレクター−エミッタ間電位差ＶCEを
監視し、コレクター−エミッタ間電位差ＶCEが所定電圧
以下になった低入力電圧時に当該制御トランジスタＱ1
を流れるベース電流ＩBを制限する回路構成を有する電
流制限回路１０である。
は、負荷電流を制御する制御トランジスタＱ1のベース
電流ＩBを制限する電流制限回路において、前記制御ト
ランジスタＱ1のコレクター−エミッタ間電位差ＶCEを
監視し、コレクター−エミッタ間電位差ＶCEが所定電圧
以下になった低入力電圧時に当該制御トランジスタＱ1
を流れるベース電流ＩBを制限する回路構成を有する電
流制限回路１０である。
【００１６】請求項１に記載の発明によれば、コレクタ
ー−エミッタ間電位差ＶCEが小さい低入力電圧時であっ
ても、制御トランジスタＱ1のベース電流ＩBを増加させ
るような従来の補償制御を用いることなく制御トランジ
スタＱ1のベース電流ＩBにおけるベース電流増加現象の
発生を低入力電圧時の任意のタイミングで回避できるよ
うになる。これにより、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー２２を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー２２の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。
ー−エミッタ間電位差ＶCEが小さい低入力電圧時であっ
ても、制御トランジスタＱ1のベース電流ＩBを増加させ
るような従来の補償制御を用いることなく制御トランジ
スタＱ1のベース電流ＩBにおけるベース電流増加現象の
発生を低入力電圧時の任意のタイミングで回避できるよ
うになる。これにより、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー２２を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー２２の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。
【００１７】請求項２に記載の発明は、負荷電流を制御
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になっている低入
力電圧期間内において当該制御トランジスタＱ1を流れ
るベース電流ＩBを継続的に制限する回路構成を有する
電流制限回路１０である。
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になっている低入
力電圧期間内において当該制御トランジスタＱ1を流れ
るベース電流ＩBを継続的に制限する回路構成を有する
電流制限回路１０である。
【００１８】請求項２に記載の発明によれば、コレクタ
ー−エミッタ間電位差ＶCEが小さい低入力電圧期間内で
あっても、制御トランジスタＱ1のコレクター−エミッ
タ間電位差ＶCEが低くなってしまうことを継続的に回避
し、コレクター−エミッタ間電位差ＶCEに起因して発生
する制御トランジスタＱ1の直流電流増幅率ｈFEの低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷２４に供給できるようになるといった効果を奏す
る。
ー−エミッタ間電位差ＶCEが小さい低入力電圧期間内で
あっても、制御トランジスタＱ1のコレクター−エミッ
タ間電位差ＶCEが低くなってしまうことを継続的に回避
し、コレクター−エミッタ間電位差ＶCEに起因して発生
する制御トランジスタＱ1の直流電流増幅率ｈFEの低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷２４に供給できるようになるといった効果を奏す
る。
【００１９】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【００２０】請求項３に記載の発明は、請求項１又は２
に記載の電流制限回路１０において、前記制御トランジ
スタＱ1のエミッタが入力電圧Ｖiに接続されコレクター
が出力電圧Ｖoututに接続されて負荷電流を負荷２４に
供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututとの電
位差を監視して前記ベース電流ＩBを制限する回路構成
を有する電流制限回路１０である。
に記載の電流制限回路１０において、前記制御トランジ
スタＱ1のエミッタが入力電圧Ｖiに接続されコレクター
が出力電圧Ｖoututに接続されて負荷電流を負荷２４に
供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututとの電
位差を監視して前記ベース電流ＩBを制限する回路構成
を有する電流制限回路１０である。
【００２１】請求項３に記載の発明によれば、請求項１
又は２に記載の効果と同様の効果を奏する。
又は２に記載の効果と同様の効果を奏する。
【００２２】請求項４に記載の発明は、負荷電流を制御
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になった低入力電
圧時に当該制御トランジスタＱ1の直流電流増幅率ｈFE
の低下を制限する回路構成を有する電流制限回路１０で
ある。
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になった低入力電
圧時に当該制御トランジスタＱ1の直流電流増幅率ｈFE
の低下を制限する回路構成を有する電流制限回路１０で
ある。
【００２３】請求項４に記載の発明によれば、コレクタ
ー−エミッタ間電位差ＶCEが小さい低入力電圧時であっ
ても、制御トランジスタＱ1の直流電流増幅率ｈFEの低
下を制限でき、直流電流増幅率ｈFEの低下を一因として
生起されるベース電流増加現象の発生を低入力電圧時の
任意のタイミングで回避できるようになる。これによ
り、ベース電流ＩBにおけるベース増加電流の発生に起
因する回路動作時の消費電力の増加を低入力電圧時の任
意のタイミングで回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧時
の任意のタイミングで回避できるようになるといった効
果を奏する。特に、電源としてバッテリー２２を用いる
場合にベース増加電流に起因する消費電流の増加を低入
力電圧時の任意のタイミングで回避してバッテリー２２
の無用な消耗を避けて長寿命化を図ることができるよう
になるといった効果を奏する。
ー−エミッタ間電位差ＶCEが小さい低入力電圧時であっ
ても、制御トランジスタＱ1の直流電流増幅率ｈFEの低
下を制限でき、直流電流増幅率ｈFEの低下を一因として
生起されるベース電流増加現象の発生を低入力電圧時の
任意のタイミングで回避できるようになる。これによ
り、ベース電流ＩBにおけるベース増加電流の発生に起
因する回路動作時の消費電力の増加を低入力電圧時の任
意のタイミングで回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧時
の任意のタイミングで回避できるようになるといった効
果を奏する。特に、電源としてバッテリー２２を用いる
場合にベース増加電流に起因する消費電流の増加を低入
力電圧時の任意のタイミングで回避してバッテリー２２
の無用な消耗を避けて長寿命化を図ることができるよう
になるといった効果を奏する。
【００２４】請求項５に記載の発明は、負荷電流を制御
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になっている低入
力電圧期間内において当該制御トランジスタＱ1の直流
電流増幅率ｈFEの低下を継続的に制限する回路構成を有
する電流制限回路１０である。
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になっている低入
力電圧期間内において当該制御トランジスタＱ1の直流
電流増幅率ｈFEの低下を継続的に制限する回路構成を有
する電流制限回路１０である。
【００２５】請求項５に記載の発明によれば、コレクタ
ー−エミッタ間電位差ＶCEが小さい低入力電圧期間内で
あっても、制御トランジスタＱ1の直流電流増幅率ｈFE
の低下を低入力電圧期間内で継続的に回避して十分な負
荷電流を負荷２４に供給できるようになるといった効果
を奏する。
ー−エミッタ間電位差ＶCEが小さい低入力電圧期間内で
あっても、制御トランジスタＱ1の直流電流増幅率ｈFE
の低下を低入力電圧期間内で継続的に回避して十分な負
荷電流を負荷２４に供給できるようになるといった効果
を奏する。
【００２６】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【００２７】請求項６に記載の発明は、請求項３又は４
に記載の電流制限回路１０において、前記制御トランジ
スタＱ1のエミッタが入力電圧Ｖiに接続されコレクター
が出力電圧Ｖoututに接続されて負荷電流を負荷２４に
供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututとの電
位差を監視して前記直流電流増幅率ｈFEの低下を制限す
る回路構成を有する電流制限回路１０である。
に記載の電流制限回路１０において、前記制御トランジ
スタＱ1のエミッタが入力電圧Ｖiに接続されコレクター
が出力電圧Ｖoututに接続されて負荷電流を負荷２４に
供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututとの電
位差を監視して前記直流電流増幅率ｈFEの低下を制限す
る回路構成を有する電流制限回路１０である。
【００２８】請求項６に記載の発明によれば、請求項３
又は４に記載の効果と同様の効果を奏する。
又は４に記載の効果と同様の効果を奏する。
【００２９】請求項７に記載の発明は、負荷電流を制御
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になった低入力電
圧時に当該制御トランジスタＱ1のコレクター−エミッ
タ間電位差ＶCEの減少に起因して発生する直流電流増幅
率ｈFEの低下を制限する回路構成を有する電流制限回路
１０である。
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になった低入力電
圧時に当該制御トランジスタＱ1のコレクター−エミッ
タ間電位差ＶCEの減少に起因して発生する直流電流増幅
率ｈFEの低下を制限する回路構成を有する電流制限回路
１０である。
【００３０】請求項７に記載の発明によれば、コレクタ
ー−エミッタ間電位差ＶCEが所定電圧以下になった低入
力電圧時であっても、直流電流増幅率ｈFEの低下を制限
してベース電流ＩBにおけるベース電流増加現象の発生
を低入力電圧時の任意のタイミングで回避できるように
なる。これにより、ベース電流ＩBにおけるベース増加
電流の発生に起因する回路動作時の消費電力の増加を低
入力電圧時の任意のタイミングで回避できるようにな
り、ベース増加電流に起因する電源の消費電流負担の増
加を低入力電圧時の任意のタイミングで回避できるよう
になるといった効果を奏する。特に、電源としてバッテ
リー２２を用いる場合にベース増加電流に起因する消費
電流の増加を低入力電圧時の任意のタイミングで回避し
てバッテリー２２の無用な消耗を避けて長寿命化を図る
ことができるようになるといった効果を奏する。
ー−エミッタ間電位差ＶCEが所定電圧以下になった低入
力電圧時であっても、直流電流増幅率ｈFEの低下を制限
してベース電流ＩBにおけるベース電流増加現象の発生
を低入力電圧時の任意のタイミングで回避できるように
なる。これにより、ベース電流ＩBにおけるベース増加
電流の発生に起因する回路動作時の消費電力の増加を低
入力電圧時の任意のタイミングで回避できるようにな
り、ベース増加電流に起因する電源の消費電流負担の増
加を低入力電圧時の任意のタイミングで回避できるよう
になるといった効果を奏する。特に、電源としてバッテ
リー２２を用いる場合にベース増加電流に起因する消費
電流の増加を低入力電圧時の任意のタイミングで回避し
てバッテリー２２の無用な消耗を避けて長寿命化を図る
ことができるようになるといった効果を奏する。
【００３１】請求項８に記載の発明は、負荷電流を制御
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になっている低入
力電圧期間内に当該制御トランジスタＱ1のコレクター
−エミッタ間電位差ＶCEの減少に起因して発生する直流
電流増幅率ｈFEの低下を継続的に制限する回路構成を有
する電流制限回路１０である。
する制御トランジスタＱ1のベース電流ＩBを制限する電
流制限回路において、前記制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCEを監視し、コレクター−
エミッタ間電位差ＶCEが所定電圧以下になっている低入
力電圧期間内に当該制御トランジスタＱ1のコレクター
−エミッタ間電位差ＶCEの減少に起因して発生する直流
電流増幅率ｈFEの低下を継続的に制限する回路構成を有
する電流制限回路１０である。
【００３２】請求項８に記載の発明によれば、コレクタ
ー−エミッタ間電位差ＶCEが所定電圧以下になっている
低入力電圧期間内であっても、制御トランジスタＱ1の
コレクター−エミッタ間電位差ＶCEが低くなってしまう
ことを継続的に回避し、コレクター−エミッタ間電位差
ＶCEに起因して発生する制御トランジスタＱ1の直流電
流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避
して十分な負荷電流を負荷２４に供給できるようになる
といった効果を奏する。
ー−エミッタ間電位差ＶCEが所定電圧以下になっている
低入力電圧期間内であっても、制御トランジスタＱ1の
コレクター−エミッタ間電位差ＶCEが低くなってしまう
ことを継続的に回避し、コレクター−エミッタ間電位差
ＶCEに起因して発生する制御トランジスタＱ1の直流電
流増幅率ｈFEの低下を低入力電圧期間内で継続的に回避
して十分な負荷電流を負荷２４に供給できるようになる
といった効果を奏する。
【００３３】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【００３４】請求項９に記載の発明は、請求項７又は８
に記載の電流制限回路１０において、前記制御トランジ
スタＱ1のエミッタが入力電圧Ｖiに接続されコレクター
が出力電圧Ｖoututに接続されて負荷電流を負荷２４に
供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututとの電
位差を監視して前記直流電流増幅率ｈFEの低下を制限す
る回路構成を有する電流制限回路１０である。
に記載の電流制限回路１０において、前記制御トランジ
スタＱ1のエミッタが入力電圧Ｖiに接続されコレクター
が出力電圧Ｖoututに接続されて負荷電流を負荷２４に
供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututとの電
位差を監視して前記直流電流増幅率ｈFEの低下を制限す
る回路構成を有する電流制限回路１０である。
【００３５】請求項９に記載の発明によれば、請求項７
又は８に記載の効果と同様の効果を奏する。
又は８に記載の効果と同様の効果を奏する。
【００３６】請求項１０に記載の発明は、負荷電流を制
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になった低入力
電圧時に当該制御トランジスタＱ1のコレクター−エミ
ッタ間電位差ＶCEを一定以上に保持する回路構成を有す
る電流制限回路１０である。
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になった低入力
電圧時に当該制御トランジスタＱ1のコレクター−エミ
ッタ間電位差ＶCEを一定以上に保持する回路構成を有す
る電流制限回路１０である。
【００３７】請求項１０に記載の発明によれば、コレク
ター−エミッタ間電位差ＶCEが所定電圧以下になった低
入力電圧時であっても、コレクター−エミッタ間電位差
ＶCEを一定以上に保持して制御トランジスタＱ1の直流
電流増幅率ｈFEの低下を低入力電圧時の任意のタイミン
グで回避し、直流電流増幅率ｈFEの低下を一因として生
起されるベース電流ＩBにおけるベース電流増加現象の
発生を低入力電圧時の任意のタイミングで回避できるよ
うになる。これにより、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー２２を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー２２の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。
ター−エミッタ間電位差ＶCEが所定電圧以下になった低
入力電圧時であっても、コレクター−エミッタ間電位差
ＶCEを一定以上に保持して制御トランジスタＱ1の直流
電流増幅率ｈFEの低下を低入力電圧時の任意のタイミン
グで回避し、直流電流増幅率ｈFEの低下を一因として生
起されるベース電流ＩBにおけるベース電流増加現象の
発生を低入力電圧時の任意のタイミングで回避できるよ
うになる。これにより、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー２２を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー２２の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。
【００３８】請求項１１に記載の発明は、負荷電流を制
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になっている低
入力電圧期間内に当該制御トランジスタＱ1のコレクタ
ー−エミッタ間電位差ＶCEを継続的に一定以上に保持す
る回路構成を有する電流制限回路１０である。
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になっている低
入力電圧期間内に当該制御トランジスタＱ1のコレクタ
ー−エミッタ間電位差ＶCEを継続的に一定以上に保持す
る回路構成を有する電流制限回路１０である。
【００３９】請求項１１に記載の発明によれば、コレク
ター−エミッタ間電位差ＶCEが所定電圧以下になってい
る低入力電圧期間内であっても、コレクター−エミッタ
間電位差ＶCEを一定以上に保持して制御トランジスタＱ
1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継
続的に回避し、直流電流増幅率ｈFEの低下を一因として
生起されるベース電流ＩBにおけるベース電流増加現象
の発生を低入力電圧期間内で継続的に回避できるように
なる。これにより、ベース電流ＩBにおけるベース増加
電流の発生に起因する回路動作時の消費電力の増加を低
入力電圧期間内で継続的に回避できるようになり、ベー
ス増加電流に起因する電源の消費電流負担の増加を低入
力電圧期間内で継続的に回避できるようになるといった
効果を奏する。特に、電源としてバッテリー２２を用い
る場合にベース増加電流に起因する消費電流の増加を低
入力電圧期間内で継続的に回避してバッテリー２２の無
用な消耗を避けて長寿命化を図ることができるようにな
るといった効果を奏する。
ター−エミッタ間電位差ＶCEが所定電圧以下になってい
る低入力電圧期間内であっても、コレクター−エミッタ
間電位差ＶCEを一定以上に保持して制御トランジスタＱ
1の直流電流増幅率ｈFEの低下を低入力電圧期間内で継
続的に回避し、直流電流増幅率ｈFEの低下を一因として
生起されるベース電流ＩBにおけるベース電流増加現象
の発生を低入力電圧期間内で継続的に回避できるように
なる。これにより、ベース電流ＩBにおけるベース増加
電流の発生に起因する回路動作時の消費電力の増加を低
入力電圧期間内で継続的に回避できるようになり、ベー
ス増加電流に起因する電源の消費電流負担の増加を低入
力電圧期間内で継続的に回避できるようになるといった
効果を奏する。特に、電源としてバッテリー２２を用い
る場合にベース増加電流に起因する消費電流の増加を低
入力電圧期間内で継続的に回避してバッテリー２２の無
用な消耗を避けて長寿命化を図ることができるようにな
るといった効果を奏する。
【００４０】請求項１２に記載の発明は、請求項１０又
は１１に記載の電流制限回路１０おいて、前記制御トラ
ンジスタＱ1のエミッタが入力電圧Ｖiに接続されコレク
ターが出力電圧Ｖoututに接続されて負荷電流を負荷２
４に供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututと
の電位差を監視して前記コレクター−エミッタ間電位差
ＶCEの保持を行う回路構成を有する電流制限回路１０で
ある。
は１１に記載の電流制限回路１０おいて、前記制御トラ
ンジスタＱ1のエミッタが入力電圧Ｖiに接続されコレク
ターが出力電圧Ｖoututに接続されて負荷電流を負荷２
４に供給し、当該入力電圧Ｖiと当該出力電圧Ｖoututと
の電位差を監視して前記コレクター−エミッタ間電位差
ＶCEの保持を行う回路構成を有する電流制限回路１０で
ある。
【００４１】請求項１２に記載の発明によれば、請求項
１０又は１１に記載の効果に加えて、入力電圧Ｖiと出
力電圧Ｖoututとの電位差が小さい場合であっても、コ
レクター−エミッタ間電位差ＶCEを一定以上に保持して
制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低
入力電圧期間内で継続的に回避し、直流電流増幅率ｈFE
の低下を一因として生起されるベース電流ＩBにおける
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流ＩB
におけるベース増加電流の発生に起因する回路動作時の
消費電力の増加を低入力電圧期間内で継続的に回避でき
るようになり、ベース増加電流に起因する電源の消費電
流負担の増加を低入力電圧期間内で継続的に回避できる
ようになるといった効果を奏する。特に、電源としてバ
ッテリー２２を用いる場合にベース増加電流に起因する
消費電流の増加を低入力電圧期間内で継続的に回避して
バッテリー２２の無用な消耗を避けて長寿命化を図るこ
とができるようになるといった効果を奏する。
１０又は１１に記載の効果に加えて、入力電圧Ｖiと出
力電圧Ｖoututとの電位差が小さい場合であっても、コ
レクター−エミッタ間電位差ＶCEを一定以上に保持して
制御トランジスタＱ1の直流電流増幅率ｈFEの低下を低
入力電圧期間内で継続的に回避し、直流電流増幅率ｈFE
の低下を一因として生起されるベース電流ＩBにおける
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流ＩB
におけるベース増加電流の発生に起因する回路動作時の
消費電力の増加を低入力電圧期間内で継続的に回避でき
るようになり、ベース増加電流に起因する電源の消費電
流負担の増加を低入力電圧期間内で継続的に回避できる
ようになるといった効果を奏する。特に、電源としてバ
ッテリー２２を用いる場合にベース増加電流に起因する
消費電流の増加を低入力電圧期間内で継続的に回避して
バッテリー２２の無用な消耗を避けて長寿命化を図るこ
とができるようになるといった効果を奏する。
【００４２】請求項１３に記載の発明は、負荷電流を制
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になった低入力
電圧時に当該制御トランジスタＱ1のベースに発生する
ベース電流増加現象の発生を制限する回路構成を有する
電流制限回路１０である。
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になった低入力
電圧時に当該制御トランジスタＱ1のベースに発生する
ベース電流増加現象の発生を制限する回路構成を有する
電流制限回路１０である。
【００４３】請求項１３に記載の発明によれば、コレク
ター−エミッタ間電位差ＶCEが所定電圧以下になった低
入力電圧時であっても、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー２２を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー２２の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。
ター−エミッタ間電位差ＶCEが所定電圧以下になった低
入力電圧時であっても、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー２２を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー２２の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。
【００４４】請求項１４に記載の発明は、負荷電流を制
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になっている低
入力電圧期間内に当該制御トランジスタＱ1のベースに
発生するベース電流増加現象の発生を継続的に制限する
回路構成を有する電流制限回路１０である。
御する制御トランジスタＱ1のベース電流ＩBを制限する
電流制限回路において、前記制御トランジスタＱ1のコ
レクター−エミッタ間電位差ＶCEを監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下になっている低
入力電圧期間内に当該制御トランジスタＱ1のベースに
発生するベース電流増加現象の発生を継続的に制限する
回路構成を有する電流制限回路１０である。
【００４５】請求項１４に記載の発明によれば、コレク
ター−エミッタ間電位差ＶCEが所定電圧以下になった低
入力電圧時であっても、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧期間内で継続的に回避できるようになり、
ベース増加電流に起因する電源の消費電流負担の増加を
低入力電圧期間内で継続的に回避できるようになるとい
った効果を奏する。特に、電源としてバッテリー２２を
用いる場合にベース増加電流に起因する消費電流の増加
を低入力電圧期間内で継続的に回避してバッテリー２２
の無用な消耗を避けて長寿命化を図ることができるよう
になるといった効果を奏する。
ター−エミッタ間電位差ＶCEが所定電圧以下になった低
入力電圧時であっても、ベース電流ＩBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧期間内で継続的に回避できるようになり、
ベース増加電流に起因する電源の消費電流負担の増加を
低入力電圧期間内で継続的に回避できるようになるとい
った効果を奏する。特に、電源としてバッテリー２２を
用いる場合にベース増加電流に起因する消費電流の増加
を低入力電圧期間内で継続的に回避してバッテリー２２
の無用な消耗を避けて長寿命化を図ることができるよう
になるといった効果を奏する。
【００４６】請求項１５に記載の発明は、請求項１３又
は１４に記載の電流制限回路１０において、前記制御ト
ランジスタＱ1のエミッタが入力電圧Ｖiに接続されコレ
クターが出力電圧Ｖoututに接続されて負荷電流を負荷
２４に供給し、当該入力電圧Ｖiと当該出力電圧Ｖoutut
との電位差を監視して前記ベース電流増加現象の発生を
制限する回路構成を有する電流制限回路１０である。
は１４に記載の電流制限回路１０において、前記制御ト
ランジスタＱ1のエミッタが入力電圧Ｖiに接続されコレ
クターが出力電圧Ｖoututに接続されて負荷電流を負荷
２４に供給し、当該入力電圧Ｖiと当該出力電圧Ｖoutut
との電位差を監視して前記ベース電流増加現象の発生を
制限する回路構成を有する電流制限回路１０である。
【００４７】請求項１５に記載の発明によれば、請求項
１３又は１４に記載の効果と同様の効果を奏する。
１３又は１４に記載の効果と同様の効果を奏する。
【００４８】請求項１６に記載の発明は、請求項１３乃
至１５のいずれか一項に記載の電流制限回路１０におい
て、前記ベース増加電流は、前記制御トランジスタＱ1
のコレクター−エミッタ間電位差ＶCEの減少に起因する
ベース電流ＩBである電流制限回路１０である。
至１５のいずれか一項に記載の電流制限回路１０におい
て、前記ベース増加電流は、前記制御トランジスタＱ1
のコレクター−エミッタ間電位差ＶCEの減少に起因する
ベース電流ＩBである電流制限回路１０である。
【００４９】請求項１６に記載の発明によれば、請求項
１３乃至１５のいずれか一項に記載の効果と同様の効果
を奏する。
１３乃至１５のいずれか一項に記載の効果と同様の効果
を奏する。
【００５０】請求項１７に記載の発明は、請求項１乃至
１６のいずれか一項に記載の電流制限回路１０におい
て、前記制御トランジスタＱ1に印加される前記入力電
圧Ｖiを監視し当該監視中の入力電圧Ｖiが所定の閾値電
圧以上である低入力電圧期間間に活性化され、当該活性
化時の入力電圧Ｖiを次段に伝達する第１ＭＯＳＦＥＴ
Ｍ1と、前記第１ＭＯＳＦＥＴＭ1の活性化の度合に応じ
て活性化されて前記出力電圧Ｖoututを検出し、当該検
出した出力電圧Ｖoututを次段に伝達する第２ＭＯＳＦ
ＥＴＭ2と、前記第２ＭＯＳＦＥＴＭ2の活性化の度合い
に応じて活性化される第３ＭＯＳＦＥＴＭ3とを有する
電流制限回路１０である。
１６のいずれか一項に記載の電流制限回路１０におい
て、前記制御トランジスタＱ1に印加される前記入力電
圧Ｖiを監視し当該監視中の入力電圧Ｖiが所定の閾値電
圧以上である低入力電圧期間間に活性化され、当該活性
化時の入力電圧Ｖiを次段に伝達する第１ＭＯＳＦＥＴ
Ｍ1と、前記第１ＭＯＳＦＥＴＭ1の活性化の度合に応じ
て活性化されて前記出力電圧Ｖoututを検出し、当該検
出した出力電圧Ｖoututを次段に伝達する第２ＭＯＳＦ
ＥＴＭ2と、前記第２ＭＯＳＦＥＴＭ2の活性化の度合い
に応じて活性化される第３ＭＯＳＦＥＴＭ3とを有する
電流制限回路１０である。
【００５１】請求項１７に記載の発明によれば、請求項
１乃至１６のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間電位差ＶCEが小さい低入力電圧期間
内に制御トランジスタＱ1のコレクター−エミッタ間電
位差ＶCEが低くなってしまった場合であっても、第４Ｍ
ＯＳＦＥＴＭ4が制御トランジスタＱ1のベース電流ＩB
の制限を行うので、ベース電流ＩBの低下の一因となっ
ている制御トランジスタＱ1の直流電流増幅率ｈFEの低
下を低入力電圧期間内で継続的に回避して十分な負荷電
流を負荷２４に供給できるようになるといった効果を奏
する。
１乃至１６のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間電位差ＶCEが小さい低入力電圧期間
内に制御トランジスタＱ1のコレクター−エミッタ間電
位差ＶCEが低くなってしまった場合であっても、第４Ｍ
ＯＳＦＥＴＭ4が制御トランジスタＱ1のベース電流ＩB
の制限を行うので、ベース電流ＩBの低下の一因となっ
ている制御トランジスタＱ1の直流電流増幅率ｈFEの低
下を低入力電圧期間内で継続的に回避して十分な負荷電
流を負荷２４に供給できるようになるといった効果を奏
する。
【００５２】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【００５３】請求項１８に記載の発明は、請求項１７に
記載の電流制限回路１０において、前記第１ＭＯＳＦＥ
ＴＭ1は、ｐチャネルＭＯＳＦＥＴであって、ゲートと
ドレインが接続された状態で第２電流源Ｑ3及び前記第
２ＭＯＳＦＥＴＭ2のゲートに接続されソースが入力電
圧Ｖiに接続された回路構成を有し、前記制御トランジ
スタＱ1に印加される前記入力電圧Ｖiを監視し当該監視
中の入力電圧Ｖiがゲート閾値以上である低入力電圧期
間に活性化され、当該活性化時の入力電圧Ｖiを前記第
２ＭＯＳＦＥＴＭ2のゲートに伝達し、前記第２ＭＯＳ
ＦＥＴＭ2は、ｐチャネルＭＯＳＦＥＴであって、ゲー
トが前記第１ＭＯＳＦＥＴＭ1のドレインに接続されソ
ースが出力電圧Ｖoututに接続されドレインが第３電流
源Ｑ4及び前記第３ＭＯＳＦＥＴＭ3のゲートに並列に接
続された回路構成を有し、前記第１ＭＯＳＦＥＴＭ1か
らの入力電圧Ｖiがゲート閾値以上である低入力電圧期
間に活性化されて第１ＭＯＳＦＥＴＭ1から伝達された
出力電圧Ｖoututを前記第３ＭＯＳＦＥＴＭ3のゲートに
伝達し、前記第３ＭＯＳＦＥＴＭ3は、ｎチャネルＭＯ
ＳＦＥＴであって、ゲートが前記第２ＭＯＳＦＥＴＭ2
のドレインに接続されドレインが前記制御トランジスタ
Ｑ1のベースに接続され、前記第２ＭＯＳＦＥＴＭ2の活
性化の度合いに応じて活性化される第３ＭＯＳＦＥＴＭ
3とを有する電流制限回路１０である。
記載の電流制限回路１０において、前記第１ＭＯＳＦＥ
ＴＭ1は、ｐチャネルＭＯＳＦＥＴであって、ゲートと
ドレインが接続された状態で第２電流源Ｑ3及び前記第
２ＭＯＳＦＥＴＭ2のゲートに接続されソースが入力電
圧Ｖiに接続された回路構成を有し、前記制御トランジ
スタＱ1に印加される前記入力電圧Ｖiを監視し当該監視
中の入力電圧Ｖiがゲート閾値以上である低入力電圧期
間に活性化され、当該活性化時の入力電圧Ｖiを前記第
２ＭＯＳＦＥＴＭ2のゲートに伝達し、前記第２ＭＯＳ
ＦＥＴＭ2は、ｐチャネルＭＯＳＦＥＴであって、ゲー
トが前記第１ＭＯＳＦＥＴＭ1のドレインに接続されソ
ースが出力電圧Ｖoututに接続されドレインが第３電流
源Ｑ4及び前記第３ＭＯＳＦＥＴＭ3のゲートに並列に接
続された回路構成を有し、前記第１ＭＯＳＦＥＴＭ1か
らの入力電圧Ｖiがゲート閾値以上である低入力電圧期
間に活性化されて第１ＭＯＳＦＥＴＭ1から伝達された
出力電圧Ｖoututを前記第３ＭＯＳＦＥＴＭ3のゲートに
伝達し、前記第３ＭＯＳＦＥＴＭ3は、ｎチャネルＭＯ
ＳＦＥＴであって、ゲートが前記第２ＭＯＳＦＥＴＭ2
のドレインに接続されドレインが前記制御トランジスタ
Ｑ1のベースに接続され、前記第２ＭＯＳＦＥＴＭ2の活
性化の度合いに応じて活性化される第３ＭＯＳＦＥＴＭ
3とを有する電流制限回路１０である。
【００５４】請求項１８に記載の発明によれば、請求項
１７に記載の効果に加えて、コレクター−エミッタ間電
位差ＶCEが小さい低入力電圧期間内に制御トランジスタ
Ｑ1のコレクター−エミッタ間電位差ＶCEが低くなって
しまった場合であっても、第１ＭＯＳＦＥＴＭ1が制御
トランジスタＱ1に印加される入力電圧Ｖiを監視し、第
１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥ
ＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間に
第２ＭＯＳＦＥＴＭ2が第１ＭＯＳＦＥＴＭ1から伝達さ
れた出力電圧Ｖoututを第３ＭＯＳＦＥＴＭ3のゲートに
伝達し、後述する第４ＭＯＳＦＥＴＭ4が制御トランジ
スタＱ1のベース電流ＩBの制限を行うので、ベース電流
ＩBの低下の一因となっている制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
１７に記載の効果に加えて、コレクター−エミッタ間電
位差ＶCEが小さい低入力電圧期間内に制御トランジスタ
Ｑ1のコレクター−エミッタ間電位差ＶCEが低くなって
しまった場合であっても、第１ＭＯＳＦＥＴＭ1が制御
トランジスタＱ1に印加される入力電圧Ｖiを監視し、第
１ＭＯＳＦＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥ
ＴＭ2のゲート閾値Ｖthp2以上である低入力電圧期間に
第２ＭＯＳＦＥＴＭ2が第１ＭＯＳＦＥＴＭ1から伝達さ
れた出力電圧Ｖoututを第３ＭＯＳＦＥＴＭ3のゲートに
伝達し、後述する第４ＭＯＳＦＥＴＭ4が制御トランジ
スタＱ1のベース電流ＩBの制限を行うので、ベース電流
ＩBの低下の一因となっている制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
【００５５】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【００５６】請求項１９に記載の発明は、請求項１８に
記載の電流制限回路１０において、前記第２ＭＯＳＦＥ
ＴＭ2がバックバイアス接続され、ｐチャネルＭＯＳＦ
ＥＴのバックゲートが入力電圧Ｖiにバイアスされた回
路構成を有する電流制限回路１０である。
記載の電流制限回路１０において、前記第２ＭＯＳＦＥ
ＴＭ2がバックバイアス接続され、ｐチャネルＭＯＳＦ
ＥＴのバックゲートが入力電圧Ｖiにバイアスされた回
路構成を有する電流制限回路１０である。
【００５７】請求項１９に記載の発明によれば、請求項
１８に記載の効果に加えて、第２ＭＯＳＦＥＴＭ2のバ
ックゲートを入力電圧Ｖiにバイアスすることにより、
第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズ
が重畳する可能性を低減できるようになり、外来ノイズ
に起因して第２ＭＯＳＦＥＴＭ2が誤って活性化される
現象を回避できるようになる。その結果、第１ＭＯＳＦ
ＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲ
ート閾値Ｖthp2以上である低入力電圧期間を外来ノイズ
の影響を受けることなく正確に識別して活性化されて第
１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを外
来ノイズの影響を受けることなく正確に第３ＭＯＳＦＥ
ＴＭ3のゲートに伝達できるようになるといった効果を
奏する。
１８に記載の効果に加えて、第２ＭＯＳＦＥＴＭ2のバ
ックゲートを入力電圧Ｖiにバイアスすることにより、
第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズ
が重畳する可能性を低減できるようになり、外来ノイズ
に起因して第２ＭＯＳＦＥＴＭ2が誤って活性化される
現象を回避できるようになる。その結果、第１ＭＯＳＦ
ＥＴＭ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲ
ート閾値Ｖthp2以上である低入力電圧期間を外来ノイズ
の影響を受けることなく正確に識別して活性化されて第
１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを外
来ノイズの影響を受けることなく正確に第３ＭＯＳＦＥ
ＴＭ3のゲートに伝達できるようになるといった効果を
奏する。
【００５８】請求項２０に記載の発明は、請求項１乃至
１９のいずれか一項に記載の電流制限回路１０を用いた
ボルテージレギュレータ２０において、負荷２４に供給
される出力電圧Ｖoututを一定に保持する定電圧電源で
あるボルテージレギュレータ２０において、電流を与え
られた際に当該電流の大きさに応じた出力電圧Ｖoutut
を生成する出力電圧設定用抵抗網Ｒ1，Ｒ2と、前記出力
電圧設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて当該出力
電圧設定用抵抗網Ｒ1，Ｒ2の出力ノードの電圧Ｖfb及び
負荷２４に供給される出力電圧Ｖoututを一定電圧値に
制御するための前記制御トランジスタＱ1と、前記制御
トランジスタＱ1のベース電流ＩBを制限する前記電流制
限回路１０と、第１電流源Ｑ2を用いて基準電圧Ｖrefを
生成する基準電源２１と、前記基準電源２１からの基準
電圧Ｖrefと前記出力ノード電圧との電圧差を検出して
当該電圧差に基づく誤差信号を生成すると共に、当該誤
差信号を前記制御トランジスタＱ1にフィードバックし
て負荷２４に供給される出力電圧Ｖoututを一定に保持
する定電圧制御を促すフィードバックループを備えた誤
差増幅器Ｑ5とを有するボルテージレギュレータ２０で
ある。
１９のいずれか一項に記載の電流制限回路１０を用いた
ボルテージレギュレータ２０において、負荷２４に供給
される出力電圧Ｖoututを一定に保持する定電圧電源で
あるボルテージレギュレータ２０において、電流を与え
られた際に当該電流の大きさに応じた出力電圧Ｖoutut
を生成する出力電圧設定用抵抗網Ｒ1，Ｒ2と、前記出力
電圧設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて当該出力
電圧設定用抵抗網Ｒ1，Ｒ2の出力ノードの電圧Ｖfb及び
負荷２４に供給される出力電圧Ｖoututを一定電圧値に
制御するための前記制御トランジスタＱ1と、前記制御
トランジスタＱ1のベース電流ＩBを制限する前記電流制
限回路１０と、第１電流源Ｑ2を用いて基準電圧Ｖrefを
生成する基準電源２１と、前記基準電源２１からの基準
電圧Ｖrefと前記出力ノード電圧との電圧差を検出して
当該電圧差に基づく誤差信号を生成すると共に、当該誤
差信号を前記制御トランジスタＱ1にフィードバックし
て負荷２４に供給される出力電圧Ｖoututを一定に保持
する定電圧制御を促すフィードバックループを備えた誤
差増幅器Ｑ5とを有するボルテージレギュレータ２０で
ある。
【００５９】請求項２０に記載の発明によれば、請求項
１乃至１９のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間電位差ＶCEが所定電圧以下になって
いる低入力電圧期間内であっても、制御トランジスタＱ
1のコレクター−エミッタ間電位差ＶCEが低くなってし
まうことを継続的に回避し、コレクター−エミッタ間電
位差ＶCEに起因して発生する制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
１乃至１９のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間電位差ＶCEが所定電圧以下になって
いる低入力電圧期間内であっても、制御トランジスタＱ
1のコレクター−エミッタ間電位差ＶCEが低くなってし
まうことを継続的に回避し、コレクター−エミッタ間電
位差ＶCEに起因して発生する制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
【００６０】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【００６１】請求項２１に記載の発明は、請求項２０に
記載のボルテージレギュレータ２０において、前記誤差
増幅器Ｑ5から出力される前記誤差信号または前記第３
ＭＯＳＦＥＴＭ3から出力される前記ベース電流ＩBの制
限にかかる制御信号を選択的に前記制御トランジスタＱ
1のベースに伝達する第４ＭＯＳＦＥＴＭ4を有するボル
テージレギュレータ２０である。
記載のボルテージレギュレータ２０において、前記誤差
増幅器Ｑ5から出力される前記誤差信号または前記第３
ＭＯＳＦＥＴＭ3から出力される前記ベース電流ＩBの制
限にかかる制御信号を選択的に前記制御トランジスタＱ
1のベースに伝達する第４ＭＯＳＦＥＴＭ4を有するボル
テージレギュレータ２０である。
【００６２】請求項２１に記載の発明によれば、請求項
２０に記載の効果に加えて、コレクター−エミッタ間電
位差ＶCEが所定電圧以下になっている低入力電圧期間内
であっても、第３ＭＯＳＦＥＴＭ3から出力される制御
信号に基づいて制御して制御トランジスタＱ1のコレク
ター−エミッタ間電位差ＶCEが低くなってしまうことを
継続的に回避し、コレクター−エミッタ間電位差ＶCEに
起因して発生する制御トランジスタＱ1の直流電流増幅
率ｈFEの低下を低入力電圧期間内で継続的に回避して十
分な負荷電流を負荷２４に供給できるようになるといっ
た効果を奏する。
２０に記載の効果に加えて、コレクター−エミッタ間電
位差ＶCEが所定電圧以下になっている低入力電圧期間内
であっても、第３ＭＯＳＦＥＴＭ3から出力される制御
信号に基づいて制御して制御トランジスタＱ1のコレク
ター−エミッタ間電位差ＶCEが低くなってしまうことを
継続的に回避し、コレクター−エミッタ間電位差ＶCEに
起因して発生する制御トランジスタＱ1の直流電流増幅
率ｈFEの低下を低入力電圧期間内で継続的に回避して十
分な負荷電流を負荷２４に供給できるようになるといっ
た効果を奏する。
【００６３】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を第３ＭＯＳＦＥＴＭ3から
出力される制御信号に基づいて制御して低入力電圧期間
内で継続的に回避できる結果、負荷電流の供給能力の低
下を低入力電圧期間内で継続的に回避できるようにな
り、かつ制御トランジスタＱ1のベース電流ＩBにおける
ベース電流増加現象の発生を第３ＭＯＳＦＥＴＭ3から
出力される制御信号に基づいて制御して低入力電圧期間
内で継続的に回避できるようになる。これにより、ベー
ス電流ＩBにおけるベース増加電流の発生に起因する回
路動作時の消費電力の増加を低入力電圧期間内で継続的
に回避できるようになり、ベース増加電流に起因する電
源の消費電流負担の増加を低入力電圧期間内で継続的に
回避できるようになるといった効果を奏する。特に、電
源としてバッテリー２２を用いる場合にベース増加電流
に起因する消費電流の増加を低入力電圧期間内で継続的
に回避してバッテリー２２の無用な消耗を避けて長寿命
化を図ることができるようになるといった効果を奏す
る。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を第３ＭＯＳＦＥＴＭ3から
出力される制御信号に基づいて制御して低入力電圧期間
内で継続的に回避できる結果、負荷電流の供給能力の低
下を低入力電圧期間内で継続的に回避できるようにな
り、かつ制御トランジスタＱ1のベース電流ＩBにおける
ベース電流増加現象の発生を第３ＭＯＳＦＥＴＭ3から
出力される制御信号に基づいて制御して低入力電圧期間
内で継続的に回避できるようになる。これにより、ベー
ス電流ＩBにおけるベース増加電流の発生に起因する回
路動作時の消費電力の増加を低入力電圧期間内で継続的
に回避できるようになり、ベース増加電流に起因する電
源の消費電流負担の増加を低入力電圧期間内で継続的に
回避できるようになるといった効果を奏する。特に、電
源としてバッテリー２２を用いる場合にベース増加電流
に起因する消費電流の増加を低入力電圧期間内で継続的
に回避してバッテリー２２の無用な消耗を避けて長寿命
化を図ることができるようになるといった効果を奏す
る。
【００６４】請求項２２に記載の発明は、請求項２１に
記載のボルテージレギュレータ２０において、前記第４
ＭＯＳＦＥＴＭ4は、ｎチャネルＭＯＳＦＥＴであっ
て、前記誤差増幅器Ｑ5からの前記誤差信号と前記第３
ＭＯＳＦＥＴＭ3のドレインからの前記制御信号とがゲ
ートに共通接続されると共に、ドレインが前記制御トラ
ンジスタＱ1のベースに接続されているボルテージレギ
ュレータ２０である。
記載のボルテージレギュレータ２０において、前記第４
ＭＯＳＦＥＴＭ4は、ｎチャネルＭＯＳＦＥＴであっ
て、前記誤差増幅器Ｑ5からの前記誤差信号と前記第３
ＭＯＳＦＥＴＭ3のドレインからの前記制御信号とがゲ
ートに共通接続されると共に、ドレインが前記制御トラ
ンジスタＱ1のベースに接続されているボルテージレギ
ュレータ２０である。
【００６５】請求項２２に記載の発明によれば、請求項
２１に記載の効果に加えて、コレクター−エミッタ間電
位差ＶCEが所定電圧以下になっている低入力電圧期間内
であっても、第４ＭＯＳＦＥＴＭ4から伝達される制御
信号に基づいて制御トランジスタＱ1のベース電流ＩBを
制御することにより、制御トランジスタＱ1のコレクタ
ー−エミッタ間電位差ＶCEが低くなってしまうことを継
続的に回避し、コレクター−エミッタ間電位差ＶCEに起
因して発生する制御トランジスタＱ1の直流電流増幅率
ｈFEの低下を低入力電圧期間内で継続的に回避して十分
な負荷電流を負荷２４に供給できるようになるといった
効果を奏する。
２１に記載の効果に加えて、コレクター−エミッタ間電
位差ＶCEが所定電圧以下になっている低入力電圧期間内
であっても、第４ＭＯＳＦＥＴＭ4から伝達される制御
信号に基づいて制御トランジスタＱ1のベース電流ＩBを
制御することにより、制御トランジスタＱ1のコレクタ
ー−エミッタ間電位差ＶCEが低くなってしまうことを継
続的に回避し、コレクター−エミッタ間電位差ＶCEに起
因して発生する制御トランジスタＱ1の直流電流増幅率
ｈFEの低下を低入力電圧期間内で継続的に回避して十分
な負荷電流を負荷２４に供給できるようになるといった
効果を奏する。
【００６６】更に、この様に、第４ＭＯＳＦＥＴＭ4か
ら伝達される制御信号に基づいて制御トランジスタＱ1
のベース電流ＩBを制御することにより、コレクター−
エミッタ間電位差ＶCEに起因して発生する制御トランジ
スタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間
内で継続的に回避できる結果、負荷電流の供給能力の低
下を低入力電圧期間内で継続的に回避できるようにな
り、かつ第４ＭＯＳＦＥＴＭ4から伝達される制御信号
に基づいて制御トランジスタＱ1のベース電流ＩBを制御
することにより、制御トランジスタＱ1のベース電流ＩB
におけるベース電流増加現象の発生を低入力電圧期間内
で継続的に回避できるようになる。これにより、ベース
電流ＩBにおけるベース増加電流の発生に起因する回路
動作時の消費電力の増加を低入力電圧期間内で継続的に
回避できるようになり、ベース増加電流に起因する電源
の消費電流負担の増加を低入力電圧期間内で継続的に回
避できるようになるといった効果を奏する。特に、電源
としてバッテリー２２を用いる場合にベース増加電流に
起因する消費電流の増加を低入力電圧期間内で継続的に
回避してバッテリー２２の無用な消耗を避けて長寿命化
を図ることができるようになるといった効果を奏する。
ら伝達される制御信号に基づいて制御トランジスタＱ1
のベース電流ＩBを制御することにより、コレクター−
エミッタ間電位差ＶCEに起因して発生する制御トランジ
スタＱ1の直流電流増幅率ｈFEの低下を低入力電圧期間
内で継続的に回避できる結果、負荷電流の供給能力の低
下を低入力電圧期間内で継続的に回避できるようにな
り、かつ第４ＭＯＳＦＥＴＭ4から伝達される制御信号
に基づいて制御トランジスタＱ1のベース電流ＩBを制御
することにより、制御トランジスタＱ1のベース電流ＩB
におけるベース電流増加現象の発生を低入力電圧期間内
で継続的に回避できるようになる。これにより、ベース
電流ＩBにおけるベース増加電流の発生に起因する回路
動作時の消費電力の増加を低入力電圧期間内で継続的に
回避できるようになり、ベース増加電流に起因する電源
の消費電流負担の増加を低入力電圧期間内で継続的に回
避できるようになるといった効果を奏する。特に、電源
としてバッテリー２２を用いる場合にベース増加電流に
起因する消費電流の増加を低入力電圧期間内で継続的に
回避してバッテリー２２の無用な消耗を避けて長寿命化
を図ることができるようになるといった効果を奏する。
【００６７】請求項２３に記載の発明は、請求項２２に
記載のボルテージレギュレータ２０において、前記第４
ＭＯＳＦＥＴＭ4は、低入力電圧期間に前記第３ＭＯＳ
ＦＥＴＭ3から出力される前記制御信号を選択して前記
制御トランジスタＱ1に伝達して当該制御トランジスタ
Ｑ1における前記ベース電流ＩBの制限制御を促し、当該
低入力電圧期間以外に前記誤差増幅器Ｑ5からの前記誤
差信号を選択して前記制御トランジスタＱ1に伝達して
当該制御トランジスタＱ1における前記定電圧制御を促
す回路構成を有するボルテージレギュレータ２０であ
る。
記載のボルテージレギュレータ２０において、前記第４
ＭＯＳＦＥＴＭ4は、低入力電圧期間に前記第３ＭＯＳ
ＦＥＴＭ3から出力される前記制御信号を選択して前記
制御トランジスタＱ1に伝達して当該制御トランジスタ
Ｑ1における前記ベース電流ＩBの制限制御を促し、当該
低入力電圧期間以外に前記誤差増幅器Ｑ5からの前記誤
差信号を選択して前記制御トランジスタＱ1に伝達して
当該制御トランジスタＱ1における前記定電圧制御を促
す回路構成を有するボルテージレギュレータ２０であ
る。
【００６８】請求項２３に記載の発明によれば、請求項
２２に記載の効果と同様の効果を奏する。
２２に記載の効果と同様の効果を奏する。
【００６９】
【発明の実施の形態】初めに、図面に基づき、本発明の
電流制限回路の実施形態を説明する。
電流制限回路の実施形態を説明する。
【００７０】図１は、本発明の電流制限回路１０の一実
施形態を説明するための回路図である。図５は、制御ト
ランジスタＱ1のコレクター−エミッタ間の電圧と直流
電流増幅率ｈFEとの関係を説明するための図であって、
図５（ａ）は、制御トランジスタＱ1の入力電圧Ｖdd及
び出力電圧Ｖoututとの接続形態を説明するための回路
図であり、図５（ｂ）は、図５（ａ）の制御トランジス
タＱ1における直流電流増幅率ｈFEのコレクター−エミ
ッタ間電位差ＶCE（Ｖdd−Ｖout）依存性を説明するた
めのグラフである。
施形態を説明するための回路図である。図５は、制御ト
ランジスタＱ1のコレクター−エミッタ間の電圧と直流
電流増幅率ｈFEとの関係を説明するための図であって、
図５（ａ）は、制御トランジスタＱ1の入力電圧Ｖdd及
び出力電圧Ｖoututとの接続形態を説明するための回路
図であり、図５（ｂ）は、図５（ａ）の制御トランジス
タＱ1における直流電流増幅率ｈFEのコレクター−エミ
ッタ間電位差ＶCE（Ｖdd−Ｖout）依存性を説明するた
めのグラフである。
【００７１】図１に示す電流制限回路１０は、負荷に供
給する負荷電流の供給量を制御する制御トランジスタＱ
1のベース電流ＩBにおけるベース増加電流を制限する機
能を有する半導体装置であって、入力電圧Ｖiと出力電
圧Ｖoutとの電位差を用いて制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCE（図５（ａ）参照）を監
視し、制御トランジスタＱ1のコレクター−エミッタ間
電位差ＶCEが所定電圧以下になった低入力電圧時に制御
トランジスタＱ1のベースＢを流れるベース増加電流
（５（ａ）参照）を制限するための回路を第１ＭＯＳＦ
ＥＴＭ１、第２ＭＯＳＦＥＴＭ２、第３ＭＯＳＦＥＴＭ
３を用いて構成している点に特徴を有している。以下で
は、制御トランジスタＱ1としてｐｎｐバイポーラトラ
ンジスタを想定して説明を続けることにする。
給する負荷電流の供給量を制御する制御トランジスタＱ
1のベース電流ＩBにおけるベース増加電流を制限する機
能を有する半導体装置であって、入力電圧Ｖiと出力電
圧Ｖoutとの電位差を用いて制御トランジスタＱ1のコレ
クター−エミッタ間電位差ＶCE（図５（ａ）参照）を監
視し、制御トランジスタＱ1のコレクター−エミッタ間
電位差ＶCEが所定電圧以下になった低入力電圧時に制御
トランジスタＱ1のベースＢを流れるベース増加電流
（５（ａ）参照）を制限するための回路を第１ＭＯＳＦ
ＥＴＭ１、第２ＭＯＳＦＥＴＭ２、第３ＭＯＳＦＥＴＭ
３を用いて構成している点に特徴を有している。以下で
は、制御トランジスタＱ1としてｐｎｐバイポーラトラ
ンジスタを想定して説明を続けることにする。
【００７２】またこのような回路構成において、電流制
限回路１０は、後述するように、入力電圧Ｖddと出力電
圧Ｖoututとの電位差（Ｖdd−Ｖout）を監視し第４ＭＯ
ＳＦＥＴＭ4のゲート電位を制御することによりベース
電流ＩBにおけるベース増加電流を制限することにな
る。
限回路１０は、後述するように、入力電圧Ｖddと出力電
圧Ｖoututとの電位差（Ｖdd−Ｖout）を監視し第４ＭＯ
ＳＦＥＴＭ4のゲート電位を制御することによりベース
電流ＩBにおけるベース増加電流を制限することにな
る。
【００７３】換言すれば、５（ａ）に示すように、制御
トランジスタＱ1のエミッタが電圧入力端子Ｔ1を介して
入力電圧Ｖddに接続されコレクターが出力電圧Ｖoutut
を出力する電圧出力端子Ｔ2に接続されて負荷電流を負
荷２４に供給する場合、電流制限回路１０は、入力電圧
Ｖddと出力電圧Ｖoututとの電位差を監視して５（ｂ）
に示すような直流電流増幅率ｈFE（＝ＩC／ＩB）の低下
を制限することになる。
トランジスタＱ1のエミッタが電圧入力端子Ｔ1を介して
入力電圧Ｖddに接続されコレクターが出力電圧Ｖoutut
を出力する電圧出力端子Ｔ2に接続されて負荷電流を負
荷２４に供給する場合、電流制限回路１０は、入力電圧
Ｖddと出力電圧Ｖoututとの電位差を監視して５（ｂ）
に示すような直流電流増幅率ｈFE（＝ＩC／ＩB）の低下
を制限することになる。
【００７４】第１ＭＯＳＦＥＴＭ1は、制御トランジス
タＱ1のエミッタＥに印加される入力電圧Ｖiを監視し、
監視中の入力電圧Ｖiが所定の閾値電圧以上である低入
力電圧期間間に活性化され、この活性化時にゲートＧに
印加されている電圧（＝Ｖg1）を入力電圧Ｖiとして次
段の第２ＭＯＳＦＥＴＭ２のゲートＧに伝達する回路構
成を有している。
タＱ1のエミッタＥに印加される入力電圧Ｖiを監視し、
監視中の入力電圧Ｖiが所定の閾値電圧以上である低入
力電圧期間間に活性化され、この活性化時にゲートＧに
印加されている電圧（＝Ｖg1）を入力電圧Ｖiとして次
段の第２ＭＯＳＦＥＴＭ２のゲートＧに伝達する回路構
成を有している。
【００７５】また第１ＭＯＳＦＥＴＭ1におけるゲート
電位Ｖg1は、次の数式（１）で与えられる。
電位Ｖg1は、次の数式（１）で与えられる。
【数１】 ここで、Ｖthp1＝第１ＭＯＳＦＥＴＭ1のゲート閾値。
【００７６】具体的には、第１ＭＯＳＦＥＴＭ1は、図
１に示すように、ｐチャネルＭＯＳＦＥＴであって、ゲ
ートＧとドレインＤが接続された状態で定電流Ｉref2を
供給する第２電流源Ｑ3及び第２ＭＯＳＦＥＴＭ2のゲー
トＧに接続され、またソースＳが入力電圧Ｖiに接続さ
れた回路構成を有している。
１に示すように、ｐチャネルＭＯＳＦＥＴであって、ゲ
ートＧとドレインＤが接続された状態で定電流Ｉref2を
供給する第２電流源Ｑ3及び第２ＭＯＳＦＥＴＭ2のゲー
トＧに接続され、またソースＳが入力電圧Ｖiに接続さ
れた回路構成を有している。
【００７７】このような回路構成において、入力電圧Ｖ
iが出力電圧Ｖoutよりも大きい場合（ＶI＞ＶO）、第１
ＭＯＳＦＥＴＭ1のゲート電位Ｖg1が前述の式（１）で
与えられているので、第２ＭＯＳＦＥＴＭ2及び第３Ｍ
ＯＳＦＥＴＭ3は不活性状態となる。
iが出力電圧Ｖoutよりも大きい場合（ＶI＞ＶO）、第１
ＭＯＳＦＥＴＭ1のゲート電位Ｖg1が前述の式（１）で
与えられているので、第２ＭＯＳＦＥＴＭ2及び第３Ｍ
ＯＳＦＥＴＭ3は不活性状態となる。
【００７８】第２ＭＯＳＦＥＴＭ2は、前段の第１ＭＯ
ＳＦＥＴＭ1の活性化の度合（＝Ｖg1）に応じて活性化
されて出力電圧Ｖoutを検出し、検出した出力電圧Ｖout
を次段の第３ＭＯＳＦＥＴＭ3のゲートＧに伝達する回
路構成を有している。
ＳＦＥＴＭ1の活性化の度合（＝Ｖg1）に応じて活性化
されて出力電圧Ｖoutを検出し、検出した出力電圧Ｖout
を次段の第３ＭＯＳＦＥＴＭ3のゲートＧに伝達する回
路構成を有している。
【００７９】また第２ＭＯＳＦＥＴＭ2におけるゲート
電位Ｖg2は、次の数式（２）で与えられる。
電位Ｖg2は、次の数式（２）で与えられる。
【数２】 ここで、Ｖthp2＝第２ＭＯＳＦＥＴＭ２のゲート閾値。
【００８０】具体的には、第２ＭＯＳＦＥＴＭ2は、図
１に示すように、ｐチャネルＭＯＳＦＥＴであって、ゲ
ートＧが第１ＭＯＳＦＥＴＭ1のドレインＤに接続さ
れ、ソースＳが出力電圧Ｖoutに接続され、ドレインＤ
が定電流Ｉref3を供給する第３電流源Ｑ4及び第３ＭＯ
ＳＦＥＴＭ3のゲートＧに並列に接続された回路構成を
有している。
１に示すように、ｐチャネルＭＯＳＦＥＴであって、ゲ
ートＧが第１ＭＯＳＦＥＴＭ1のドレインＤに接続さ
れ、ソースＳが出力電圧Ｖoutに接続され、ドレインＤ
が定電流Ｉref3を供給する第３電流源Ｑ4及び第３ＭＯ
ＳＦＥＴＭ3のゲートＧに並列に接続された回路構成を
有している。
【００８１】このような回路構成において、入力電圧Ｖ
iが出力電圧Ｖoutと差がない場合（ＶI≒ＶO）、第１Ｍ
ＯＳＦＥＴＭ1のゲート電位Ｖg2（＝Ｖg1）が前述の式
（２）で与えられているので、第２ＭＯＳＦＥＴＭ2が
活性化され、これに応じて第３ＭＯＳＦＥＴＭ3のゲー
ト電位が出力電圧Ｖout近くまで引き上げられて第３Ｍ
ＯＳＦＥＴＭ3も活性化される。
iが出力電圧Ｖoutと差がない場合（ＶI≒ＶO）、第１Ｍ
ＯＳＦＥＴＭ1のゲート電位Ｖg2（＝Ｖg1）が前述の式
（２）で与えられているので、第２ＭＯＳＦＥＴＭ2が
活性化され、これに応じて第３ＭＯＳＦＥＴＭ3のゲー
ト電位が出力電圧Ｖout近くまで引き上げられて第３Ｍ
ＯＳＦＥＴＭ3も活性化される。
【００８２】更に、第２ＭＯＳＦＥＴＭ2はバックバイ
アス接続されており、ｐチャネルＭＯＳＦＥＴのバック
ゲートが入力電圧Ｖiにバイアスされた回路構成となっ
ている。
アス接続されており、ｐチャネルＭＯＳＦＥＴのバック
ゲートが入力電圧Ｖiにバイアスされた回路構成となっ
ている。
【００８３】第１ＭＯＳＦＥＴＭ1と第２ＭＯＳＦＥＴ
Ｍ2とにおいて、第２ＭＯＳＦＥＴＭ2はバックバイアス
されているため、出力電圧Ｖoutut＝バックバイアス電
位ＶBSとなった低入力電圧時に第２ＭＯＳＦＥＴＭ2は
活性化されることになる。
Ｍ2とにおいて、第２ＭＯＳＦＥＴＭ2はバックバイアス
されているため、出力電圧Ｖoutut＝バックバイアス電
位ＶBSとなった低入力電圧時に第２ＭＯＳＦＥＴＭ2は
活性化されることになる。
【００８４】この様に、第２ＭＯＳＦＥＴＭ2のバック
ゲートを入力電圧Ｖiにバイアスすることにより、第２
ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重
畳する可能性を低減できるようになり、外来ノイズに起
因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象
を回避できるようになる。その結果、第１ＭＯＳＦＥＴ
Ｍ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート
閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影
響を受けることなく正確に識別して活性化されて第１Ｍ
ＯＳＦＥＴＭ1から伝達された出力電圧Ｖoutを外来ノイ
ズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ3
のゲートＧに伝達できるようになるといった効果を奏す
る。
ゲートを入力電圧Ｖiにバイアスすることにより、第２
ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重
畳する可能性を低減できるようになり、外来ノイズに起
因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象
を回避できるようになる。その結果、第１ＭＯＳＦＥＴ
Ｍ1からの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート
閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影
響を受けることなく正確に識別して活性化されて第１Ｍ
ＯＳＦＥＴＭ1から伝達された出力電圧Ｖoutを外来ノイ
ズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ3
のゲートＧに伝達できるようになるといった効果を奏す
る。
【００８５】第３ＭＯＳＦＥＴＭ3は、前段の第２ＭＯ
ＳＦＥＴＭ2の活性化の度合い（＝Ｖg2）に応じて不活
性化されて制御トランジスタＱ1のベース電流ＩBにおけ
るベース増加電流の制限を行う回路構成を有している。
ＳＦＥＴＭ2の活性化の度合い（＝Ｖg2）に応じて不活
性化されて制御トランジスタＱ1のベース電流ＩBにおけ
るベース増加電流の制限を行う回路構成を有している。
【００８６】具体的には、第３ＭＯＳＦＥＴＭ3は、ｎ
チャネルＭＯＳＦＥＴであって、ゲートＧが第２ＭＯＳ
ＦＥＴＭ2のドレインＤに接続され、出力電圧Ｖoutを出
力するドレインＤが制御トランジスタＱ1のベースＢに
接続された回路構成を有している。
チャネルＭＯＳＦＥＴであって、ゲートＧが第２ＭＯＳ
ＦＥＴＭ2のドレインＤに接続され、出力電圧Ｖoutを出
力するドレインＤが制御トランジスタＱ1のベースＢに
接続された回路構成を有している。
【００８７】このような回路構成において、入力電圧Ｖ
iが出力電圧Ｖoutよりも大きい場合（ＶI＞ＶO）、前述
したように、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg1に
応じて第３ＭＯＳＦＥＴＭ3が不活性状態となる。
iが出力電圧Ｖoutよりも大きい場合（ＶI＞ＶO）、前述
したように、第１ＭＯＳＦＥＴＭ1のゲート電位Ｖg1に
応じて第３ＭＯＳＦＥＴＭ3が不活性状態となる。
【００８８】一方、入力電圧Ｖiが出力電圧Ｖoutと差が
ない場合（ＶI≒ＶO）、前述したように、第１ＭＯＳＦ
ＥＴＭ1のゲート電位Ｖg2により活性化される第２ＭＯ
ＳＦＥＴＭ2に応じて第３ＭＯＳＦＥＴＭ3も活性化され
る。
ない場合（ＶI≒ＶO）、前述したように、第１ＭＯＳＦ
ＥＴＭ1のゲート電位Ｖg2により活性化される第２ＭＯ
ＳＦＥＴＭ2に応じて第３ＭＯＳＦＥＴＭ3も活性化され
る。
【００８９】すなわち、後述するボルテージレギュレー
タ２０の制御トランジスタＱ1のベースを第３ＭＯＳＦ
ＥＴＭ3のドレインに接続することにより、ボルテージ
レギュレータ２０の入力電圧Ｖdd（＝ＶI）が出力電圧
Ｖoutut（＝ＶO）と差がない場合（Ｖdd≒Ｖout）に制
御トランジスタＱ1のコレクター−エミッタ間電位差ＶC
EがゼロＶ近くになったときに制御トランジスタＱ1のベ
ース電流ＩBにおけるベース増加電流の制限を第３ＭＯ
ＳＦＥＴＭ3を用いて行うことができるようになる。
タ２０の制御トランジスタＱ1のベースを第３ＭＯＳＦ
ＥＴＭ3のドレインに接続することにより、ボルテージ
レギュレータ２０の入力電圧Ｖdd（＝ＶI）が出力電圧
Ｖoutut（＝ＶO）と差がない場合（Ｖdd≒Ｖout）に制
御トランジスタＱ1のコレクター−エミッタ間電位差ＶC
EがゼロＶ近くになったときに制御トランジスタＱ1のベ
ース電流ＩBにおけるベース増加電流の制限を第３ＭＯ
ＳＦＥＴＭ3を用いて行うことができるようになる。
【００９０】このような回路構成を有する電流制限回路
１０は、制御トランジスタＱ1のコレクター−エミッタ
間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼ
ロになっている低入力電圧期間内に制御トランジスタＱ
1のベースＢに発生するベース電流増加現象の発生を継
続的に制限することができる。
１０は、制御トランジスタＱ1のコレクター−エミッタ
間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼ
ロになっている低入力電圧期間内に制御トランジスタＱ
1のベースＢに発生するベース電流増加現象の発生を継
続的に制限することができる。
【００９１】具体的には、制御トランジスタＱ1のエミ
ッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続さ
れコレクターが出力電圧Ｖoututを出力する電圧出力端
子Ｔ2に接続されて負荷電流を負荷２４に供給し、入力
電圧Ｖddと出力電圧Ｖoututとの電位差を監視してベー
ス電流増加現象の発生を制限することになる。
ッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続さ
れコレクターが出力電圧Ｖoututを出力する電圧出力端
子Ｔ2に接続されて負荷電流を負荷２４に供給し、入力
電圧Ｖddと出力電圧Ｖoututとの電位差を監視してベー
ス電流増加現象の発生を制限することになる。
【００９２】これにより、Ｖdd≒Ｖoutになる低入力電
圧時であっても、ベース電流ＩBにおけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の消費電流負担の増加を低入力
電圧期間内で継続的に回避できるようになるといった効
果を奏する。特に、電源としてバッテリー２２を用いる
場合にベース増加電流に起因する消費電流の増加を低入
力電圧期間内で継続的に回避してバッテリー２２の無用
な消耗を避けて長寿命化を図ることができるようになる
といった効果を奏する。
圧時であっても、ベース電流ＩBにおけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の消費電流負担の増加を低入力
電圧期間内で継続的に回避できるようになるといった効
果を奏する。特に、電源としてバッテリー２２を用いる
場合にベース増加電流に起因する消費電流の増加を低入
力電圧期間内で継続的に回避してバッテリー２２の無用
な消耗を避けて長寿命化を図ることができるようになる
といった効果を奏する。
【００９３】以上説明したように、電流制限回路１０に
よれば、コレクター−エミッタ間電位差ＶCEが小さい低
入力電圧期間内に制御トランジスタＱ1のコレクター−
エミッタ間電位差ＶCEが低くなってしまった場合であっ
ても、第１ＭＯＳＦＥＴＭ1が制御トランジスタＱ1に印
加される入力電圧Ｖiを監視し、第１ＭＯＳＦＥＴＭ1か
らの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖ
thp2以上である低入力電圧期間に第２ＭＯＳＦＥＴＭ2
が第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoutを
第３ＭＯＳＦＥＴＭ3のゲートＧに伝達し、第４ＭＯＳ
ＦＥＴＭ4が制御トランジスタＱ1のベース電流ＩBの制
限を行うので、ベース電流ＩBの低下の一因となってい
る制御トランジスタＱ1の直流電流増幅率ｈFEの低下を
低入力電圧期間内で継続的に回避して十分な負荷電流を
負荷２４に供給できるようになるといった効果を奏す
る。
よれば、コレクター−エミッタ間電位差ＶCEが小さい低
入力電圧期間内に制御トランジスタＱ1のコレクター−
エミッタ間電位差ＶCEが低くなってしまった場合であっ
ても、第１ＭＯＳＦＥＴＭ1が制御トランジスタＱ1に印
加される入力電圧Ｖiを監視し、第１ＭＯＳＦＥＴＭ1か
らの入力電圧Ｖiが第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖ
thp2以上である低入力電圧期間に第２ＭＯＳＦＥＴＭ2
が第１ＭＯＳＦＥＴＭ1から伝達された出力電圧Ｖoutを
第３ＭＯＳＦＥＴＭ3のゲートＧに伝達し、第４ＭＯＳ
ＦＥＴＭ4が制御トランジスタＱ1のベース電流ＩBの制
限を行うので、ベース電流ＩBの低下の一因となってい
る制御トランジスタＱ1の直流電流増幅率ｈFEの低下を
低入力電圧期間内で継続的に回避して十分な負荷電流を
負荷２４に供給できるようになるといった効果を奏す
る。
【００９４】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。
【００９５】次に、図面に基づき、本発明のボルテージ
レギュレータの実施形態を説明する。
レギュレータの実施形態を説明する。
【００９６】図２は、本発明のボルテージレギュレータ
２０の一実施形態を説明するための回路図である。図６
は、図３のボルテージレギュレータ２０における入出力
特性を説明するためのグラフである。
２０の一実施形態を説明するための回路図である。図６
は、図３のボルテージレギュレータ２０における入出力
特性を説明するためのグラフである。
【００９７】図２に示す電流制限回路１０は、前述した
ように、接地電位ＧＮＤに接続された接地端子Ｔ3−電
圧出力端子Ｔ2から負荷に定電圧状態（図６に示すＶout
＝３．０００Ｖの定電圧制御領域）で供給する負荷電流
を制御する制御トランジスタＱ1のコレクター−エミッ
タ間電位差ＶCE（すなわち、入力電圧Ｖddと出力電圧Ｖ
oututとの電位差＝Ｖdd−Ｖout）を監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下（具体的には、
図６に示す点Ｐ以下の入力電圧Ｖdd、特に、同電位近
傍）になっている低入力電圧期間内（図６に示す０Ｖ〜
点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲
内）において制御トランジスタＱ1を流れるベース電流
ＩBを第４ＭＯＳＦＥＴＭ4を介して低入力電圧期間中に
継続的に制限するように接続されている。
ように、接地電位ＧＮＤに接続された接地端子Ｔ3−電
圧出力端子Ｔ2から負荷に定電圧状態（図６に示すＶout
＝３．０００Ｖの定電圧制御領域）で供給する負荷電流
を制御する制御トランジスタＱ1のコレクター−エミッ
タ間電位差ＶCE（すなわち、入力電圧Ｖddと出力電圧Ｖ
oututとの電位差＝Ｖdd−Ｖout）を監視し、コレクター
−エミッタ間電位差ＶCEが所定電圧以下（具体的には、
図６に示す点Ｐ以下の入力電圧Ｖdd、特に、同電位近
傍）になっている低入力電圧期間内（図６に示す０Ｖ〜
点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲
内）において制御トランジスタＱ1を流れるベース電流
ＩBを第４ＭＯＳＦＥＴＭ4を介して低入力電圧期間中に
継続的に制限するように接続されている。
【００９８】図２に示す第４ＭＯＳＦＥＴＭ4は、後述
する誤差増幅器Ｑ5から出力される誤差信号または前述
の第３ＭＯＳＦＥＴＭ3から出力されるベース電流ＩBに
おけるベース増加電流の制限にかかる制御信号を選択的
に制御トランジスタＱ1のベースＢに伝達するように接
続されている。
する誤差増幅器Ｑ5から出力される誤差信号または前述
の第３ＭＯＳＦＥＴＭ3から出力されるベース電流ＩBに
おけるベース増加電流の制限にかかる制御信号を選択的
に制御トランジスタＱ1のベースＢに伝達するように接
続されている。
【００９９】具体的な第４ＭＯＳＦＥＴＭ4は、図３に
示すように、ｎチャネルＭＯＳＦＥＴであって、後述す
る誤差増幅器Ｑ5からの誤差信号と第３ＭＯＳＦＥＴＭ3
のドレインＤからの制御信号とがゲートＧに共通接続さ
れると同時に、ドレインＤが制御トランジスタＱ1のベ
ースＢに接続されている。
示すように、ｎチャネルＭＯＳＦＥＴであって、後述す
る誤差増幅器Ｑ5からの誤差信号と第３ＭＯＳＦＥＴＭ3
のドレインＤからの制御信号とがゲートＧに共通接続さ
れると同時に、ドレインＤが制御トランジスタＱ1のベ
ースＢに接続されている。
【０１００】このような回路構成を有する第４ＭＯＳＦ
ＥＴＭ4は、図３に示すように、低入力電圧期間に第３
ＭＯＳＦＥＴＭ3から出力される制御信号を選択して制
御トランジスタＱ1に伝達して制御トランジスタＱ1にお
けるベース電流ＩBにおけるベース増加電流の制限制御
を指示し、低入力電圧期間以外に誤差増幅器Ｑ5からの
誤差信号を選択して制御トランジスタＱ1に伝達して制
御トランジスタＱ1における定電圧制御（ボルテージレ
ギュレーション）を指示している。
ＥＴＭ4は、図３に示すように、低入力電圧期間に第３
ＭＯＳＦＥＴＭ3から出力される制御信号を選択して制
御トランジスタＱ1に伝達して制御トランジスタＱ1にお
けるベース電流ＩBにおけるベース増加電流の制限制御
を指示し、低入力電圧期間以外に誤差増幅器Ｑ5からの
誤差信号を選択して制御トランジスタＱ1に伝達して制
御トランジスタＱ1における定電圧制御（ボルテージレ
ギュレーション）を指示している。
【０１０１】このような第４ＭＯＳＦＥＴＭ4を設ける
ことにより、コレクター−エミッタ間電位差ＶCE（Ｖdd
−Ｖout）に起因して発生する制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
ことにより、コレクター−エミッタ間電位差ＶCE（Ｖdd
−Ｖout）に起因して発生する制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
【０１０２】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBを増加させるような
従来の補償制御を用いることなく制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。
【０１０３】図３は、図１の電流制限回路１０を図２の
ボルテージレギュレータ２０に適用した回路図である。
ボルテージレギュレータ２０に適用した回路図である。
【０１０４】図３に示すボルテージレギュレータ２０
は、携帯電話等の負荷２４に供給される出力電圧Ｖoutu
tを一定に保持する定電圧電源であって、出力電圧設定
用抵抗網Ｒ1，Ｒ2、前述の制御トランジスタＱ1、前述
の電流制限回路１０、基準電源２１、誤差増幅器Ｑ5、
前述の第４ＭＯＳＦＥＴＭ4を中心にして構成されてい
る。
は、携帯電話等の負荷２４に供給される出力電圧Ｖoutu
tを一定に保持する定電圧電源であって、出力電圧設定
用抵抗網Ｒ1，Ｒ2、前述の制御トランジスタＱ1、前述
の電流制限回路１０、基準電源２１、誤差増幅器Ｑ5、
前述の第４ＭＯＳＦＥＴＭ4を中心にして構成されてい
る。
【０１０５】出力電圧設定用抵抗網Ｒ1，Ｒ2は、電流を
与えられた際に電流の大きさに応じた出力電圧Ｖoutut
を生成する回路素子である。
与えられた際に電流の大きさに応じた出力電圧Ｖoutut
を生成する回路素子である。
【０１０６】前述の制御トランジスタＱ1は、出力電圧
設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて出力電圧設定
用抵抗網Ｒ1，Ｒ2の出力ノード（出力電圧設定用抵抗Ｒ
1と出力電圧設定用抵抗Ｒ2との接続点）の電圧Ｖfb及び
負荷２４に供給される出力電圧Ｖoututを一定電圧値に
制御するためのｐｎｐトランジスタである。
設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて出力電圧設定
用抵抗網Ｒ1，Ｒ2の出力ノード（出力電圧設定用抵抗Ｒ
1と出力電圧設定用抵抗Ｒ2との接続点）の電圧Ｖfb及び
負荷２４に供給される出力電圧Ｖoututを一定電圧値に
制御するためのｐｎｐトランジスタである。
【０１０７】電流制限回路１０は、前述したように、制
御トランジスタＱ1のベース電流ＩBにおけるベース増加
電流を制限する回路である。
御トランジスタＱ1のベース電流ＩBにおけるベース増加
電流を制限する回路である。
【０１０８】基準電源２１は、第１電流源Ｑ2から供給
される定電流Ｉref1に基づいて基準電圧Ｖrefを生成す
る回路である。
される定電流Ｉref1に基づいて基準電圧Ｖrefを生成す
る回路である。
【０１０９】誤差増幅器Ｑ5は、オペアンプであって、
基準電源２１からの非反転入力端子に入力される基準電
圧Ｖrefと出力ノード電圧Ｖfbとの電圧差を検出して電
圧差に基づく誤差信号を生成すると同時に、誤差信号を
制御トランジスタＱ1にフィードバックして負荷２４に
供給される出力電圧Ｖoututを一定に保持する定電圧制
御を指示する回路である。このような誤差増幅器Ｑ5
は、出力ノード電圧Ｖfbを反転入力端子に入力するため
のフィードバックループを有している。
基準電源２１からの非反転入力端子に入力される基準電
圧Ｖrefと出力ノード電圧Ｖfbとの電圧差を検出して電
圧差に基づく誤差信号を生成すると同時に、誤差信号を
制御トランジスタＱ1にフィードバックして負荷２４に
供給される出力電圧Ｖoututを一定に保持する定電圧制
御を指示する回路である。このような誤差増幅器Ｑ5
は、出力ノード電圧Ｖfbを反転入力端子に入力するため
のフィードバックループを有している。
【０１１０】第４ＭＯＳＦＥＴＭ4は、前述したよう
に、誤差増幅器Ｑ5から出力される誤差信号または第３
ＭＯＳＦＥＴＭ3から出力されるベース電流ＩBにおける
ベース増加電流の制限にかかる制御信号を選択的に制御
トランジスタＱ1のベースＢに伝達するｎチャネルＭＯ
ＳＦＥＴである。
に、誤差増幅器Ｑ5から出力される誤差信号または第３
ＭＯＳＦＥＴＭ3から出力されるベース電流ＩBにおける
ベース増加電流の制限にかかる制御信号を選択的に制御
トランジスタＱ1のベースＢに伝達するｎチャネルＭＯ
ＳＦＥＴである。
【０１１１】具体的には第４ＭＯＳＦＥＴＭ4は、図３
に示すように、誤差増幅器Ｑ5からの誤差信号と第３Ｍ
ＯＳＦＥＴＭ3のドレインＤからの制御信号とがゲート
Ｇに共通接続されると同時に、ドレインＤが制御トラン
ジスタＱ1のベースＢに接続されている。
に示すように、誤差増幅器Ｑ5からの誤差信号と第３Ｍ
ＯＳＦＥＴＭ3のドレインＤからの制御信号とがゲート
Ｇに共通接続されると同時に、ドレインＤが制御トラン
ジスタＱ1のベースＢに接続されている。
【０１１２】このような回路構成を有する第４ＭＯＳＦ
ＥＴＭ4は、低入力電圧期間に第３ＭＯＳＦＥＴＭ3から
出力される制御信号を選択して制御トランジスタＱ1に
伝達して制御トランジスタＱ1におけるベース電流ＩBに
おけるベース増加電流の制限制御を指示し、低入力電圧
期間以外に誤差増幅器Ｑ5からの誤差信号を選択して制
御トランジスタＱ1に伝達して制御トランジスタＱ1にお
ける定電圧制御を指示することができる。
ＥＴＭ4は、低入力電圧期間に第３ＭＯＳＦＥＴＭ3から
出力される制御信号を選択して制御トランジスタＱ1に
伝達して制御トランジスタＱ1におけるベース電流ＩBに
おけるベース増加電流の制限制御を指示し、低入力電圧
期間以外に誤差増幅器Ｑ5からの誤差信号を選択して制
御トランジスタＱ1に伝達して制御トランジスタＱ1にお
ける定電圧制御を指示することができる。
【０１１３】これにより、コレクター−エミッタ間電位
差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている
低入力電圧期間内であっても、第４ＭＯＳＦＥＴＭ4か
ら伝達される制御信号に基づいて制御トランジスタＱ1
のベース電流ＩBを制御することにより、制御トランジ
スタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−
Ｖout）が低くなってしまうことを継続的に回避し、コ
レクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起
因して発生する制御トランジスタＱ1の直流電流増幅率
ｈFEの低下を低入力電圧期間内で継続的に回避して十分
な負荷電流を負荷２４に供給できるようになるといった
効果を奏する。
差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている
低入力電圧期間内であっても、第４ＭＯＳＦＥＴＭ4か
ら伝達される制御信号に基づいて制御トランジスタＱ1
のベース電流ＩBを制御することにより、制御トランジ
スタＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−
Ｖout）が低くなってしまうことを継続的に回避し、コ
レクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起
因して発生する制御トランジスタＱ1の直流電流増幅率
ｈFEの低下を低入力電圧期間内で継続的に回避して十分
な負荷電流を負荷２４に供給できるようになるといった
効果を奏する。
【０１１４】更に、この様に、第４ＭＯＳＦＥＴＭ4か
ら伝達される制御信号に基づいて制御トランジスタＱ1
のベース電流ＩBを制御することにより、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生
する制御トランジスタＱ1の直流電流増幅率ｈFEの低下
を低入力電圧期間内で継続的に回避できる結果、負荷電
流の供給能力の低下を低入力電圧期間内で継続的に回避
できるようになり、かつ第４ＭＯＳＦＥＴＭ4から伝達
される制御信号に基づいて制御トランジスタＱ1のベー
ス電流ＩBを制御することにより、制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
ら伝達される制御信号に基づいて制御トランジスタＱ1
のベース電流ＩBを制御することにより、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生
する制御トランジスタＱ1の直流電流増幅率ｈFEの低下
を低入力電圧期間内で継続的に回避できる結果、負荷電
流の供給能力の低下を低入力電圧期間内で継続的に回避
できるようになり、かつ第４ＭＯＳＦＥＴＭ4から伝達
される制御信号に基づいて制御トランジスタＱ1のベー
ス電流ＩBを制御することにより、制御トランジスタＱ1
のベース電流ＩBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流ＩBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー２２を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー２２の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。
【０１１５】また図３に示す回路構成において、電流制
限回路１０は、入力電圧Ｖddと出力電圧Ｖoututとの電
位差（Ｖdd−Ｖout）を監視し第４ＭＯＳＦＥＴＭ4のゲ
ート電位を制御することによりベース電流ＩBを制限す
ることになる。
限回路１０は、入力電圧Ｖddと出力電圧Ｖoututとの電
位差（Ｖdd−Ｖout）を監視し第４ＭＯＳＦＥＴＭ4のゲ
ート電位を制御することによりベース電流ＩBを制限す
ることになる。
【０１１６】換言すれば、制御トランジスタＱ1のエミ
ッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続さ
れコレクターが出力電圧Ｖoututを出力する電圧出力端
子Ｔ2に接続されて負荷電流を負荷２４に供給する場
合、電流制限回路１０は、入力電圧Ｖddと出力電圧Ｖou
tutとの電位差を監視して直流電流増幅率ｈFEの低下を
制限することになる。
ッタが電圧入力端子Ｔ1を介して入力電圧Ｖddに接続さ
れコレクターが出力電圧Ｖoututを出力する電圧出力端
子Ｔ2に接続されて負荷電流を負荷２４に供給する場
合、電流制限回路１０は、入力電圧Ｖddと出力電圧Ｖou
tutとの電位差を監視して直流電流増幅率ｈFEの低下を
制限することになる。
【０１１７】また電流制限回路１０は、制御トランジス
タＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖo
ut）を監視し、Ｖdd≒Ｖoutになる低入力電圧時であっ
ても、ベース電流ＩBにおけるベース増加電流宴塔Wスタ
Ｑ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖou
t）の減少に起因して発生する直流電流増幅率ｈFEの低
下を制限することもできる。
タＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖo
ut）を監視し、Ｖdd≒Ｖoutになる低入力電圧時であっ
ても、ベース電流ＩBにおけるベース増加電流宴塔Wスタ
Ｑ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖou
t）の減少に起因して発生する直流電流増幅率ｈFEの低
下を制限することもできる。
【０１１８】これにより、Ｖdd≒Ｖoutになる低入力電
圧時であっても、直流電流増幅率ｈFEの低下を制限して
ベース電流ＩBにおけるベース電流増加現象の発生を低
入力電圧時の任意のタイミングで回避できるようにな
る。これにより、ベース電流ＩBにおけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧時の任意のタイミングで回避できるようになり、
ベース増加電流に起因する電源の消費電流負担の増加を
低入力電圧時の任意のタイミングで回避できるようにな
るといった効果を奏する。特に、電源としてバッテリー
２２を用いる場合にベース増加電流に起因する消費電流
の増加を低入力電圧時の任意のタイミングで回避してバ
ッテリー２２の無用な消耗を避けて長寿命化を図ること
ができるようになるといった効果を奏する。
圧時であっても、直流電流増幅率ｈFEの低下を制限して
ベース電流ＩBにおけるベース電流増加現象の発生を低
入力電圧時の任意のタイミングで回避できるようにな
る。これにより、ベース電流ＩBにおけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧時の任意のタイミングで回避できるようになり、
ベース増加電流に起因する電源の消費電流負担の増加を
低入力電圧時の任意のタイミングで回避できるようにな
るといった効果を奏する。特に、電源としてバッテリー
２２を用いる場合にベース増加電流に起因する消費電流
の増加を低入力電圧時の任意のタイミングで回避してバ
ッテリー２２の無用な消耗を避けて長寿命化を図ること
ができるようになるといった効果を奏する。
【０１１９】また電流制限回路１０は、制御トランジス
タＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖo
ut）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖ
dd−Ｖout）がほぼ電位差ゼロになっている低入力電圧
期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対
応する入力電圧Ｖddに範囲内）に制御トランジスタＱ1
のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）
の減少に起因して発生する直流電流増幅率ｈFEの低下を
継続的に制限することになる。
タＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖo
ut）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖ
dd−Ｖout）がほぼ電位差ゼロになっている低入力電圧
期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対
応する入力電圧Ｖddに範囲内）に制御トランジスタＱ1
のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）
の減少に起因して発生する直流電流増幅率ｈFEの低下を
継続的に制限することになる。
【０１２０】この場合、電流制限回路１０は、制御トラ
ンジスタＱ1のエミッタが電圧入力端子Ｔ1を介して入力
電圧Ｖddに接続されコレクターが出力電圧Ｖoututを出
力する電圧出力端子Ｔ2に接続されて負荷電流を負荷２
４に供給し、入力電圧Ｖddと出力電圧Ｖoututとの電位
差を監視して直流電流増幅率ｈFEの低下を制限すること
もできる。
ンジスタＱ1のエミッタが電圧入力端子Ｔ1を介して入力
電圧Ｖddに接続されコレクターが出力電圧Ｖoututを出
力する電圧出力端子Ｔ2に接続されて負荷電流を負荷２
４に供給し、入力電圧Ｖddと出力電圧Ｖoututとの電位
差を監視して直流電流増幅率ｈFEの低下を制限すること
もできる。
【０１２１】これにより、コレクター−エミッタ間電位
差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている
低入力電圧期間内であっても、制御トランジスタＱ1の
コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）が
低くなってしまうことを継続的に回避し、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生
する制御トランジスタＱ1の直流電流増幅率ｈFEの低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷２４に供給できるようになるといった効果を奏す
る。
差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている
低入力電圧期間内であっても、制御トランジスタＱ1の
コレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）が
低くなってしまうことを継続的に回避し、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）に起因して発生
する制御トランジスタＱ1の直流電流増幅率ｈFEの低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷２４に供給できるようになるといった効果を奏す
る。
【０１２２】更に、この様に、コレクター−エミッタ間
電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御ト
ランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電
圧期間内で継続的に回避できる結果、負荷電流の供給能
力の低下を低入力電圧期間内で継続的に回避できるよう
になり、かつ、制御トランジスタＱ1のベース電流ＩBを
増加させるような従来の補償制御を用いることなく制御
トランジスタＱ1のベース電流ＩBにおけるベース電流増
加現象の発生を低入力電圧期間内で継続的に回避できる
ようになる。これにより、ベース電流ＩBにおけるベー
ス増加電流の発生に起因する回路動作時の消費電力の増
加を低入力電圧期間内で継続的に回避できるようにな
り、ベース増加電流に起因する電源の消費電流負担の増
加を低入力電圧期間内で継続的に回避できるようになる
といった効果を奏する。特に、電源としてバッテリー２
２を用いる場合にベース増加電流に起因する消費電流の
増加を低入力電圧期間内で継続的に回避してバッテリー
２２の無用な消耗を避けて長寿命化を図ることができる
ようになるといった効果を奏する。
電位差ＶCE（Ｖdd−Ｖout）に起因して発生する制御ト
ランジスタＱ1の直流電流増幅率ｈFEの低下を低入力電
圧期間内で継続的に回避できる結果、負荷電流の供給能
力の低下を低入力電圧期間内で継続的に回避できるよう
になり、かつ、制御トランジスタＱ1のベース電流ＩBを
増加させるような従来の補償制御を用いることなく制御
トランジスタＱ1のベース電流ＩBにおけるベース電流増
加現象の発生を低入力電圧期間内で継続的に回避できる
ようになる。これにより、ベース電流ＩBにおけるベー
ス増加電流の発生に起因する回路動作時の消費電力の増
加を低入力電圧期間内で継続的に回避できるようにな
り、ベース増加電流に起因する電源の消費電流負担の増
加を低入力電圧期間内で継続的に回避できるようになる
といった効果を奏する。特に、電源としてバッテリー２
２を用いる場合にベース増加電流に起因する消費電流の
増加を低入力電圧期間内で継続的に回避してバッテリー
２２の無用な消耗を避けて長寿命化を図ることができる
ようになるといった効果を奏する。
【０１２３】また電流制限回路１０は、制御トランジス
タＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖo
ut）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖ
dd−Ｖout）がほぼ電位差ゼロになっている低入力電圧
期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対
応する入力電圧Ｖddに範囲内）に制御トランジスタＱ1
のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）
を継続的に一定以上のベース電流を確保できるように一
定以上に保持することもできる。
タＱ1のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖo
ut）を監視し、コレクター−エミッタ間電位差ＶCE（Ｖ
dd−Ｖout）がほぼ電位差ゼロになっている低入力電圧
期間内（図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対
応する入力電圧Ｖddに範囲内）に制御トランジスタＱ1
のコレクター−エミッタ間電位差ＶCE（Ｖdd−Ｖout）
を継続的に一定以上のベース電流を確保できるように一
定以上に保持することもできる。
【０１２４】これにより、コレクター−エミッタ間電位
差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている
低入力電圧期間内であっても、コレクター−エミッタ間
電位差ＶCE（Ｖdd−Ｖout）を一定以上のベース電流を
確保できるように一定以上に保持して制御トランジスタ
Ｑ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で
継続的に回避し、直流電流増幅率ｈFEの低下を一因とし
て生起されるベース電流ＩBにおけるベース電流増加現
象の発生を低入力電圧期間内で継続的に回避できるよう
になる。これにより、ベース電流ＩBにおけるベース増
加電流の発生に起因する回路動作時の消費電力の増加を
低入力電圧期間内で継続的に回避できるようになり、ベ
ース増加電流に起因する電源の消費電流負担の増加を低
入力電圧期間内で継続的に回避できるようになるといっ
た効果を奏する。特に、電源としてバッテリー２２を用
いる場合にベース増加電流に起因する消費電流の増加を
低入力電圧期間内で継続的に回避してバッテリー２２の
無用な消耗を避けて長寿命化を図ることができるように
なるといった効果を奏する。
差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼロになっている
低入力電圧期間内であっても、コレクター−エミッタ間
電位差ＶCE（Ｖdd−Ｖout）を一定以上のベース電流を
確保できるように一定以上に保持して制御トランジスタ
Ｑ1の直流電流増幅率ｈFEの低下を低入力電圧期間内で
継続的に回避し、直流電流増幅率ｈFEの低下を一因とし
て生起されるベース電流ＩBにおけるベース電流増加現
象の発生を低入力電圧期間内で継続的に回避できるよう
になる。これにより、ベース電流ＩBにおけるベース増
加電流の発生に起因する回路動作時の消費電力の増加を
低入力電圧期間内で継続的に回避できるようになり、ベ
ース増加電流に起因する電源の消費電流負担の増加を低
入力電圧期間内で継続的に回避できるようになるといっ
た効果を奏する。特に、電源としてバッテリー２２を用
いる場合にベース増加電流に起因する消費電流の増加を
低入力電圧期間内で継続的に回避してバッテリー２２の
無用な消耗を避けて長寿命化を図ることができるように
なるといった効果を奏する。
【０１２５】なお、このような電流制限回路１０を有す
るボルテージレギュレータ２０は、ＭＯＳ集積回路によ
って実現できることは明白である。また、集積化された
ボルテージレギュレータ２０をバッテリー２２とともに
パッケージ形態（いわゆる、バッテリーパック）とする
ことも可能である。このようなバッテリーパックにおい
ては、充電制御回路を内蔵させることが望ましい。
るボルテージレギュレータ２０は、ＭＯＳ集積回路によ
って実現できることは明白である。また、集積化された
ボルテージレギュレータ２０をバッテリー２２とともに
パッケージ形態（いわゆる、バッテリーパック）とする
ことも可能である。このようなバッテリーパックにおい
ては、充電制御回路を内蔵させることが望ましい。
【０１２６】図４は、図３のボルテージレギュレータ２
０の使用形態を説明するためのブロック図である。
０の使用形態を説明するためのブロック図である。
【０１２７】制御トランジスタＱ1は、図４に示すよう
に、外部に接続されるバッテリー２２から電圧入力端子
Ｔ1を介して印加される入力電圧Ｖddにエミッタが接続
され出力電圧Ｖoututを出力するコレクターが電圧出力
端子Ｔ2を介してに負荷２４に接続された状態で負荷電
流Ｉcを負荷２４に供給している。
に、外部に接続されるバッテリー２２から電圧入力端子
Ｔ1を介して印加される入力電圧Ｖddにエミッタが接続
され出力電圧Ｖoututを出力するコレクターが電圧出力
端子Ｔ2を介してに負荷２４に接続された状態で負荷電
流Ｉcを負荷２４に供給している。
【０１２８】図７（ａ）は、図１の電流制限回路１０を
用いない場合のボルテージレギュレータ２０の出力特性
を説明するためのグラフであり、図７（ｂ）は、図１の
電流制限回路１０を用いない場合に制御トランジスタＱ
1のベースＢに発生するベース増加電流を説明するため
のグラフである。図８（ａ）は、図１の電流制限回路１
０を用いた場合のボルテージレギュレータ２０の出力特
性を説明するためのグラフであり、図８（ｂ）は、図１
の電流制限回路１０を用いた場合に制御トランジスタＱ
1のベースＢにおいて制限されたベース増加電流を説明
するためのグラフである。
用いない場合のボルテージレギュレータ２０の出力特性
を説明するためのグラフであり、図７（ｂ）は、図１の
電流制限回路１０を用いない場合に制御トランジスタＱ
1のベースＢに発生するベース増加電流を説明するため
のグラフである。図８（ａ）は、図１の電流制限回路１
０を用いた場合のボルテージレギュレータ２０の出力特
性を説明するためのグラフであり、図８（ｂ）は、図１
の電流制限回路１０を用いた場合に制御トランジスタＱ
1のベースＢにおいて制限されたベース増加電流を説明
するためのグラフである。
【０１２９】このような回路構成において、ボルテージ
レギュレータ２０は、入力電圧Ｖddが出力電圧Ｖoutut
（具体的には、３．０００Ｖ）よりも大きい場合（Ｖdd
＞Ｖout、図６に示す斜線領域）、第１ＭＯＳＦＥＴＭ1
のゲート電位Ｖg1が前述の式（１）で与えられているの
で、第２ＭＯＳＦＥＴＭ2及び第３ＭＯＳＦＥＴＭ3は不
活性状態となる。
レギュレータ２０は、入力電圧Ｖddが出力電圧Ｖoutut
（具体的には、３．０００Ｖ）よりも大きい場合（Ｖdd
＞Ｖout、図６に示す斜線領域）、第１ＭＯＳＦＥＴＭ1
のゲート電位Ｖg1が前述の式（１）で与えられているの
で、第２ＭＯＳＦＥＴＭ2及び第３ＭＯＳＦＥＴＭ3は不
活性状態となる。
【０１３０】第２ＭＯＳＦＥＴＭ2は、前段の第１ＭＯ
ＳＦＥＴＭ1の活性化の度合（＝Ｖg1）に応じて活性化
されて出力電圧Ｖoutut（図７（ａ）または図８（ａ）
参照）を検出し、検出した出力電圧Ｖoututを次段の第
３ＭＯＳＦＥＴＭ3のゲートＧに伝達する回路構成を有
している。
ＳＦＥＴＭ1の活性化の度合（＝Ｖg1）に応じて活性化
されて出力電圧Ｖoutut（図７（ａ）または図８（ａ）
参照）を検出し、検出した出力電圧Ｖoututを次段の第
３ＭＯＳＦＥＴＭ3のゲートＧに伝達する回路構成を有
している。
【０１３１】第１ＭＯＳＦＥＴＭ1と第２ＭＯＳＦＥＴ
Ｍ2とにおいて、第２ＭＯＳＦＥＴＭ2はバックバイアス
されているため、出力電圧Ｖoutut＝バックバイアス電
位ＶBSとなった低入力電圧時に第２ＭＯＳＦＥＴＭ2は
活性化されることになる。
Ｍ2とにおいて、第２ＭＯＳＦＥＴＭ2はバックバイアス
されているため、出力電圧Ｖoutut＝バックバイアス電
位ＶBSとなった低入力電圧時に第２ＭＯＳＦＥＴＭ2は
活性化されることになる。
【０１３２】またボルテージレギュレータ２０は、入力
電圧Ｖddが出力電圧Ｖoutut以下となり第２ＭＯＳＦＥ
ＴＭ2のゲート閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲー
ト閾値Ｖthp1となる場合（Ｖdd≦Ｖout、図６に示す０
Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに
範囲内）であって特に入力電圧Ｖddが出力電圧Ｖoutut
と差がない場合（Ｖdd≒Ｖout）、第１ＭＯＳＦＥＴＭ1
のゲート電位Ｖg2（＝Ｖg1）が前述の式（２）で与えら
れているので、第２ＭＯＳＦＥＴＭ2が活性化され、第
３ＭＯＳＦＥＴＭ3も活性化される。
電圧Ｖddが出力電圧Ｖoutut以下となり第２ＭＯＳＦＥ
ＴＭ2のゲート閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲー
ト閾値Ｖthp1となる場合（Ｖdd≦Ｖout、図６に示す０
Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに
範囲内）であって特に入力電圧Ｖddが出力電圧Ｖoutut
と差がない場合（Ｖdd≒Ｖout）、第１ＭＯＳＦＥＴＭ1
のゲート電位Ｖg2（＝Ｖg1）が前述の式（２）で与えら
れているので、第２ＭＯＳＦＥＴＭ2が活性化され、第
３ＭＯＳＦＥＴＭ3も活性化される。
【０１３３】この様に、第２ＭＯＳＦＥＴＭ2のバック
ゲートを入力電圧Ｖddにバイアスすることにより、第２
ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重
畳する可能性を低減できるようになり、外来ノイズに起
因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象
を回避できるようになる。その結果、第１ＭＯＳＦＥＴ
Ｍ1からの入力電圧Ｖddが第２ＭＯＳＦＥＴＭ2のゲート
閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影
響を受けることなく正確に識別して活性化されて第１Ｍ
ＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを外来ノ
イズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ
3のゲートＧに伝達できるようになるといった効果を奏
する。
ゲートを入力電圧Ｖddにバイアスすることにより、第２
ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2に外来ノイズが重
畳する可能性を低減できるようになり、外来ノイズに起
因して第２ＭＯＳＦＥＴＭ2が誤って活性化される現象
を回避できるようになる。その結果、第１ＭＯＳＦＥＴ
Ｍ1からの入力電圧Ｖddが第２ＭＯＳＦＥＴＭ2のゲート
閾値Ｖthp2以上である低入力電圧期間を外来ノイズの影
響を受けることなく正確に識別して活性化されて第１Ｍ
ＯＳＦＥＴＭ1から伝達された出力電圧Ｖoututを外来ノ
イズの影響を受けることなく正確に第３ＭＯＳＦＥＴＭ
3のゲートＧに伝達できるようになるといった効果を奏
する。
【０１３４】第３ＭＯＳＦＥＴＭ3は、入力電圧Ｖddが
出力電圧Ｖoutut以下となり第２ＭＯＳＦＥＴＭ2のゲー
ト閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp
1となる場合（Ｖdd≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖ
thp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）であ
って特に入力電圧Ｖddが出力電圧Ｖoututと差がない場
合（Ｖdd≒Ｖout）、前段の第２ＭＯＳＦＥＴＭ2の活性
化の度合い（＝Ｖg2）に応じて不活性化されて制御トラ
ンジスタＱ1のベース電流ＩBにおけるベース増加電流の
制限を行う回路構成を有している。
出力電圧Ｖoutut以下となり第２ＭＯＳＦＥＴＭ2のゲー
ト閾値Ｖthp2＞第１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp
1となる場合（Ｖdd≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖ
thp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲内）であ
って特に入力電圧Ｖddが出力電圧Ｖoututと差がない場
合（Ｖdd≒Ｖout）、前段の第２ＭＯＳＦＥＴＭ2の活性
化の度合い（＝Ｖg2）に応じて不活性化されて制御トラ
ンジスタＱ1のベース電流ＩBにおけるベース増加電流の
制限を行う回路構成を有している。
【０１３５】このような回路構成において、入力電圧Ｖ
ddが出力電圧Ｖoututよりも大きい場合（Ｖdd＞Ｖou
t）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電
位Ｖg1に応じて第３ＭＯＳＦＥＴＭ3が不活性状態とな
る。
ddが出力電圧Ｖoututよりも大きい場合（Ｖdd＞Ｖou
t）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電
位Ｖg1に応じて第３ＭＯＳＦＥＴＭ3が不活性状態とな
る。
【０１３６】一方、入力電圧Ｖddが出力電圧Ｖoutut以
下となり第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2＞第
１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp1となる場合（Ｖd
d≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に
対応する入力電圧Ｖddに範囲内）であって特に入力電圧
Ｖddが出力電圧Ｖoututと差がない場合（Ｖdd≒Ｖou
t）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電
位Ｖg2により活性化される第２ＭＯＳＦＥＴＭ2に応じ
て第３ＭＯＳＦＥＴＭ3も活性化される。
下となり第２ＭＯＳＦＥＴＭ2のゲート閾値Ｖthp2＞第
１ＭＯＳＦＥＴＭ1のゲート閾値Ｖthp1となる場合（Ｖd
d≦Ｖout、図６に示す０Ｖ〜点Ｐ（Ｖthp2＞Ｖthp1）に
対応する入力電圧Ｖddに範囲内）であって特に入力電圧
Ｖddが出力電圧Ｖoututと差がない場合（Ｖdd≒Ｖou
t）、前述したように、第１ＭＯＳＦＥＴＭ1のゲート電
位Ｖg2により活性化される第２ＭＯＳＦＥＴＭ2に応じ
て第３ＭＯＳＦＥＴＭ3も活性化される。
【０１３７】第３ＭＯＳＦＥＴＭ3の活性化に応じて活
性化された第４ＭＯＳＦＥＴＭ4は、誤差増幅器Ｑ5から
の誤差信号と第３ＭＯＳＦＥＴＭ3から出力される制御
信号の２者の内から第３ＭＯＳＦＥＴＭ3から出力され
る制御信号を選択して制御トランジスタＱ1に伝達して
制御トランジスタＱ1におけるベース電流ＩBにおけるベ
ース増加電流の制限制御を指示し、また低入力電圧期間
以外のときに誤差増幅器Ｑ5からの誤差信号と第３ＭＯ
ＳＦＥＴＭ3から出力される制御信号の２者の内から誤
差増幅器Ｑ5からの誤差信号を選択して制御トランジス
タＱ1に伝達して制御トランジスタＱ1における定電圧制
御（ボルテージレギュレーション）を指示している。
性化された第４ＭＯＳＦＥＴＭ4は、誤差増幅器Ｑ5から
の誤差信号と第３ＭＯＳＦＥＴＭ3から出力される制御
信号の２者の内から第３ＭＯＳＦＥＴＭ3から出力され
る制御信号を選択して制御トランジスタＱ1に伝達して
制御トランジスタＱ1におけるベース電流ＩBにおけるベ
ース増加電流の制限制御を指示し、また低入力電圧期間
以外のときに誤差増幅器Ｑ5からの誤差信号と第３ＭＯ
ＳＦＥＴＭ3から出力される制御信号の２者の内から誤
差増幅器Ｑ5からの誤差信号を選択して制御トランジス
タＱ1に伝達して制御トランジスタＱ1における定電圧制
御（ボルテージレギュレーション）を指示している。
【０１３８】このような第４ＭＯＳＦＥＴＭ4を設ける
ことにより、コレクター−エミッタ間電位差ＶCE（Ｖdd
−Ｖout）に起因して発生する制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
ことにより、コレクター−エミッタ間電位差ＶCE（Ｖdd
−Ｖout）に起因して発生する制御トランジスタＱ1の直
流電流増幅率ｈFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷２４に供給できるように
なるといった効果を奏する。
【０１３９】更に、この様に、コレクター−エミッタ間
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBにおけるベース増加
電流を増加させるような従来の補償制御を用いることな
く制御トランジスタＱ1のベース電流ＩBにおけるベース
増加電流におけるベース電流増加現象の発生を低入力電
圧期間内で継続的に回避できるようになる。
電位差ＶCEに起因して発生する制御トランジスタＱ1の
直流電流増幅率ｈFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタＱ1のベース電流ＩBにおけるベース増加
電流を増加させるような従来の補償制御を用いることな
く制御トランジスタＱ1のベース電流ＩBにおけるベース
増加電流におけるベース電流増加現象の発生を低入力電
圧期間内で継続的に回避できるようになる。
【０１４０】すなわち、後述するボルテージレギュレー
タ２０の制御トランジスタＱ1のベースを第３ＭＯＳＦ
ＥＴＭ3のドレインに接続することにより、ボルテージ
レギュレータ２０の入力電圧Ｖdd（＝Ｖdd）が出力電圧
Ｖoutut（＝Ｖout）と差がない場合（Ｖdd≒Ｖout）に
制御トランジスタＱ1のコレクター−エミッタ間電位差
ＶCEがゼロＶ近くになったときに図８（ｂ）に示すよう
に制御トランジスタＱ1のベース電流ＩBにおけるベース
増加電流の制限を第３ＭＯＳＦＥＴＭ3を用いて行うこ
とができるようになる。
タ２０の制御トランジスタＱ1のベースを第３ＭＯＳＦ
ＥＴＭ3のドレインに接続することにより、ボルテージ
レギュレータ２０の入力電圧Ｖdd（＝Ｖdd）が出力電圧
Ｖoutut（＝Ｖout）と差がない場合（Ｖdd≒Ｖout）に
制御トランジスタＱ1のコレクター−エミッタ間電位差
ＶCEがゼロＶ近くになったときに図８（ｂ）に示すよう
に制御トランジスタＱ1のベース電流ＩBにおけるベース
増加電流の制限を第３ＭＯＳＦＥＴＭ3を用いて行うこ
とができるようになる。
【０１４１】このような回路構成を有する電流制限回路
１０は、制御トランジスタＱ1のコレクター−エミッタ
間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼ
ロになっている低入力電圧期間内（図６に示す０Ｖ〜点
Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲
内）に、制御トランジスタＱ1のベースＢに発生する図
７（ｂ）に示すようなベース電流増加現象の発生を継続
的に制限することができる。
１０は、制御トランジスタＱ1のコレクター−エミッタ
間電位差ＶCE（Ｖdd−Ｖout）を監視し、コレクター−
エミッタ間電位差ＶCE（Ｖdd−Ｖout）がほぼ電位差ゼ
ロになっている低入力電圧期間内（図６に示す０Ｖ〜点
Ｐ（Ｖthp2＞Ｖthp1）に対応する入力電圧Ｖddに範囲
内）に、制御トランジスタＱ1のベースＢに発生する図
７（ｂ）に示すようなベース電流増加現象の発生を継続
的に制限することができる。
【０１４２】
【発明の効果】請求項１に記載の発明によれば、コレク
ター−エミッタ間の電位差が小さい低入力電圧時であっ
ても、制御トランジスタのベース電流を増加させるよう
な従来の補償制御を用いることなく制御トランジスタの
ベース電流におけるベース電流増加現象の発生を低入力
電圧時の任意のタイミングで回避できるようになる。こ
れにより、ベース電流におけるベース増加電流の発生に
起因する回路動作時の消費電力の増加を低入力電圧時の
任意のタイミングで回避できるようになり、ベース増加
電流に起因する電源の負担の増加を低入力電圧時の任意
のタイミングで回避できるようになる。特に、電源とし
てバッテリーを用いる場合にベース増加電流に起因する
消費電流の増加を低入力電圧時の任意のタイミングで回
避してバッテリーの長寿命化を図ることができるように
なる。
ター−エミッタ間の電位差が小さい低入力電圧時であっ
ても、制御トランジスタのベース電流を増加させるよう
な従来の補償制御を用いることなく制御トランジスタの
ベース電流におけるベース電流増加現象の発生を低入力
電圧時の任意のタイミングで回避できるようになる。こ
れにより、ベース電流におけるベース増加電流の発生に
起因する回路動作時の消費電力の増加を低入力電圧時の
任意のタイミングで回避できるようになり、ベース増加
電流に起因する電源の負担の増加を低入力電圧時の任意
のタイミングで回避できるようになる。特に、電源とし
てバッテリーを用いる場合にベース増加電流に起因する
消費電流の増加を低入力電圧時の任意のタイミングで回
避してバッテリーの長寿命化を図ることができるように
なる。
【０１４３】請求項２に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が小さい低入力電圧期間内であ
っても、制御トランジスタのコレクター−エミッタ間の
電位差が低くなってしまうことを継続的に回避し、コレ
クター−エミッタ間の電位差に起因して発生する制御ト
ランジスタの直流電流増幅率の低下を低入力電圧期間内
で継続的に回避して十分な負荷電流を負荷に供給できる
ようになる。
ー−エミッタ間の電位差が小さい低入力電圧期間内であ
っても、制御トランジスタのコレクター−エミッタ間の
電位差が低くなってしまうことを継続的に回避し、コレ
クター−エミッタ間の電位差に起因して発生する制御ト
ランジスタの直流電流増幅率の低下を低入力電圧期間内
で継続的に回避して十分な負荷電流を負荷に供給できる
ようになる。
【０１４４】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
【０１４５】請求項３に記載の発明によれば、請求項１
又は２に記載の効果と同様の効果を奏する。
又は２に記載の効果と同様の効果を奏する。
【０１４６】請求項４に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が小さい低入力電圧時であって
も、制御トランジスタの直流電流増幅率の低下を制限で
き、直流電流増幅率の低下を一因として生起されるベー
ス電流増加現象の発生を低入力電圧時の任意のタイミン
グで回避できるようになる。これにより、ベース電流に
おけるベース増加電流の発生に起因する回路動作時の消
費電力の増加を低入力電圧時の任意のタイミングで回避
できるようになり、ベース増加電流に起因する電源の負
担の増加を低入力電圧時の任意のタイミングで回避でき
るようになる。特に、電源としてバッテリーを用いる場
合にベース増加電流に起因する消費電流の増加を低入力
電圧時の任意のタイミングで回避してバッテリーの長寿
命化を図ることができるようになる。
ー−エミッタ間の電位差が小さい低入力電圧時であって
も、制御トランジスタの直流電流増幅率の低下を制限で
き、直流電流増幅率の低下を一因として生起されるベー
ス電流増加現象の発生を低入力電圧時の任意のタイミン
グで回避できるようになる。これにより、ベース電流に
おけるベース増加電流の発生に起因する回路動作時の消
費電力の増加を低入力電圧時の任意のタイミングで回避
できるようになり、ベース増加電流に起因する電源の負
担の増加を低入力電圧時の任意のタイミングで回避でき
るようになる。特に、電源としてバッテリーを用いる場
合にベース増加電流に起因する消費電流の増加を低入力
電圧時の任意のタイミングで回避してバッテリーの長寿
命化を図ることができるようになる。
【０１４７】請求項５に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が小さい低入力電圧期間内であ
っても、制御トランジスタの直流電流増幅率の低下を低
入力電圧期間内で継続的に回避して十分な負荷電流を負
荷に供給できるようになる。
ー−エミッタ間の電位差が小さい低入力電圧期間内であ
っても、制御トランジスタの直流電流増幅率の低下を低
入力電圧期間内で継続的に回避して十分な負荷電流を負
荷に供給できるようになる。
【０１４８】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
【０１４９】請求項６に記載の発明によれば、請求項３
又は４に記載の効果と同様の効果を奏する。
又は４に記載の効果と同様の効果を奏する。
【０１５０】請求項７に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が所定電圧以下になった低入力
電圧時であっても、直流電流増幅率の低下を制限してベ
ース電流におけるベース電流増加現象の発生を低入力電
圧時の任意のタイミングで回避できるようになる。これ
により、ベース電流におけるベース増加電流の発生に起
因する回路動作時の消費電力の増加を低入力電圧時の任
意のタイミングで回避できるようになり、ベース増加電
流に起因する電源の負担の増加を低入力電圧時の任意の
タイミングで回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリーの長寿命化を図ることができるようにな
る。
ー−エミッタ間の電位差が所定電圧以下になった低入力
電圧時であっても、直流電流増幅率の低下を制限してベ
ース電流におけるベース電流増加現象の発生を低入力電
圧時の任意のタイミングで回避できるようになる。これ
により、ベース電流におけるベース増加電流の発生に起
因する回路動作時の消費電力の増加を低入力電圧時の任
意のタイミングで回避できるようになり、ベース増加電
流に起因する電源の負担の増加を低入力電圧時の任意の
タイミングで回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリーの長寿命化を図ることができるようにな
る。
【０１５１】請求項８に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が所定電圧以下になっている低
入力電圧期間内であっても、制御トランジスタのコレク
ター−エミッタ間の電位差が低くなってしまうことを継
続的に回避し、コレクター−エミッタ間の電位差に起因
して発生する制御トランジスタの直流電流増幅率の低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷に供給できるようになる。
ー−エミッタ間の電位差が所定電圧以下になっている低
入力電圧期間内であっても、制御トランジスタのコレク
ター−エミッタ間の電位差が低くなってしまうことを継
続的に回避し、コレクター−エミッタ間の電位差に起因
して発生する制御トランジスタの直流電流増幅率の低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷に供給できるようになる。
【０１５２】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
【０１５３】請求項９に記載の発明によれば、請求項７
又は８に記載の効果と同様の効果を奏する。
又は８に記載の効果と同様の効果を奏する。
【０１５４】請求項１０に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、コレクター−エミッタ間の電位差
を一定以上に保持して制御トランジスタの直流電流増幅
率の低下を低入力電圧時の任意のタイミングで回避し、
直流電流増幅率の低下を一因として生起されるベース電
流におけるベース電流増加現象の発生を低入力電圧時の
任意のタイミングで回避できるようになる。これによ
り、ベース電流におけるベース増加電流の発生に起因す
る回路動作時の消費電力の増加を低入力電圧時の任意の
タイミングで回避できるようになり、ベース増加電流に
起因する電源の負担の増加を低入力電圧時の任意のタイ
ミングで回避できるようになる。特に、電源としてバッ
テリーを用いる場合にベース増加電流に起因する消費電
流の増加を低入力電圧時の任意のタイミングで回避して
バッテリーの長寿命化を図ることができるようになる。
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、コレクター−エミッタ間の電位差
を一定以上に保持して制御トランジスタの直流電流増幅
率の低下を低入力電圧時の任意のタイミングで回避し、
直流電流増幅率の低下を一因として生起されるベース電
流におけるベース電流増加現象の発生を低入力電圧時の
任意のタイミングで回避できるようになる。これによ
り、ベース電流におけるベース増加電流の発生に起因す
る回路動作時の消費電力の増加を低入力電圧時の任意の
タイミングで回避できるようになり、ベース増加電流に
起因する電源の負担の増加を低入力電圧時の任意のタイ
ミングで回避できるようになる。特に、電源としてバッ
テリーを用いる場合にベース増加電流に起因する消費電
流の増加を低入力電圧時の任意のタイミングで回避して
バッテリーの長寿命化を図ることができるようになる。
【０１５５】請求項１１に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になっている
低入力電圧期間内であっても、コレクター−エミッタ間
の電位差を一定以上に保持して制御トランジスタの直流
電流増幅率の低下を低入力電圧期間内で継続的に回避
し、直流電流増幅率の低下を一因として生起されるベー
ス電流におけるベース電流増加現象の発生を低入力電圧
期間内で継続的に回避できるようになる。これにより、
ベース電流におけるベース増加電流の発生に起因する回
路動作時の消費電力の増加を低入力電圧期間内で継続的
に回避できるようになり、ベース増加電流に起因する電
源の負担の増加を低入力電圧期間内で継続的に回避でき
るようになる。特に、電源としてバッテリーを用いる場
合にベース増加電流に起因する消費電流の増加を低入力
電圧期間内で継続的に回避してバッテリーの長寿命化を
図ることができるようになる。
ター−エミッタ間の電位差が所定電圧以下になっている
低入力電圧期間内であっても、コレクター−エミッタ間
の電位差を一定以上に保持して制御トランジスタの直流
電流増幅率の低下を低入力電圧期間内で継続的に回避
し、直流電流増幅率の低下を一因として生起されるベー
ス電流におけるベース電流増加現象の発生を低入力電圧
期間内で継続的に回避できるようになる。これにより、
ベース電流におけるベース増加電流の発生に起因する回
路動作時の消費電力の増加を低入力電圧期間内で継続的
に回避できるようになり、ベース増加電流に起因する電
源の負担の増加を低入力電圧期間内で継続的に回避でき
るようになる。特に、電源としてバッテリーを用いる場
合にベース増加電流に起因する消費電流の増加を低入力
電圧期間内で継続的に回避してバッテリーの長寿命化を
図ることができるようになる。
【０１５６】請求項１２に記載の発明によれば、請求項
１０又は１１に記載の効果に加えて、入力電圧と出力電
圧との電位差が小さい場合であっても、コレクター−エ
ミッタ間の電位差を一定以上に保持して制御トランジス
タの直流電流増幅率の低下を低入力電圧期間内で継続的
に回避し、直流電流増幅率の低下を一因として生起され
るベース電流におけるベース電流増加現象の発生を低入
力電圧期間内で継続的に回避できるようになる。これに
より、ベース電流におけるベース増加電流の発生に起因
する回路動作時の消費電力の増加を低入力電圧期間内で
継続的に回避できるようになり、ベース増加電流に起因
する電源の負担の増加を低入力電圧期間内で継続的に回
避できるようになる。特に、電源としてバッテリーを用
いる場合にベース増加電流に起因する消費電流の増加を
低入力電圧期間内で継続的に回避してバッテリーの長寿
命化を図ることができるようになる。
１０又は１１に記載の効果に加えて、入力電圧と出力電
圧との電位差が小さい場合であっても、コレクター−エ
ミッタ間の電位差を一定以上に保持して制御トランジス
タの直流電流増幅率の低下を低入力電圧期間内で継続的
に回避し、直流電流増幅率の低下を一因として生起され
るベース電流におけるベース電流増加現象の発生を低入
力電圧期間内で継続的に回避できるようになる。これに
より、ベース電流におけるベース増加電流の発生に起因
する回路動作時の消費電力の増加を低入力電圧期間内で
継続的に回避できるようになり、ベース増加電流に起因
する電源の負担の増加を低入力電圧期間内で継続的に回
避できるようになる。特に、電源としてバッテリーを用
いる場合にベース増加電流に起因する消費電流の増加を
低入力電圧期間内で継続的に回避してバッテリーの長寿
命化を図ることができるようになる。
【０１５７】請求項１３に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧時の任意のタイミングで回避できるようになり、
ベース増加電流に起因する電源の負担の増加を低入力電
圧時の任意のタイミングで回避できるようになる。特
に、電源としてバッテリーを用いる場合にベース増加電
流に起因する消費電流の増加を低入力電圧時の任意のタ
イミングで回避してバッテリーの長寿命化を図ることが
できるようになる。
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧時の任意のタイミングで回避できるようになり、
ベース増加電流に起因する電源の負担の増加を低入力電
圧時の任意のタイミングで回避できるようになる。特
に、電源としてバッテリーを用いる場合にベース増加電
流に起因する消費電流の増加を低入力電圧時の任意のタ
イミングで回避してバッテリーの長寿命化を図ることが
できるようになる。
【０１５８】請求項１４に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の負担の増加を低入力電圧期間
内で継続的に回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧期間内で継続的に回避してバ
ッテリーの長寿命化を図ることができるようになる。
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の負担の増加を低入力電圧期間
内で継続的に回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧期間内で継続的に回避してバ
ッテリーの長寿命化を図ることができるようになる。
【０１５９】請求項１５に記載の発明によれば、請求項
１３又は１４に記載の効果と同様の効果を奏する。
１３又は１４に記載の効果と同様の効果を奏する。
【０１６０】請求項１６に記載の発明によれば、請求項
１３乃至１５のいずれか一項に記載の効果と同様の効果
を奏する。
１３乃至１５のいずれか一項に記載の効果と同様の効果
を奏する。
【０１６１】請求項１７に記載の発明によれば、請求項
１乃至１６のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間の電位差が小さい低入力電圧期間内
に制御トランジスタのコレクター−エミッタ間の電位差
が低くなってしまった場合であっても、第３ＭＯＳＦＥ
Ｔが制御トランジスタのベース電流の制限を行うので、
ベース電流の低下の一因となっている制御トランジスタ
の直流電流増幅率の低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷に供給できるようにな
る。
１乃至１６のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間の電位差が小さい低入力電圧期間内
に制御トランジスタのコレクター−エミッタ間の電位差
が低くなってしまった場合であっても、第３ＭＯＳＦＥ
Ｔが制御トランジスタのベース電流の制限を行うので、
ベース電流の低下の一因となっている制御トランジスタ
の直流電流増幅率の低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷に供給できるようにな
る。
【０１６２】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
【０１６３】請求項１８に記載の発明によれば、請求項
１７に記載の効果に加えて、コレクター−エミッタ間の
電位差が小さい低入力電圧期間内に制御トランジスタの
コレクター−エミッタ間の電位差が低くなってしまった
場合であっても、第１ＭＯＳＦＥＴが制御トランジスタ
に印加される入力電圧を監視し、第１ＭＯＳＦＥＴから
の入力電圧が第２ＭＯＳＦＥＴのゲート閾値以上である
低入力電圧期間に第２ＭＯＳＦＥＴが第１ＭＯＳＦＥＴ
から伝達された出力電圧を第３ＭＯＳＦＥＴのゲートに
伝達し、第３ＭＯＳＦＥＴが制御トランジスタのベース
電流の制限を行うので、ベース電流の低下の一因となっ
ている制御トランジスタの直流電流増幅率の低下を低入
力電圧期間内で継続的に回避して十分な負荷電流を負荷
に供給できるようになる。
１７に記載の効果に加えて、コレクター−エミッタ間の
電位差が小さい低入力電圧期間内に制御トランジスタの
コレクター−エミッタ間の電位差が低くなってしまった
場合であっても、第１ＭＯＳＦＥＴが制御トランジスタ
に印加される入力電圧を監視し、第１ＭＯＳＦＥＴから
の入力電圧が第２ＭＯＳＦＥＴのゲート閾値以上である
低入力電圧期間に第２ＭＯＳＦＥＴが第１ＭＯＳＦＥＴ
から伝達された出力電圧を第３ＭＯＳＦＥＴのゲートに
伝達し、第３ＭＯＳＦＥＴが制御トランジスタのベース
電流の制限を行うので、ベース電流の低下の一因となっ
ている制御トランジスタの直流電流増幅率の低下を低入
力電圧期間内で継続的に回避して十分な負荷電流を負荷
に供給できるようになる。
【０１６４】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
【０１６５】請求項１９に記載の発明によれば、請求項
１８に記載の効果に加えて、第２ＭＯＳＦＥＴのバック
ゲートを入力電圧にバイアスすることにより、第２ＭＯ
ＳＦＥＴのゲート閾値に外来ノイズが重畳する可能性を
低減できるようになり、外来ノイズに起因して第２ＭＯ
ＳＦＥＴが誤って活性化される現象を回避できるように
なる。その結果、第１ＭＯＳＦＥＴからの入力電圧が第
２ＭＯＳＦＥＴのゲート閾値以上である低入力電圧期間
を外来ノイズの影響を受けることなく正確に識別して活
性化されて第１ＭＯＳＦＥＴから伝達された出力電圧を
外来ノイズの影響を受けることなく正確に第３ＭＯＳＦ
ＥＴのゲートに伝達できるようになる。
１８に記載の効果に加えて、第２ＭＯＳＦＥＴのバック
ゲートを入力電圧にバイアスすることにより、第２ＭＯ
ＳＦＥＴのゲート閾値に外来ノイズが重畳する可能性を
低減できるようになり、外来ノイズに起因して第２ＭＯ
ＳＦＥＴが誤って活性化される現象を回避できるように
なる。その結果、第１ＭＯＳＦＥＴからの入力電圧が第
２ＭＯＳＦＥＴのゲート閾値以上である低入力電圧期間
を外来ノイズの影響を受けることなく正確に識別して活
性化されて第１ＭＯＳＦＥＴから伝達された出力電圧を
外来ノイズの影響を受けることなく正確に第３ＭＯＳＦ
ＥＴのゲートに伝達できるようになる。
【０１６６】請求項２０に記載の発明によれば、請求項
１乃至１９のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間の電位差が所定電圧以下になってい
る低入力電圧期間内であっても、制御トランジスタのコ
レクター−エミッタ間の電位差が低くなってしまうこと
を継続的に回避し、コレクター−エミッタ間の電位差に
起因して発生する制御トランジスタの直流電流増幅率の
低下を低入力電圧期間内で継続的に回避して十分な負荷
電流を負荷に供給できるようになる。
１乃至１９のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間の電位差が所定電圧以下になってい
る低入力電圧期間内であっても、制御トランジスタのコ
レクター−エミッタ間の電位差が低くなってしまうこと
を継続的に回避し、コレクター−エミッタ間の電位差に
起因して発生する制御トランジスタの直流電流増幅率の
低下を低入力電圧期間内で継続的に回避して十分な負荷
電流を負荷に供給できるようになる。
【０１６７】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。
【０１６８】請求項２１に記載の発明によれば、請求項
２０に記載の効果に加えて、コレクター−エミッタ間の
電位差が所定電圧以下になっている低入力電圧期間内で
あっても、第３ＭＯＳＦＥＴから出力される制御信号に
基づいて制御して制御トランジスタのコレクター−エミ
ッタ間の電位差が低くなってしまうことを継続的に回避
し、コレクター−エミッタ間の電位差に起因して発生す
る制御トランジスタの直流電流増幅率の低下を低入力電
圧期間内で継続的に回避して十分な負荷電流を負荷に供
給できるようになる。
２０に記載の効果に加えて、コレクター−エミッタ間の
電位差が所定電圧以下になっている低入力電圧期間内で
あっても、第３ＭＯＳＦＥＴから出力される制御信号に
基づいて制御して制御トランジスタのコレクター−エミ
ッタ間の電位差が低くなってしまうことを継続的に回避
し、コレクター−エミッタ間の電位差に起因して発生す
る制御トランジスタの直流電流増幅率の低下を低入力電
圧期間内で継続的に回避して十分な負荷電流を負荷に供
給できるようになる。
【０１６９】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を第３ＭＯＳＦＥＴから出力される制御
信号に基づいて制御して低入力電圧期間内で継続的に回
避できる結果、負荷電流の供給能力の低下を低入力電圧
期間内で継続的に回避できるようになり、かつ制御トラ
ンジスタのベース電流におけるベース電流増加現象の発
生を第３ＭＯＳＦＥＴから出力される制御信号に基づい
て制御して低入力電圧期間内で継続的に回避できるよう
になる。これにより、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の負担の増加を低入力電圧期間
内で継続的に回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧期間内で継続的に回避してバ
ッテリーの長寿命化を図ることができるようになる。
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を第３ＭＯＳＦＥＴから出力される制御
信号に基づいて制御して低入力電圧期間内で継続的に回
避できる結果、負荷電流の供給能力の低下を低入力電圧
期間内で継続的に回避できるようになり、かつ制御トラ
ンジスタのベース電流におけるベース電流増加現象の発
生を第３ＭＯＳＦＥＴから出力される制御信号に基づい
て制御して低入力電圧期間内で継続的に回避できるよう
になる。これにより、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の負担の増加を低入力電圧期間
内で継続的に回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧期間内で継続的に回避してバ
ッテリーの長寿命化を図ることができるようになる。
【０１７０】請求項２２に記載の発明によれば、請求項
２１に記載の効果に加えて、コレクター−エミッタ間の
電位差が所定電圧以下になっている低入力電圧期間内で
あっても、第４ＭＯＳＦＥＴから伝達される制御信号に
基づいて制御トランジスタのベース電流を制御すること
により、制御トランジスタのコレクター−エミッタ間の
電位差が低くなってしまうことを継続的に回避し、コレ
クター−エミッタ間の電位差に起因して発生する制御ト
ランジスタの直流電流増幅率の低下を低入力電圧期間内
で継続的に回避して十分な負荷電流を負荷に供給できる
ようになる。
２１に記載の効果に加えて、コレクター−エミッタ間の
電位差が所定電圧以下になっている低入力電圧期間内で
あっても、第４ＭＯＳＦＥＴから伝達される制御信号に
基づいて制御トランジスタのベース電流を制御すること
により、制御トランジスタのコレクター−エミッタ間の
電位差が低くなってしまうことを継続的に回避し、コレ
クター−エミッタ間の電位差に起因して発生する制御ト
ランジスタの直流電流増幅率の低下を低入力電圧期間内
で継続的に回避して十分な負荷電流を負荷に供給できる
ようになる。
【０１７１】更に、この様に、第４ＭＯＳＦＥＴから伝
達される制御信号に基づいて制御トランジスタのベース
電流を制御することにより、コレクター−エミッタ間の
電位差に起因して発生する制御トランジスタの直流電流
増幅率の低下を低入力電圧期間内で継続的に回避できる
結果、負荷電流の供給能力の低下を低入力電圧期間内で
継続的に回避できるようになり、かつ第４ＭＯＳＦＥＴ
から伝達される制御信号に基づいて制御トランジスタの
ベース電流を制御することにより、制御トランジスタの
ベース電流におけるベース電流増加現象の発生を低入力
電圧期間内で継続的に回避できるようになる。これによ
り、ベース電流におけるベース増加電流の発生に起因す
る回路動作時の消費電力の増加を低入力電圧期間内で継
続的に回避できるようになり、ベース増加電流に起因す
る電源の負担の増加を低入力電圧期間内で継続的に回避
できるようになる。特に、電源としてバッテリーを用い
る場合にベース増加電流に起因する消費電流の増加を低
入力電圧期間内で継続的に回避してバッテリーの長寿命
化を図ることができるようになる。
達される制御信号に基づいて制御トランジスタのベース
電流を制御することにより、コレクター−エミッタ間の
電位差に起因して発生する制御トランジスタの直流電流
増幅率の低下を低入力電圧期間内で継続的に回避できる
結果、負荷電流の供給能力の低下を低入力電圧期間内で
継続的に回避できるようになり、かつ第４ＭＯＳＦＥＴ
から伝達される制御信号に基づいて制御トランジスタの
ベース電流を制御することにより、制御トランジスタの
ベース電流におけるベース電流増加現象の発生を低入力
電圧期間内で継続的に回避できるようになる。これによ
り、ベース電流におけるベース増加電流の発生に起因す
る回路動作時の消費電力の増加を低入力電圧期間内で継
続的に回避できるようになり、ベース増加電流に起因す
る電源の負担の増加を低入力電圧期間内で継続的に回避
できるようになる。特に、電源としてバッテリーを用い
る場合にベース増加電流に起因する消費電流の増加を低
入力電圧期間内で継続的に回避してバッテリーの長寿命
化を図ることができるようになる。
【０１７２】請求項２３に記載の発明によれば、請求項
２２に記載の効果と同様の効果を奏する。
２２に記載の効果と同様の効果を奏する。
【図１】本発明の電流制限回路の一実施形態を説明する
ための回路図である。
ための回路図である。
【図２】本発明のボルテージレギュレータの一実施形態
を説明するための回路図である。
を説明するための回路図である。
【図３】図１の電流制限回路を図２のボルテージレギュ
レータに適用した回路図である。
レータに適用した回路図である。
【図４】図３のボルテージレギュレータの使用形態を説
明するためのブロック図である。
明するためのブロック図である。
【図５】制御トランジスタのコレクター−エミッタ間の
電圧と直流電流増幅率との関係を説明するための図であ
って、図５（ａ）は、制御トランジスタの入力電圧及び
出力電圧との接続形態を説明するための回路図であり、
図５（ｂ）は、図５（ａ）の制御トランジスタにおける
直流電流増幅率のコレクター−エミッタ間の電位差よ存
性を説明するためのグラフである。
電圧と直流電流増幅率との関係を説明するための図であ
って、図５（ａ）は、制御トランジスタの入力電圧及び
出力電圧との接続形態を説明するための回路図であり、
図５（ｂ）は、図５（ａ）の制御トランジスタにおける
直流電流増幅率のコレクター−エミッタ間の電位差よ存
性を説明するためのグラフである。
【図６】図３のボルテージレギュレータにおける入出力
特性を説明するためのグラフである。
特性を説明するためのグラフである。
【図７】図７（ａ）は、図１の電流制限回路を用いない
場合のボルテージレギュレータの出力特性を説明するた
めのグラフであり、図７（ｂ）は、図１の電流制限回路
を用いない場合に制御トランジスタのベースに発生する
ベース増加電流を説明するためのグラフである。
場合のボルテージレギュレータの出力特性を説明するた
めのグラフであり、図７（ｂ）は、図１の電流制限回路
を用いない場合に制御トランジスタのベースに発生する
ベース増加電流を説明するためのグラフである。
【図８】図８（ａ）は、図１の電流制限回路を用いた場
合のボルテージレギュレータの出力特性を説明するため
のグラフであり、図８（ｂ）は、図１の電流制限回路を
用いた場合に制御トランジスタのベースにおいて制限さ
れたベース増加電流を説明するためのグラフである。
合のボルテージレギュレータの出力特性を説明するため
のグラフであり、図８（ｂ）は、図１の電流制限回路を
用いた場合に制御トランジスタのベースにおいて制限さ
れたベース増加電流を説明するためのグラフである。
【図９】従来の電流制限回路を用いたボルテージレギュ
レータを説明するための回路図である。
レータを説明するための回路図である。
【図１０】図９のボルテージレギュレータの制御トラン
ジスタのベースに発生するベース増加電流を説明するた
めのグラフである。
ジスタのベースに発生するベース増加電流を説明するた
めのグラフである。
ＧＮＤ…接地電位 Ｉref1…第１定電流 Ｉref2…第２定電流 Ｉref3…第３定電流 Ｒ1，Ｒ2…出力電圧設定用抵抗網 Ｍ1…第１ＭＯＳＦＥＴ（ｐチャネルＭＯＳＦＥＴ） Ｖthp1…第１ＭＯＳＦＥＴのゲート閾値 Ｖg1…第１ＭＯＳＦＥＴのゲート電位 Ｍ2…第２ＭＯＳＦＥＴ（ｐチャネルＭＯＳＦＥＴ） Ｖthp2…第２ＭＯＳＦＥＴのゲート閾値 Ｖg2…第２ＭＯＳＦＥＴのゲート電位 Ｍ3…第３ＭＯＳＦＥＴ（ｎチャネルＭＯＳＦＥＴ） Ｍ4…第４ＭＯＳＦＥＴ（ｎチャネルＭＯＳＦＥＴ） Ｔ1…電圧入力端子 Ｔ2…電圧出力端子 Ｔ3…接地端子 ＶI…入力電圧 ＶO…出力電圧 Ｖdd…入力電圧 Ｖout…出力電圧 Ｑ1…制御トランジスタ ＩB…制御トランジスタのベース電流 ＩC…制御トランジスタのコレクター電流 ｈFE…制御トランジスタの直流電流増幅率 ＶCE…制御トランジスタのコレクター−エミッタ間の電
位差 Ｑ2…第１電流源 Ｑ3…第２電流源 Ｑ4…第３電流源 Ｑ5…誤差増幅器 Ｖfb…出力ノードの電圧 Ｖref…基準電圧 １０…電流制限回路 ２０…ボルテージレギュレータ ２１…基準電源 ２２…バッテリー ２４…負荷
位差 Ｑ2…第１電流源 Ｑ3…第２電流源 Ｑ4…第３電流源 Ｑ5…誤差増幅器 Ｖfb…出力ノードの電圧 Ｖref…基準電圧 １０…電流制限回路 ２０…ボルテージレギュレータ ２１…基準電源 ２２…バッテリー ２４…負荷
Claims (23)
- 【請求項１】 負荷電流を制御する制御トランジスタの
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタを
流れるベース電流を制限する回路構成を有することを特
徴とする電流制限回路。 - 【請求項２】 負荷電流を制御する制御トランジスタの
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内において当該制御
トランジスタを流れるベース電流を継続的に制限する回
路構成を有することを特徴とする電流制限回路。 - 【請求項３】 前記制御トランジスタのエミッタが入力
電圧に接続されコレクターが出力電圧に接続されて負荷
電流を負荷に供給し、当該入力電圧と当該出力電圧との
電位差を監視して前記ベース電流を制限する回路構成を
有することを特徴とする請求項１又は２に記載の電流制
限回路。 - 【請求項４】 負荷電流を制御する制御トランジスタの
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
直流電流増幅率の低下を制限する回路構成を有すること
を特徴とする電流制限回路。 - 【請求項５】 負荷電流を制御する制御トランジスタの
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内において当該制御
トランジスタの直流電流増幅率の低下を継続的に制限す
る回路構成を有することを特徴とする電流制限回路。 - 【請求項６】 前記制御トランジスタのエミッタが入力
電圧に接続されコレクターが出力電圧に接続されて負荷
電流を負荷に供給し、当該入力電圧と当該出力電圧との
電位差を監視して前記直流電流増幅率の低下を制限する
回路構成を有することを特徴とする請求項３又は４に記
載の電流制限回路。 - 【請求項７】 負荷電流を制御する制御トランジスタの
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
コレクター−エミッタ間の電位差の減少に起因して発生
する直流電流増幅率の低下を制限する回路構成を有する
ことを特徴とする電流制限回路。 - 【請求項８】 負荷電流を制御する制御トランジスタの
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内に当該制御トラン
ジスタのコレクター−エミッタ間の電位差の減少に起因
して発生する直流電流増幅率の低下を継続的に制限する
回路構成を有することを特徴とする電流制限回路。 - 【請求項９】 前記制御トランジスタのエミッタが入力
電圧に接続されコレクターが出力電圧に接続されて負荷
電流を負荷に供給し、当該入力電圧と当該出力電圧との
電位差を監視して前記直流電流増幅率の低下を制限する
回路構成を有することを特徴とする請求項７又は８に記
載の電流制限回路。 - 【請求項１０】 負荷電流を制御する制御トランジスタ
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
コレクター−エミッタ間の電位差を一定以上に保持する
回路構成を有することを特徴とする電流制限回路。 - 【請求項１１】 負荷電流を制御する制御トランジスタ
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内に当該制御トラン
ジスタのコレクター−エミッタ間の電位差を継続的に一
定以上に保持する回路構成を有することを特徴とする電
流制限回路。 - 【請求項１２】 前記制御トランジスタのエミッタが入
力電圧に接続されコレクターが出力電圧に接続されて負
荷電流を負荷に供給し、当該入力電圧と当該出力電圧と
の電位差を監視して前記コレクター−エミッタ間の電位
差の保持を行う回路構成を有することを特徴とする請求
項１０又は１１に記載の電流制限回路。 - 【請求項１３】 負荷電流を制御する制御トランジスタ
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
ベースに発生するベース増加電流の発生を制限する回路
構成を有することを特徴とする電流制限回路。 - 【請求項１４】 負荷電流を制御する制御トランジスタ
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内に当該制御トラン
ジスタのベースに発生するベース増加電流の発生を継続
的に制限する回路構成を有することを特徴とする電流制
限回路。 - 【請求項１５】 前記制御トランジスタのエミッタが入
力電圧に接続されコレクターが出力電圧に接続されて負
荷電流を負荷に供給し、当該入力電圧と当該出力電圧と
の電位差を監視して前記ベース増加電流の発生を制限す
る回路構成を有することを特徴とする請求項１３又は１
４に記載の電流制限回路。 - 【請求項１６】 前記ベース増加電流は、前記制御トラ
ンジスタのコレクター−エミッタ間の電位差の減少に起
因するベース電流であることを特徴とする請求項１３乃
至１５のいずれか一項に記載の電流制限回路。 - 【請求項１７】 前記制御トランジスタに印加される前
記入力電圧を監視し当該監視中の入力電圧が所定の閾値
電圧以上である低入力電圧期間に活性化され、当該活性
化時の入力電圧を次段に伝達する第１ＭＯＳＦＥＴと、 前記第１ＭＯＳＦＥＴの活性化の度合に応じて活性化さ
れて前記出力電圧を検出し、当該検出した出力電圧を次
段に伝達する第２ＭＯＳＦＥＴと、 前記第２ＭＯＳＦＥＴの活性化の度合いに応じて活性化
される第３ＭＯＳＦＥＴとを有することを特徴とする請
求項１乃至１６のいずれか一項に記載の電流制限回路。 - 【請求項１８】 前記第１ＭＯＳＦＥＴは、ｐチャネル
ＭＯＳＦＥＴであって、ゲートとドレインが接続された
状態で第２電流源及び前記第２ＭＯＳＦＥＴのゲートに
接続されソースが入力電圧に接続された回路構成を有
し、前記制御トランジスタに印加される前記入力電圧を
監視し当該監視中の入力電圧がゲート閾値以上である低
入力電圧期間に活性化され、当該活性化時の入力電圧を
前記第２ＭＯＳＦＥＴのゲートに伝達し、 前記第２ＭＯＳＦＥＴは、ｐチャネルＭＯＳＦＥＴであ
って、ゲートが前記第１ＭＯＳＦＥＴのドレインに接続
されソースが出力電圧に接続されドレインが第３電流源
及び前記第３ＭＯＳＦＥＴのゲートに並列に接続された
回路構成を有し、前記第１ＭＯＳＦＥＴからの入力電圧
がゲート閾値以上である低入力電圧期間に活性化されて
第１ＭＯＳＦＥＴから伝達された出力電圧を前記第３Ｍ
ＯＳＦＥＴのゲートに伝達し、 前記第３ＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴであ
って、ゲートが前記第２ＭＯＳＦＥＴのドレインに接続
されドレインが前記制御トランジスタのベースに接続さ
れ、前記第２ＭＯＳＦＥＴの活性化の度合いに応じて活
性化される第３ＭＯＳＦＥＴとを有することを特徴とす
る請求項１７に記載の電流制限回路。 - 【請求項１９】 前記第２ＭＯＳＦＥＴがバックバイア
ス接続され、ｐチャネルＭＯＳＦＥＴのバックゲートが
入力電圧にバイアスされた回路構成を有することを特徴
とする請求項１８に記載の電流制限回路。 - 【請求項２０】 負荷に供給される出力電圧を一定に保
持する定電圧電源であるボルテージレギュレータにおい
て、 電流を与えられた際に当該電流の大きさに応じた出力電
圧を生成する出力電圧設定用抵抗網と、 前記出力電圧設定用抵抗網に制御電流を与えて当該出力
電圧設定用抵抗網の出力ノードの電圧及び負荷に供給さ
れる出力電圧を一定電圧値に制御するための前記制御ト
ランジスタと、 前記制御トランジスタのベース電流を制限する前記電流
制限回路と、 第１電流源を用いて基準電圧を生成する基準電源と、 前記基準電源からの基準電圧と前記出力ノード電圧との
電圧差を検出して当該電圧差に基づく誤差信号を生成す
ると共に、当該誤差信号を前記制御トランジスタにフィ
ードバックして負荷に供給される出力電圧を一定に保持
する定電圧制御を促すフィードバックループを備えた誤
差増幅器とを有することを特徴とする請求項１乃至１９
のいずれか一項に記載の電流制限回路を用いたボルテー
ジレギュレータ。 - 【請求項２１】 前記誤差増幅器から出力される前記誤
差信号または前記第３ＭＯＳＦＥＴから出力される前記
ベース電流の制限にかかる制御信号を選択的に前記制御
トランジスタのベースに伝達する第４ＭＯＳＦＥＴを有
することを特徴とする請求項２０に記載のボルテージレ
ギュレータ。 - 【請求項２２】 前記第４ＭＯＳＦＥＴは、ｎチャネル
ＭＯＳＦＥＴであって、前記誤差増幅器からの前記誤差
信号と前記第３ＭＯＳＦＥＴのドレインからの前記制御
信号とがゲートに共通接続されると共に、ドレインが前
記制御トランジスタのベースに接続されていることを特
徴とする請求項２１に記載のボルテージレギュレータ。 - 【請求項２３】 前記第４ＭＯＳＦＥＴは、低入力電圧
期間に前記第３ＭＯＳＦＥＴから出力される前記制御信
号を選択して前記制御トランジスタに伝達して当該制御
トランジスタにおける前記ベース電流の制限制御を促
し、当該低入力電圧期間以外に前記誤差増幅器からの前
記誤差信号を選択して前記制御トランジスタに伝達して
当該制御トランジスタにおける前記定電圧制御を促す回
路構成を有することを特徴とする請求項２２に記載のボ
ルテージレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23217597A JP3698871B2 (ja) | 1997-08-28 | 1997-08-28 | 電流制限回路及びボルテージレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23217597A JP3698871B2 (ja) | 1997-08-28 | 1997-08-28 | 電流制限回路及びボルテージレギュレータ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005157918A Division JP4205695B2 (ja) | 2005-05-30 | 2005-05-30 | 電流制限回路及びボルテージレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173232A true JPH1173232A (ja) | 1999-03-16 |
| JP3698871B2 JP3698871B2 (ja) | 2005-09-21 |
Family
ID=16935188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23217597A Expired - Fee Related JP3698871B2 (ja) | 1997-08-28 | 1997-08-28 | 電流制限回路及びボルテージレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3698871B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002023866A (ja) * | 2000-07-10 | 2002-01-25 | Mitsubishi Electric Corp | レギュレータ回路 |
| JP2003084843A (ja) * | 2000-09-01 | 2003-03-19 | Marvel Internatl Ltd | リニアレギュレータ |
| KR100709856B1 (ko) | 2005-07-08 | 2007-04-23 | 주식회사 케이이씨 | 저전압 강하 레귤레이터의 전류 제한 회로 |
-
1997
- 1997-08-28 JP JP23217597A patent/JP3698871B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002023866A (ja) * | 2000-07-10 | 2002-01-25 | Mitsubishi Electric Corp | レギュレータ回路 |
| JP2003084843A (ja) * | 2000-09-01 | 2003-03-19 | Marvel Internatl Ltd | リニアレギュレータ |
| KR100709856B1 (ko) | 2005-07-08 | 2007-04-23 | 주식회사 케이이씨 | 저전압 강하 레귤레이터의 전류 제한 회로 |
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|---|---|
| JP3698871B2 (ja) | 2005-09-21 |
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