JPH1173775A - 半導体記憶装置の出力回路 - Google Patents

半導体記憶装置の出力回路

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JPH1173775A
JPH1173775A JP9231964A JP23196497A JPH1173775A JP H1173775 A JPH1173775 A JP H1173775A JP 9231964 A JP9231964 A JP 9231964A JP 23196497 A JP23196497 A JP 23196497A JP H1173775 A JPH1173775 A JP H1173775A
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Abstract

(57)【要約】 【課題】 相補のリードバスデータ保持が同時に行われ
る出力回路では、各データのディレイ差によって出力ト
ランジスタで貫通電流が流れることがあり、かつデータ
保持のスキュー差が生じてアクセス遅れが生じる。 【解決手段】 相補のリードバスデータの入力を制御す
るトランスファゲート１０１，１０２と、前記相補のリ
ードバスデータを保持するフリップフロップ１０５，１
０６と、保持されたリードバスデータを入力とする出力
トランジスタドライバ部１０８，１０９と、データを出
力する出力トランジスタ１１０，１１１とを備える出力
回路に、リードバスデータの保持節点をプリチャージす
るためのプリチャージトランジスタ１０３，１０４を備
える。リードバスデータを保持する直前にプリチャージ
トランジスタ１０３，１０４をＯＮ動作させて保持節点
を電源電位あるいはＧＮＤ電位にプリチャージする。こ
のプリチャージされた後の変化によりデータ出力を行う
ので、両データが同時に変化することはなく、出力トラ
ンジスタでの貫通電流が流れることがなく、かつアクセ
ス速度が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ出力回路に関し、特に半導体記憶装置から読み出さ
れる相補型のデータを出力するための出力回路に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置の出力回路、なか
でもＥＤＯ（Extended Data Output)機能を搭載した出
力回路は、入力パルスに同期して一定期間データを保持
しなければならないという必要性がある。この、ＥＤＯ
モードとは、ファーストページモードと異なり、出力デ
ータを制御する外部クロックがリセット（ＬｏｗからＨ
ｉｇｈ状態になる）されても出力端子よりデータカット
オフすることなく出力し続ける機能である。このため、
ＥＤＯモードの出力回路では、図７に示すように相補の
リードバスとの接続を制御するスイッチング部、データ
保持部、出力トランジスタドライバ部、出力トランジス
タを有している。すなわち、スイッチング部は、ＰＭＯ
Ｓ（ＰチャネルＭＯＳトランジスタ）とＮＭＯＳ（Ｎチ
ャネルＭＯＳトランジスタ）の対で構成されるトランス
ファゲート７０１，７０２で構成され、データ保持部は
ＩＮＶ（インバータ）で構成されるフリップフロップ７
０５，７０６で構成され、出力トランジスタドライバ部
はＮＯＲゲート及びＩＮＶで構成されるゲート回路７０
８，７０９として構成され、出力トランジスタはＰＭＯ
ＳとＮＭＯＳの各出力トランジスタ７１０，７１１で構
成されている。
【０００３】図８は図７の従来例の動作を説明するため
の動作波形図である。ＣＡＳは外部クロック信号、φは
出力回路のデータ保持動作を制御する信号、ＲＢＳＴ／
ＲＢＳＮは相補のリードバス信号、ＴＧはリードバスと
出力回路間のトランスファゲート制御信号、ＲＢＳＴ’
／ＲＢＳＮ’は出力回路内データ保持節点、ＯＥは出力
イネーブル信号、ＯＵＴＴ／ＯＵＴＮは出力トランジス
タ部のゲート節点、ＤＯＵＴは外部出力端子の各信号レ
ベルを示している。
【０００４】図８において、制御信号φは外部クロック
ＣＡＳと同期し、スイッチ信号ＴＧを制御する。外部よ
り与えられたアドレスにアクセスし、読み出された（Ｒ
ＢＳＴ：Ｌｏｗ，ＲＢＳＮ：Ｈｉｇｈ；１サイクル目）
データはＴＧがＬｏｗになることにより出力回路内ＲＢ
ＳＴ’／ＴＢＳＮ’節点に転送され、ＴＧがＨｉｇｈに
なることにより保持される。出力イネーブル信号ＯＥは
Ｈｉｇｈでイネーブル状態のため、ＴＧコントロールに
よるデータ転送によって、出力トランジスタゲートＯＵ
ＴＴ／ＯＵＴＮは共にＨｉｇｈからＬｏｗに変化し、出
力ＤＯＵＴはＬｏｗかＨｉｇｈにデータを反転する。Ｒ
ＢＳＴ’／ＲＢＳＮ’はＴＧによりほぼ同時に変化する
が、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間
にはディレイ差があるので、出力するデータにより出力
トランジスタのＰＭＯＳ７０７／ＮＭＯＳ７０８が一時
期間の間、共にＯＮ／ＯＮ状態にされて電源電位からＧ
ＮＤ電位へ貫通電流が流れる。図８では２サイクル目の
ＯＵＴＴ／ＯＵＴＮがそれぞれＬｏｗからＨｉｇｈにな
る期間である一時期間Ｔがこれに相当する。
【０００５】図９は図７に示した回路における他の動作
例を説明するための波形図である。この動作例では、出
力イネーブル信号ＯＥが外部クロックＣＡＳに同期して
クロッキングし、ＯＵＴＴ／ＯＵＴＮの制御により出力
トランジスタのＰＭＯＳ７０７／ＮＭＯＳ７０８でＯＮ
／ＯＮ状態が起こらないようにしている。制御信号ＯＥ
は別の回路ブロックで発生し、出力回路に入力している
ため、ＲＢＳＴ’／ＲＢＳＮ’とはスキューでずれやす
く、ＯＥのＬｏｗからＨｉｇｈの変化が速めにずれれば
出力トランジスタのＯＮ／ＯＮによる貫通電流が起こ
り、遅れめにずれればＤＯＵＴのアクセス遅れが起こ
る。
【０００６】
【発明が解決しようとする課題】このように、従来の出
力回路では、出力回路のデータ保持が同時に行われるた
めに、出力トランジスタで貫通電流が流れることがあ
り、この貫通電流によって電源電圧や接地電圧のレベル
が変動され、出力回路の動作に悪影響を与えることがあ
る。また、出力イネーブル信号の制御により貫通電流を
防止しようとした場合には、出力回路内のデータ保持の
スキュー差が生じ、アクセス遅れが生じる原因となる。
【０００７】本発明の目的は、貫通電流を防止するとと
もに、アクセス速度を高めた出力回路を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明は、相補のリード
バスデータの入力を制御するゲート部と、前記相補のリ
ードバスデータを保持する保持部と、保持された前記リ
ードバスデータを入力とする出力トランジスタドライバ
部と、前記出力トランジスタドライバ部にＯＮ，ＯＦＦ
駆動されてデータを出力する出力トランジスタとを備え
る出力回路に、前記リードバスデータの保持節点をプリ
チャージするための手段を備えた構成とされ、前記リー
ドバスデータを保持する直前に前記保持節点を電源電位
あるいはＧＮＤ電位にプリチャージするように構成す
る。
【０００９】前記プリチャージ手段は、そのゲートに入
力されるプリチャージ制御信号によってＯＮ動作される
ＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳ
トランジスタで構成される。このプリチャージ手段は、
相補のリードバスデータの各節点を共に電源電位もしく
はＧＮＤ電位へプリチャージする。また、前記トランス
ファゲートを制御する信号に基づいて前記プリチャージ
制御信号を発生するための回路構成を含む制御部が設け
られる。
【００１０】相補のリードバスデータの各保持節点が、
共に電源電位またはＧＮＤ電位にプリチャージされた後
の変化によりデータ出力を行うので、両データが同時に
変化されることがなく、出力トランジスタでの貫通電流
が流れることはなく、かつアクセス速度が向上する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態の出力回路の回路図である。この出力回路は、
相補のリードバスＲＢＳＴ／ＴＢＴＮ入力をスイッチン
グ制御するためのＰＭＯＳとＮＭＯＳの対で構成される
トランスファゲート１０１，１０２と、リードバスデー
タ保持節点ＲＢＳＴ’／ＴＢＳＮ’をプリチャージする
ためのＰＭＯＳで構成されたプリチャージトランジスタ
１０３，１０４と、リードバスデータを保持するための
ＩＮＶで構成されたフリップフロップ１０５，１０６
と、前記トランスファゲート１０１，１０２、プリチャ
ージトランジスタ１０３，１０４、フリップフロップ１
０５，１０６を制御するためのＩＮＶ、ＮＡＮＤゲー
ト、ＰＭＯＳ、ＮＭＯＳ、Ｃ（コンデンサ）からなる制
御部１０７と、出力イネーブル信号及びＲＢＳＴ’／Ｒ
ＢＳＮ’を入力するＮＯＲゲート及びＩＮＶで構成され
る出力トランジスタドライバ部１０８，１０９と、ＰＭ
ＯＳとＮＭＯＳとで構成される出力トランジスタ１１
０，１１１より形成される。
【００１２】次に、図１の出力回路の動作を、図２の動
作波形図を参照して詳細に説明する。ＣＡＳは外部クロ
ック信号、φは出力回路のデータ保持及びプリチャージ
動作を制御する信号、ＲＢＳＴ／ＲＢＳＮは相補のリー
ドバス信号、ＲＢＳＴ’／ＲＢＳＮ’は出力回路内デー
タ保持節点、ＰＲＥはＲＢＳＴ’／ＲＢＳＮ’のプリチ
ャージ制御信号、ＴＧはＲＢＳＴ／ＲＢＳＮと出力回路
間のトランスファゲート制御信号、ＯＵＴＴ／ＯＵＴＮ
は出力トランジスタのゲート節点、ＤＯＵＴは外部出力
端子、ＯＥは出力イネーブル信号である。
【００１３】図２の動作波形図はＥＤＯモードでの動作
を示している。ＥＤＯモードは、前記したように、広く
用いられたＤＲＡＭでは標準となっているファーストペ
ージモードと異なり、出力データを制御する外部クロッ
クＣＡＳがリセット（ＬｏｗからＨｉｇｈ状態になる）
されても、出力端子ＤＯＵＴよりデータカットオフする
ことなく出力し続ける機能のことで、大幅な効率アップ
が達成できる。なお、出力イネーブル信号ＯＥは図８の
動作と同様に一定であるので、ここでは図示は省略して
いる。制御信号φは外部クロックＣＡＳと同期し、トラ
ンスファゲート制御信号ＴＧを制御する。外部より与え
られたアドレスにアクセスし、読み出されたデータ（Ｒ
ＢＳＴ：Ｌｏｗ，ＲＢＳＮ：Ｈｉｇｈ；１サイクル目）
はＴＧがＬｏｗになることにより出力回路内ＲＢＳＴ’
／ＲＢＳＮ’節点に転送され、ＴＧがＨｉｇｈになるこ
とにより保持される。このデータ転送に先立ち、前記制
御信号φによってプリチャージ制御信号ＰＲＥが発生さ
れ、このＰＲＥの１ショットによりＲＢＳＴ’／ＲＢＳ
Ｎ７はともにＨｉｇｈにプリチャージされるため、ＲＢ
ＳＴ’／ＲＢＳＮ’が同時に変化することはない。これ
により、ＲＢＳＴ´〜ＯＵＴＴとＲＢＳＮ´〜ＯＵＴＮ
の間にディレイ差が存在しても、出力トランジスタ１１
０，１１１を一時期間ともにＯＮ／ＯＮ状態にして電源
電位からＧＮＤ電位へ貫通電流が流れることはない。
【００１４】図３は本発明の第２の実施の形態の回路図
である。なお、図１と等価な部分には下２桁が同じ符号
を付してある。この実施形態では、リードバスデータ保
持節点ＲＢＳＴ’／ＴＢＳＮ’をプリチャージするため
のトランジスタ３０３，３０４をＮＭＯＳで構成し、Ｐ
ＲＥによってデータ保持節点ＲＢＳＴ’／ＲＢＳＮ’を
プリチャージするときに、これをＧＮＤ電位にプリチャ
ージする構成となっている。また、このプリチャージを
ＧＮＤ電位とすることで、出力トランジスタドライバ部
３０８，３０９はＮＡＮＤゲートで構成される。
【００１５】この第２の実施の形態の出力回路の動作の
波形図を図４に示す。この実施の形態の基本的な動作は
第１の実施の形態と同じであるが、ここではＲＢＳＴ／
ＲＢＳＮがそれぞれ逆のレベルのデータとして読み出さ
れており、またＰＲＥもＬｏｗになることでＲＢＳＴ’
／ＲＢＳＮ’がＧＮＤ電位にプリチャージされる。この
構成においても、データ転送に先立つＰＲＥの１ショッ
トによりＲＢＳＴ’／ＲＢＳＮ７はともにＧＮＤ電位に
プリチャージされるため、ＲＢＳＴ’／ＲＢＳＮ’が同
時に変化することはなく、ＲＢＳＴ´〜ＯＵＴＴとＲＢ
ＳＮ´〜ＯＵＴＮの間にディレイ差が存在しても、出力
トランジスタ３１０，３１１を一時期間ともにＯＮ／Ｏ
Ｎ状態にして電源電位からＧＮＤ電位へ貫通電流が流れ
ることはない。
【００１６】本発明の第３の実施の形態を図５の回路図
に示す。この実施の形態では、出力イネーブル信号及び
データ保持信号を入力する出力トランジスタドライバ部
５０８，５０９の構成として、ＮＯＲゲートの出力と、
ＲＢＳＴ’／ＲＢＳＮ’を交差的に入力とするＮＡＮＤ
ゲートを介挿した構成とされている。
【００１７】この第３の実施の形態の動作は、図６の波
形図に示すように、基本的には図１の出力回路と同じで
あるが、出力トランジスタドライバ部に設けたＮＡＮＤ
ゲートにより、互いに相手のデータ保持信号を参照して
出力を行っているため、データ保持信号ＲＢＳＴ’／Ｒ
ＢＳＮ’が共にＨｉｇｈもしくは共にＬｏｗの時は出力
トランジスタ５１０，５１１を共にＯＦＦし、前記各実
施形態の出力回路の場合と同様に貫通電流が流れること
はない。
【００１８】ここで、図５の出力回路では、ＲＢＳＴ’
／ＲＢＳＮ’はＰＲＥを入力するＰＭＯＳ５０３，５０
４により電源電位をプリチャージする方式をとっている
が、図３の出力回路ようにＰＲＥを入力するＮＭＯＳに
よりＧＮＤ電位にプリチャージする方式をとることも可
能である。
【００１９】
【発明の効果】以上説明したように本発明は、出力回路
へのリードバスデータ転送時に、内部の相補データ保持
節点をその直前に電源電位もしくはＧＮＤ電位にプリチ
ャージしているので、両データ同時に変化することがな
く、両データ間にディレイ差が存在しても出力トランジ
スタを構成する一対のトランジスタがともにＯＮ状態と
なって電源電位からＧＮＤ電位への貫通電流が流れるこ
とがない。また、出力イネーブル信号等のような他の制
御信号の制御に頼らず、データ保持節点の変化によりデ
ータ出力を行うので、アクセス遅れが生じないという作
用効果が得られる。
【図面の簡単な説明】
【図１】本発明の出力回路の第１の実施形態の回路図で
ある。
【図２】図１の出力回路の動作を説明するための動作波
形図である。
【図３】本発明の出力回路の第２の実施形態の回路図で
ある。
【図４】図３の出力回路の動作を説明するための動作波
形図である。
【図５】本発明の出力回路の第３の実施形態の回路図で
ある。
【図６】図５の出力回路の動作を説明するための動作波
形図である。
【図７】従来の出力回路の一例の回路図である。
【図８】図７の出力回路の動作を説明するための動作波
形図である。
【図９】図７の出力回路の他の動作例を説明するための
動作波形図である。
【符号の説明】
１０１，３０１，５０１ トランスファゲート １０２，３０２，５０２ トランスファゲート １０３，３０３，５０３ プリチャージトランジスタ １０４，３０４，５０４ プリチャージトランジスタ １０５，３０５，５０５ フリップフロップ １０６，３０６，５０６ フリップフロップ １０７，３０７，５０７ 制御回路 １０８，３０８，５０８ 出力トランジスタドライバ部 １０９，３０９，５０９ 出力トランジスタドライバ部 １１０，３１０，５１０ ＰＭＯＳ（出力トランジス
タ） １１１，３１１，５１１ ＮＭＯＳ（出力トランジス
タ）

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 相補のリードバスデータの入力を制御す
    るゲート部と、前記相補のリードバスデータを保持する
    保持部と、保持された前記リードバスデータを入力とす
    る出力トランジスタドライバ部と、前記出力トランジス
    タドライバ部にＯＮ，ＯＦＦ駆動されてデータを出力す
    る出力トランジスタとを備える半導体記憶装置の出力回
    路において、前記リードバスデータの保持節点をプリチ
    ャージするための手段を備え、前記リードバスデータを
    保持する直前に前記保持節点を電源電位あるいはＧＮＤ
    電位にプリチャージするように構成したことを特徴とす
    る出力回路。
  2. 【請求項２】 相補のリードバスデータの入力を制御す
    るトランスファゲートと、前記相補のリードバスデータ
    を保持するフリップフロップと、保持された前記リード
    バスデータと出力イネーブル信号を入力とする出力トラ
    ンジスタドライバ部と、前記出力トランジスタドライバ
    部にＯＮ，ＯＦＦ駆動されてデータを出力するＰチャネ
    ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
    とが縦続接続された出力トランジスタとを備える半導体
    記憶装置の出力回路において、前記リードバスデータの
    保持節点をプリチャージするために電源電位またはＧＮ
    Ｄ電位に接続されたプリチャージトランジスタと、前記
    前記トランスファゲート、プリチャージトランジスタ、
    フリップフロップを制御する制御部とを備え、前記リー
    ドバスデータを保持する直前に前記保持節点を電源電位
    あるいはＧＮＤ電位にプリチャージするように構成した
    ことを特徴とする出力回路。
  3. 【請求項３】 前記プリチャージを行う手段は、前記相
    補のリードバスデータの各節点を共に電源電位もしくは
    ＧＮＤ電位へプリチャージする請求項１または２に記載
    の出力回路。
  4. 【請求項４】 前記プリチャージトランジスタは、Ｐチ
    ャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトラ
    ンジスタで構成され、そのゲートに入力されるプリチャ
    ージ制御信号によってＯＮ動作される請求項２に記載の
    出力回路。
  5. 【請求項５】 前記制御回路は、前記トランスファゲー
    トを制御する信号に基づいて前記プリチャージ制御信号
    を発生するための回路構成を含む請求項４に記載の出力
    回路。
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