JPH1173791A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1173791A JPH1173791A JP9232689A JP23268997A JPH1173791A JP H1173791 A JPH1173791 A JP H1173791A JP 9232689 A JP9232689 A JP 9232689A JP 23268997 A JP23268997 A JP 23268997A JP H1173791 A JPH1173791 A JP H1173791A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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Abstract
(57)【要約】 （修正有）
【課題】 アレイ状に配置された書換え可能な複数の不
揮発性メモリセルを複数のブロックに分割構成する。 【解決手段】 各ブロックを構成する不揮発性メモリセ
ルは、各ブロックごとに電圧変換回路部とバイパス回路
部とからなるビット線電圧変換手段を介して複数のビッ
ト線に接続されて構成され、前記電圧変換回路部は、複
数ブロックにわたるビット線に書き込み選択電圧が印加
された場合に、選択されたブロックのビット線において
は第１電圧を印加して不揮発性メモリセルに書き込みを
行い、非選択のブロックのビット線においては第１電圧
よりも絶対値の低い第２電圧を印加し、かつ第１又は第
２電圧により当該ビット線に選択電圧が印加されたこと
を該ビット線に接続された複数ブロックに伝達し、前記
バイパス回路部は、複数ブロックにわたるビット線に読
み出しのための電圧が印加された場合に、前記電圧変換
回路を介さずにビット線を接続させる。
揮発性メモリセルを複数のブロックに分割構成する。 【解決手段】 各ブロックを構成する不揮発性メモリセ
ルは、各ブロックごとに電圧変換回路部とバイパス回路
部とからなるビット線電圧変換手段を介して複数のビッ
ト線に接続されて構成され、前記電圧変換回路部は、複
数ブロックにわたるビット線に書き込み選択電圧が印加
された場合に、選択されたブロックのビット線において
は第１電圧を印加して不揮発性メモリセルに書き込みを
行い、非選択のブロックのビット線においては第１電圧
よりも絶対値の低い第２電圧を印加し、かつ第１又は第
２電圧により当該ビット線に選択電圧が印加されたこと
を該ビット線に接続された複数ブロックに伝達し、前記
バイパス回路部は、複数ブロックにわたるビット線に読
み出しのための電圧が印加された場合に、前記電圧変換
回路を介さずにビット線を接続させる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にブロック書き換え可能な半導体記憶装
置に関する。
装置に関し、特にブロック書き換え可能な半導体記憶装
置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来か
ら、ブロック書き換えが可能なフラッシュメモリとして
種々提案されており、その一例である浮遊ゲートを持つ
ＮＯＲ型のＦＮ書き込み／ＦＮ消去セルを用いたメモリ
の動作について、図３に基づいて説明する。書き込み動
作においては、ソースを開放、基板（Ｐウエル）を０Ｖ
とし、制御ゲートに−９Ｖ、ドレインに５Ｖを印加し、
浮遊ゲート中の電子をドレインに引き抜き、メモリセル
の閾値電圧Ｖｔｈを下げる。
ら、ブロック書き換えが可能なフラッシュメモリとして
種々提案されており、その一例である浮遊ゲートを持つ
ＮＯＲ型のＦＮ書き込み／ＦＮ消去セルを用いたメモリ
の動作について、図３に基づいて説明する。書き込み動
作においては、ソースを開放、基板（Ｐウエル）を０Ｖ
とし、制御ゲートに−９Ｖ、ドレインに５Ｖを印加し、
浮遊ゲート中の電子をドレインに引き抜き、メモリセル
の閾値電圧Ｖｔｈを下げる。
【０００３】消去動作においては、ドレインを開放と
し、ソース、基板（Ｐウエル）に−８Ｖ、制御ゲートに
１０Ｖを印加し、チャネルから浮遊ゲートに電子を注入
することでメモリセルのＶｔｈを上げる。読み出し動作
においては、ドレインに１Ｖ、ソース及び基板（Ｐウエ
ル）に０Ｖ、制御ゲートに３Ｖを印加し、メモリセルに
電流が流れるか否かを判断し、当該メモリセルに書き込
みが行われているか否かを読みとる。
し、ソース、基板（Ｐウエル）に−８Ｖ、制御ゲートに
１０Ｖを印加し、チャネルから浮遊ゲートに電子を注入
することでメモリセルのＶｔｈを上げる。読み出し動作
においては、ドレインに１Ｖ、ソース及び基板（Ｐウエ
ル）に０Ｖ、制御ゲートに３Ｖを印加し、メモリセルに
電流が流れるか否かを判断し、当該メモリセルに書き込
みが行われているか否かを読みとる。
【０００４】以上のように動作するメモリセルは、図３
に示したように、ＲＯＷ方向、ＣＯＬＵＭＮ方向に複数
個並べられてメモリアレイを構成しており、制御ゲート
はワード線に、ドレインはビット線に接続されている。
一般にフラッシュメモリでは、メモリアレイ全体を一括
消去するが、１チップ全体の消去では消去単位が大きす
ぎるため、１チップが複数ブロックに分割され、ブロッ
クごとの消去が可能となるよう設計されている。
に示したように、ＲＯＷ方向、ＣＯＬＵＭＮ方向に複数
個並べられてメモリアレイを構成しており、制御ゲート
はワード線に、ドレインはビット線に接続されている。
一般にフラッシュメモリでは、メモリアレイ全体を一括
消去するが、１チップ全体の消去では消去単位が大きす
ぎるため、１チップが複数ブロックに分割され、ブロッ
クごとの消去が可能となるよう設計されている。
【０００５】このようなメモリでは、書き込みは、通常
ブロック内の同一ワード線上のセルについて同時に行
い、この書き込みがワード線の本数分行われる。従っ
て、メモリの各ブロックは、それぞれ独立して消去／書
き込みが行われるため、チップの仕様として１０4〜１
０5回の書き換えを保証するためには各ブロックについ
て１０4〜１０5回の書き換えが保証されなければならな
い。
ブロック内の同一ワード線上のセルについて同時に行
い、この書き込みがワード線の本数分行われる。従っ
て、メモリの各ブロックは、それぞれ独立して消去／書
き込みが行われるため、チップの仕様として１０4〜１
０5回の書き換えを保証するためには各ブロックについ
て１０4〜１０5回の書き換えが保証されなければならな
い。
【０００６】各ブロックを独立に消去／書き込みする場
合、あるブロックの消去／書き込みが他のブロックのデ
ータに与える影響（ディスターブ）を考慮する必要があ
る。上述のセル動作をさせる場合、ディスターブとし
て、書き込み時の以下の２つのモードが問題となってく
る。第１は、ドレインディスターブと言われるモードで
ある。書き込み時、選択されたビット線（ドレイン）は
５Ｖが印加されるため、書き込みを行わないセルであっ
てもビット線が共通であればこの電圧によるストレスを
受ける。そして、このストレスにより電子は浮遊ゲート
からドレインに抜けるため、書き込みを行うセルに比較
して極わずかであるがＶｔｈが低下する。このようなス
トレスは、書き込みに比べると非常に小さいものである
が、長時間に渡ってストレスを受け続けると、その影響
が無視できなくなる。上述の例では、ＶｔｈがＨｉｇｈ
の情報を持つセルのＶｔｈが、規定値である３Ｖ以下に
低下すると不良となる。
合、あるブロックの消去／書き込みが他のブロックのデ
ータに与える影響（ディスターブ）を考慮する必要があ
る。上述のセル動作をさせる場合、ディスターブとし
て、書き込み時の以下の２つのモードが問題となってく
る。第１は、ドレインディスターブと言われるモードで
ある。書き込み時、選択されたビット線（ドレイン）は
５Ｖが印加されるため、書き込みを行わないセルであっ
てもビット線が共通であればこの電圧によるストレスを
受ける。そして、このストレスにより電子は浮遊ゲート
からドレインに抜けるため、書き込みを行うセルに比較
して極わずかであるがＶｔｈが低下する。このようなス
トレスは、書き込みに比べると非常に小さいものである
が、長時間に渡ってストレスを受け続けると、その影響
が無視できなくなる。上述の例では、ＶｔｈがＨｉｇｈ
の情報を持つセルのＶｔｈが、規定値である３Ｖ以下に
低下すると不良となる。
【０００７】書き込みはワード線の本数分行われるの
で、同一ブロック内の書き込みにおいては、（１セルの
書き込み時間）×（ブロック内のワード線本数）分の時
間だけディスターブを受ける。さらにはビット線が各ブ
ロックで共通の場合、選択されていないブロックのセル
もこのディスターブを受ける。例えば、各ブロックの書
き換え回数を１０5回とし、１ブロックのワード線本数
を１０3本とし、４つのブロックでビット線を共通にし
ていると仮定すると、あるブロックが受ける可能性のあ
るディスターブ時間は、１セルの書き込み時間の１０3
×４×１０5倍の時間となる。
で、同一ブロック内の書き込みにおいては、（１セルの
書き込み時間）×（ブロック内のワード線本数）分の時
間だけディスターブを受ける。さらにはビット線が各ブ
ロックで共通の場合、選択されていないブロックのセル
もこのディスターブを受ける。例えば、各ブロックの書
き換え回数を１０5回とし、１ブロックのワード線本数
を１０3本とし、４つのブロックでビット線を共通にし
ていると仮定すると、あるブロックが受ける可能性のあ
るディスターブ時間は、１セルの書き込み時間の１０3
×４×１０5倍の時間となる。
【０００８】第２は、ゲートディスターブと言われるモ
ードである。書き込み時の選択されたワード線（制御ゲ
ート）には−９Ｖが与えられており、書き込みを行わな
いセルであってもワード線が共通であればこの電圧によ
るストレスを受ける。そしてこのストレスにより電子は
浮遊ゲートから基板（Ｐウエル）に抜けるため、書き込
みを行うセルに比較し極わずかであるがＶｔｈが低下す
る。上述の例では、ＶｔｈがＨｉｇｈの情報を持つセル
のＶｔｈが、規定値である３Ｖ以下に低下すると不良と
なる。
ードである。書き込み時の選択されたワード線（制御ゲ
ート）には−９Ｖが与えられており、書き込みを行わな
いセルであってもワード線が共通であればこの電圧によ
るストレスを受ける。そしてこのストレスにより電子は
浮遊ゲートから基板（Ｐウエル）に抜けるため、書き込
みを行うセルに比較し極わずかであるがＶｔｈが低下す
る。上述の例では、ＶｔｈがＨｉｇｈの情報を持つセル
のＶｔｈが、規定値である３Ｖ以下に低下すると不良と
なる。
【０００９】ワード線が各ブロックで共通の場合、選択
されていないブロックのセルもこのゲートディスターブ
を受ける。例えば、各ブロックの書き換え回数を１０5
回とし、４つのブロックでワード線を共通にしていると
仮定すると、あるブロックが受ける可能性のあるディス
ターブ時間は、１ブロックのワード線上のセルの書き込
み時間の４×１０5倍の時間となる。
されていないブロックのセルもこのゲートディスターブ
を受ける。例えば、各ブロックの書き換え回数を１０5
回とし、４つのブロックでワード線を共通にしていると
仮定すると、あるブロックが受ける可能性のあるディス
ターブ時間は、１ブロックのワード線上のセルの書き込
み時間の４×１０5倍の時間となる。
【００１０】このようなディスターブ対策として、従来
においては、図４に示したように、ビット線、ワード線
を各ブロックで独立させるようブロック毎にデコード回
路を持たせていた。また、図５に示すように、ローカル
デコーダ（又は選択トランジスタ）を用いて主ビット線
／副ビット線構造、主ワード線／副ワード線構造を採用
し、主ビット線又は主ワード線に書き込み／消去の高電
圧が印加されても、非選択ブロックの副ビット線、副ワ
ード線には高電圧が印加されないようにしていた。
においては、図４に示したように、ビット線、ワード線
を各ブロックで独立させるようブロック毎にデコード回
路を持たせていた。また、図５に示すように、ローカル
デコーダ（又は選択トランジスタ）を用いて主ビット線
／副ビット線構造、主ワード線／副ワード線構造を採用
し、主ビット線又は主ワード線に書き込み／消去の高電
圧が印加されても、非選択ブロックの副ビット線、副ワ
ード線には高電圧が印加されないようにしていた。
【００１１】しかしながら、上述のような構造を採用し
た場合、ブロック毎にデコード回路を持たせるため、チ
ップ面積が増大するという問題点があった。また、主ビ
ット線／副ビット線構造、主ワード線／副ワード線構造
を採用する場合、１つのメモリセル内に主と副の２本の
線を通す必要があり、配線層、ひいては製造工程数が増
え、製造コストが増大し、歩留まりが低下するという問
題点があった。
た場合、ブロック毎にデコード回路を持たせるため、チ
ップ面積が増大するという問題点があった。また、主ビ
ット線／副ビット線構造、主ワード線／副ワード線構造
を採用する場合、１つのメモリセル内に主と副の２本の
線を通す必要があり、配線層、ひいては製造工程数が増
え、製造コストが増大し、歩留まりが低下するという問
題点があった。
【００１２】一方、特開平８−１９５０９０号では、書
き込み時、複数ブロックのうち書き込みを行うために選
択されたブロック上のワード線においては書き込みに必
要な第１電圧が与えられ、その他のブロックでは第１電
圧よりも絶対値の小さい第２電圧が与えられるように、
各ブロックごとに電圧変換手段を持たせた不揮発性半導
体記憶装置が提案されており、これにより、第１電圧で
書き込みを行い、第１又は第２のいずれかの電圧で当該
ワード線が選択されたことを複数ブロックにまたがって
伝達する方法が示されている。
き込み時、複数ブロックのうち書き込みを行うために選
択されたブロック上のワード線においては書き込みに必
要な第１電圧が与えられ、その他のブロックでは第１電
圧よりも絶対値の小さい第２電圧が与えられるように、
各ブロックごとに電圧変換手段を持たせた不揮発性半導
体記憶装置が提案されており、これにより、第１電圧で
書き込みを行い、第１又は第２のいずれかの電圧で当該
ワード線が選択されたことを複数ブロックにまたがって
伝達する方法が示されている。
【００１３】しかし、この方法では、ゲートディスター
ブは回避できるが、ドレインディスターブを回避するこ
とはできない。また、これと同様の方法をドレインディ
スターブ対策に適用しようとしても、この方法では、各
メモリセルが電圧変換回路を介してビット線デコーダに
接続されているため、読み出し時に各セルをセンスアン
プに直接接続できず、直接的には適用することができな
いという問題がある。また、この方法では、ホットエレ
クトロンによる書き込みを想定していることから、ブロ
ックごとに設けられる電圧変換回路に大きな電流駆動能
力が必要になり、当該回路の面積が大きくなるという問
題があった。
ブは回避できるが、ドレインディスターブを回避するこ
とはできない。また、これと同様の方法をドレインディ
スターブ対策に適用しようとしても、この方法では、各
メモリセルが電圧変換回路を介してビット線デコーダに
接続されているため、読み出し時に各セルをセンスアン
プに直接接続できず、直接的には適用することができな
いという問題がある。また、この方法では、ホットエレ
クトロンによる書き込みを想定していることから、ブロ
ックごとに設けられる電圧変換回路に大きな電流駆動能
力が必要になり、当該回路の面積が大きくなるという問
題があった。
【００１４】
【課題を解決するための手段】本発明によれば、アレイ
状に配置された書換え可能な複数の不揮発性メモリセル
が複数のブロックに分割されており、該各ブロックを構
成する不揮発性メモリセルは、各ブロックごとに、電圧
変換回路部とバイパス回路部とからなるビット線電圧変
換手段を介して複数のビット線に接続されて構成されて
おり、前記ビット線電圧変換手段を構成する電圧変換回
路部は、複数ブロックにわたる前記ビット線に書き込み
のための選択電圧が印加された場合に、書き込みを行お
うとするブロックのビット線においては第１電圧を印加
して該ビット線に接続された不揮発性メモリセルに書き
込みを行い、書き込みを行わないブロックのビット線に
おいては第１電圧よりも絶対値の低い第２電圧を印加
し、かつ第１又は第２電圧により当該ビット線が書き込
みのために選択電圧が印加されたことを該ビット線に接
続された複数ブロックに伝達し、前記ビット線電圧変換
手段を構成するバイパス回路部は、複数ブロックにわた
る前記ビット線に読み出しのための電圧が印加された場
合に、前記電圧変換回路を介さずにビット線を接続させ
るものである不揮発性半導体記憶装置が提供される。
状に配置された書換え可能な複数の不揮発性メモリセル
が複数のブロックに分割されており、該各ブロックを構
成する不揮発性メモリセルは、各ブロックごとに、電圧
変換回路部とバイパス回路部とからなるビット線電圧変
換手段を介して複数のビット線に接続されて構成されて
おり、前記ビット線電圧変換手段を構成する電圧変換回
路部は、複数ブロックにわたる前記ビット線に書き込み
のための選択電圧が印加された場合に、書き込みを行お
うとするブロックのビット線においては第１電圧を印加
して該ビット線に接続された不揮発性メモリセルに書き
込みを行い、書き込みを行わないブロックのビット線に
おいては第１電圧よりも絶対値の低い第２電圧を印加
し、かつ第１又は第２電圧により当該ビット線が書き込
みのために選択電圧が印加されたことを該ビット線に接
続された複数ブロックに伝達し、前記ビット線電圧変換
手段を構成するバイパス回路部は、複数ブロックにわた
る前記ビット線に読み出しのための電圧が印加された場
合に、前記電圧変換回路を介さずにビット線を接続させ
るものである不揮発性半導体記憶装置が提供される。
【００１５】
【発明の実施の形態】本発明における不揮発性半導体記
憶装置は、複数の不揮発性メモリセルがアレイ状に配置
されてなり、これら複数の不揮発性メモリセルが縦及び
／又は横に複数のブロックに分割されて構成されてい
る。これら各ブロックを構成する不揮発性メモリセル
は、公知のセル構造、例えばソース／ドレイン間上にゲ
ート絶縁膜及び／又はトンネル絶縁膜を介して浮遊ゲー
ト及び制御ゲートを順に備えた不揮発性トランジスタ
が、縦方向／横方向において、ビット線／ワード線にそ
れぞれ複数個の接続されて構成されている。
憶装置は、複数の不揮発性メモリセルがアレイ状に配置
されてなり、これら複数の不揮発性メモリセルが縦及び
／又は横に複数のブロックに分割されて構成されてい
る。これら各ブロックを構成する不揮発性メモリセル
は、公知のセル構造、例えばソース／ドレイン間上にゲ
ート絶縁膜及び／又はトンネル絶縁膜を介して浮遊ゲー
ト及び制御ゲートを順に備えた不揮発性トランジスタ
が、縦方向／横方向において、ビット線／ワード線にそ
れぞれ複数個の接続されて構成されている。
【００１６】不揮発性メモリセルは、ビット線方向に隣
接するブロック間にビット線電圧変換手段を介して接続
されて互いに接続されており、ビット線電圧変換手段
は、電圧変換回路部とバイパス回路部とからなる。電圧
変換回路部は、複数ブロックにわたるビット線に書き込
みのための選択電圧が印加された場合に、書き込みを行
おうとするブロックのビット線においては第１電圧を印
加してビット線に接続された不揮発性メモリセルに書き
込みを行う。一方、書き込みを行わないブロックのビッ
ト線においては第１電圧よりも絶対値の低い第２電圧を
印加する。このように、１本のビット線において、第１
又は第２電圧を、選択／非選択ブロックに対応した位置
において印加し分けることにより、ドレインディスター
ブを有効に防止することができるとともに、当該ビット
線に、書き込みのために選択電圧が印加されたことを複
数ブロックにわたって伝達することができる。
接するブロック間にビット線電圧変換手段を介して接続
されて互いに接続されており、ビット線電圧変換手段
は、電圧変換回路部とバイパス回路部とからなる。電圧
変換回路部は、複数ブロックにわたるビット線に書き込
みのための選択電圧が印加された場合に、書き込みを行
おうとするブロックのビット線においては第１電圧を印
加してビット線に接続された不揮発性メモリセルに書き
込みを行う。一方、書き込みを行わないブロックのビッ
ト線においては第１電圧よりも絶対値の低い第２電圧を
印加する。このように、１本のビット線において、第１
又は第２電圧を、選択／非選択ブロックに対応した位置
において印加し分けることにより、ドレインディスター
ブを有効に防止することができるとともに、当該ビット
線に、書き込みのために選択電圧が印加されたことを複
数ブロックにわたって伝達することができる。
【００１７】書き込みのためのビット線に印加する電
圧、すなわち書き込みを行うために選択されたブロック
におけるビット線に印加する電圧である第１電圧は、特
に限定されるものではなく、例えば、通常の不揮発性メ
モリセルに書き込みを行う、つまり、ドレイン−浮遊ゲ
ート間でのＦＮ電流により浮遊ゲート中の電子を引き抜
くことができる程度の電圧であること挙げられる。具体
的には、電源電圧よりも若干高めの電圧が好ましい。こ
のような電圧は、例えば以下の実施例で具体的に挙げて
いるような昇圧回路により実現することができる。一
方、書き込みのための選択電圧が印加されたビット線で
あって、書き込みを行わないブロックにおけるビット線
に印加する電圧、すなわち第２電圧は、第１電圧より絶
対値の低い電圧、具体的には、上述したように電源電圧
と同程度の電圧であることが挙げられる。
圧、すなわち書き込みを行うために選択されたブロック
におけるビット線に印加する電圧である第１電圧は、特
に限定されるものではなく、例えば、通常の不揮発性メ
モリセルに書き込みを行う、つまり、ドレイン−浮遊ゲ
ート間でのＦＮ電流により浮遊ゲート中の電子を引き抜
くことができる程度の電圧であること挙げられる。具体
的には、電源電圧よりも若干高めの電圧が好ましい。こ
のような電圧は、例えば以下の実施例で具体的に挙げて
いるような昇圧回路により実現することができる。一
方、書き込みのための選択電圧が印加されたビット線で
あって、書き込みを行わないブロックにおけるビット線
に印加する電圧、すなわち第２電圧は、第１電圧より絶
対値の低い電圧、具体的には、上述したように電源電圧
と同程度の電圧であることが挙げられる。
【００１８】また、バイパス回路部は、複数ブロックに
わたるビット線に読み出しのための電圧が印加された場
合に、上述の電圧変換回路を介さずにビット線を接続さ
せる。なお、複数ブロックのうち、書き込みを行おうと
するブロックを選択する方法は、特に限定されるもので
はなく、公知の方法により行うことができる。その際の
電圧値も特に限定されるものではなく、例えば、電源電
圧と同程度の電圧値を利用することができる。
わたるビット線に読み出しのための電圧が印加された場
合に、上述の電圧変換回路を介さずにビット線を接続さ
せる。なお、複数ブロックのうち、書き込みを行おうと
するブロックを選択する方法は、特に限定されるもので
はなく、公知の方法により行うことができる。その際の
電圧値も特に限定されるものではなく、例えば、電源電
圧と同程度の電圧値を利用することができる。
【００１９】また、本発明においては、各ブロックが、
電圧変換回路を有するワード線電圧変換手段を介して複
数のワード線に接続されていてもよい。この場合のワー
ド線電圧変換手段としては、例えば、特開平８−１９５
０９０号公報に記載されたものが使用できる。ただし、
ワード線電圧変換手段は、ビット線電圧変換手段のよう
にバイパス回路は必ずしも必要としない。
電圧変換回路を有するワード線電圧変換手段を介して複
数のワード線に接続されていてもよい。この場合のワー
ド線電圧変換手段としては、例えば、特開平８−１９５
０９０号公報に記載されたものが使用できる。ただし、
ワード線電圧変換手段は、ビット線電圧変換手段のよう
にバイパス回路は必ずしも必要としない。
【００２０】以下に、本発明の不揮発性半導体記憶装置
の実施例を図面に基づいて説明する。この不揮発性半導
体記憶装置は、図１に示したように、１６ブロックに分
割されたメモリセルアレイを有している。ワード線デコ
ーダとビット線デコーダは１６ブロックのメモリセルア
レイの外に配設されており、ワード線及びビット線は、
それぞれ１層の配線層で形成され、各ブロックとワード
線電圧変換回路及びビット線電圧変換回路とを介して接
続されている。
の実施例を図面に基づいて説明する。この不揮発性半導
体記憶装置は、図１に示したように、１６ブロックに分
割されたメモリセルアレイを有している。ワード線デコ
ーダとビット線デコーダは１６ブロックのメモリセルア
レイの外に配設されており、ワード線及びビット線は、
それぞれ１層の配線層で形成され、各ブロックとワード
線電圧変換回路及びビット線電圧変換回路とを介して接
続されている。
【００２１】各メモリアレイは、例えば５１２ｋ個のメ
モリセルが、５１２本のビット線と１０２４本のワード
線に接続されて構成されている。このような構成の不揮
発性半導体記憶装置は、基本的には従来と同様に書き込
み／消去、読み出しを行うことができる。つまり、書き
込み動作においては、ソースを開放、基板（Ｐウエル）
を０Ｖとし、制御ゲートに−９Ｖ、ドレインに５Ｖを与
え、浮遊ゲート中の電子をドレインに引き抜き、メモリ
セルの閾値電圧Ｖｔｈを下げる。
モリセルが、５１２本のビット線と１０２４本のワード
線に接続されて構成されている。このような構成の不揮
発性半導体記憶装置は、基本的には従来と同様に書き込
み／消去、読み出しを行うことができる。つまり、書き
込み動作においては、ソースを開放、基板（Ｐウエル）
を０Ｖとし、制御ゲートに−９Ｖ、ドレインに５Ｖを与
え、浮遊ゲート中の電子をドレインに引き抜き、メモリ
セルの閾値電圧Ｖｔｈを下げる。
【００２２】消去動作においては、ドレインを開放と
し、ソース、基板（Ｐウエル）に−８Ｖ、制御ゲートに
１０Ｖを与え、チャネルから浮遊ゲートに電子を注入す
ることでメモリセルのＶｔｈを上げる。読み出し動作に
おいては、ドレインに１Ｖ、ソース及び基板（Ｐウエ
ル）に０Ｖ、制御ゲートに３Ｖを与え、メモリセルに電
流が流れるか否かを判断し、当該メモリセルに書き込み
が行われているか否かを読みとる。
し、ソース、基板（Ｐウエル）に−８Ｖ、制御ゲートに
１０Ｖを与え、チャネルから浮遊ゲートに電子を注入す
ることでメモリセルのＶｔｈを上げる。読み出し動作に
おいては、ドレインに１Ｖ、ソース及び基板（Ｐウエ
ル）に０Ｖ、制御ゲートに３Ｖを与え、メモリセルに電
流が流れるか否かを判断し、当該メモリセルに書き込み
が行われているか否かを読みとる。
【００２３】以下に、この不揮発性半導体記憶装置にお
けるブロックＡの動作時におけるドレインディスターブ
対策について説明する。書き込み時、ブロックＡ２３を
走る各ビット線には、ビット線デコーダにより、各ビッ
トのデータに対応してＨｉｇｈ／Ｌｏｗ（第１／第２）
の電圧が印加される。ここで、例えば、Ｈｉｇｈは３
Ｖ、Ｌｏｗは０Ｖとする。
けるブロックＡの動作時におけるドレインディスターブ
対策について説明する。書き込み時、ブロックＡ２３を
走る各ビット線には、ビット線デコーダにより、各ビッ
トのデータに対応してＨｉｇｈ／Ｌｏｗ（第１／第２）
の電圧が印加される。ここで、例えば、Ｈｉｇｈは３
Ｖ、Ｌｏｗは０Ｖとする。
【００２４】ビット線デコーダによる電圧は、１番目の
ブロックであるメモリセルアレイ２１のビット線電圧変
換回路１１に入力され、同一電圧で出力され、１番目の
メモリセルアレイ２１中のメモリセルに与えられるとと
もに、２番目のブロックであるメモリセルアレイ２２の
ビット線電圧変換回路１２に入力される。同様に２番目
のメモリセルアレイ２２のメモリセルには入力電圧と同
一電圧が与えられ、この電圧がブロックＡ２３のビット
線電圧変換回路１３に入力される。ブロックＡ２３のビ
ット線電圧変換回路１３は０Ｖ入力に対しては０Ｖを出
力するが、３Ｖ入力に対しては５Ｖを出力する。この電
圧がブロックＡ２３のメモリセルに与えられるととも
に、４番目のブロックであるメモリセルアレイ２４に入
力される。４番目のメモリセルアレイ２４のビット線電
圧変換回路１４は０Ｖ入力に対しては０Ｖを出力する
が、５Ｖ入力に対しては３Ｖを出力する。この電圧が４
番目のメモリセルアレイ２４のメモリセルに与えられ
る。
ブロックであるメモリセルアレイ２１のビット線電圧変
換回路１１に入力され、同一電圧で出力され、１番目の
メモリセルアレイ２１中のメモリセルに与えられるとと
もに、２番目のブロックであるメモリセルアレイ２２の
ビット線電圧変換回路１２に入力される。同様に２番目
のメモリセルアレイ２２のメモリセルには入力電圧と同
一電圧が与えられ、この電圧がブロックＡ２３のビット
線電圧変換回路１３に入力される。ブロックＡ２３のビ
ット線電圧変換回路１３は０Ｖ入力に対しては０Ｖを出
力するが、３Ｖ入力に対しては５Ｖを出力する。この電
圧がブロックＡ２３のメモリセルに与えられるととも
に、４番目のブロックであるメモリセルアレイ２４に入
力される。４番目のメモリセルアレイ２４のビット線電
圧変換回路１４は０Ｖ入力に対しては０Ｖを出力する
が、５Ｖ入力に対しては３Ｖを出力する。この電圧が４
番目のメモリセルアレイ２４のメモリセルに与えられ
る。
【００２５】このように、上記装置においては、非選択
ブロックのビット線のＨｉｇｈの電圧は３Ｖであり、書
き込みを行うブロックのＨｉｇｈの電圧５Ｖよりも２Ｖ
低くなっているため、非選択ブロックにおけるディスタ
ーブは５Ｖが供給される場合の１／１００００以下に減
少させることができ、他ブロックでの１０5回の書き込
みの影響も問題でなくなる。また、主／副ビット線構造
を取っていないため、ビット線の配線構造は１層です
み、製造工程数の増加等の問題もない。
ブロックのビット線のＨｉｇｈの電圧は３Ｖであり、書
き込みを行うブロックのＨｉｇｈの電圧５Ｖよりも２Ｖ
低くなっているため、非選択ブロックにおけるディスタ
ーブは５Ｖが供給される場合の１／１００００以下に減
少させることができ、他ブロックでの１０5回の書き込
みの影響も問題でなくなる。また、主／副ビット線構造
を取っていないため、ビット線の配線構造は１層です
み、製造工程数の増加等の問題もない。
【００２６】次に、ビット線電圧変換回路の実施例につ
いて図２に基づいて説明する。この回路は４つのＮＭＯ
Ｓトランジスタ（Ｎ１〜Ｎ４）と２つのＰＭＯＳトラン
ジスタ（Ｐ１、Ｐ２）から構成されている。各動作時の
Ｖ１，Ｖ２，Ｖ３，Ｖ４の電圧配置を下表に示す。
いて図２に基づいて説明する。この回路は４つのＮＭＯ
Ｓトランジスタ（Ｎ１〜Ｎ４）と２つのＰＭＯＳトラン
ジスタ（Ｐ１、Ｐ２）から構成されている。各動作時の
Ｖ１，Ｖ２，Ｖ３，Ｖ４の電圧配置を下表に示す。
【００２７】
【表１】
【００２８】書き込み時、Ｎ４がオフされ、ＩＮ側から
ＨｉｇｈあるいはＬｏｗの電圧が入力される。このブロ
ックが選択される場合、入力電圧はＨｉｇｈが３Ｖ、Ｌ
ｏｗが０Ｖである。ＩＮ側から０Ｖが入力された場合は
Ｎ２，Ｐ１のゲートは０Ｖとなり、Ｎ２はオフ、Ｐ１は
オンとなる。このため、Ｐ２のゲートはＶ１、つまり５
ＶとなりＰ２はオフとなる。よって、ＩＮ側から入力さ
れた電圧の０ＶがそのままＮ１、Ｎ３を通過し、ＯＵＴ
側に出力される。
ＨｉｇｈあるいはＬｏｗの電圧が入力される。このブロ
ックが選択される場合、入力電圧はＨｉｇｈが３Ｖ、Ｌ
ｏｗが０Ｖである。ＩＮ側から０Ｖが入力された場合は
Ｎ２，Ｐ１のゲートは０Ｖとなり、Ｎ２はオフ、Ｐ１は
オンとなる。このため、Ｐ２のゲートはＶ１、つまり５
ＶとなりＰ２はオフとなる。よって、ＩＮ側から入力さ
れた電圧の０ＶがそのままＮ１、Ｎ３を通過し、ＯＵＴ
側に出力される。
【００２９】ＩＮ側から５Ｖが入力された場合はＮ２，
Ｐ１のゲートはＶ２の電圧３ＶからＮ１のＶｔｈ分低い
電圧、約２Ｖとなり、Ｎ２、Ｐ１はともにオンとなる。
このため、Ｐ２のゲートはＮ２，Ｐ１の抵抗分割で決ま
るＶ１と０Ｖの中間的な値となりＰ２は軽いオン状態と
なる。よって、Ｐ２を通してＶ１、つまり５ＶがＮ２の
ゲート、Ｎ３のソースに出力される。ここでＮ３のゲー
トには７Ｖと十分高い電圧が与えられているため、Ｎ３
を通して５ＶがＯＵＴ側に出力される。また、Ｎ１のゲ
ートは３Ｖであることから、３Ｖ−Ｖｔｈ以上の電圧は
ＩＮ側に逆流することはない。
Ｐ１のゲートはＶ２の電圧３ＶからＮ１のＶｔｈ分低い
電圧、約２Ｖとなり、Ｎ２、Ｐ１はともにオンとなる。
このため、Ｐ２のゲートはＮ２，Ｐ１の抵抗分割で決ま
るＶ１と０Ｖの中間的な値となりＰ２は軽いオン状態と
なる。よって、Ｐ２を通してＶ１、つまり５ＶがＮ２の
ゲート、Ｎ３のソースに出力される。ここでＮ３のゲー
トには７Ｖと十分高い電圧が与えられているため、Ｎ３
を通して５ＶがＯＵＴ側に出力される。また、Ｎ１のゲ
ートは３Ｖであることから、３Ｖ−Ｖｔｈ以上の電圧は
ＩＮ側に逆流することはない。
【００３０】ＩＮ側から３Ｖが入力された場合もＮ１の
内側の電圧はＶ２（５Ｖ）−Ｖｔｈで決まるため、約２
Ｖとなり、以下は５Ｖ入力の場合と同じである。このブ
ロックが非選択の場合は、Ｖ１が３Ｖとなる以外は選択
の場合と同様の動作で、入力が０Ｖの場合は０Ｖ、３Ｖ
の場合は３Ｖが出力される。また、入力が５Ｖの場合の
Ｎ１のゲート電圧が３Ｖであることから、Ｎ１の内側に
は入力３Ｖの場合と同じ電圧が入るため、出力は３Ｖと
なる。
内側の電圧はＶ２（５Ｖ）−Ｖｔｈで決まるため、約２
Ｖとなり、以下は５Ｖ入力の場合と同じである。このブ
ロックが非選択の場合は、Ｖ１が３Ｖとなる以外は選択
の場合と同様の動作で、入力が０Ｖの場合は０Ｖ、３Ｖ
の場合は３Ｖが出力される。また、入力が５Ｖの場合の
Ｎ１のゲート電圧が３Ｖであることから、Ｎ１の内側に
は入力３Ｖの場合と同じ電圧が入るため、出力は３Ｖと
なる。
【００３１】読み出し時には、ビットラインを通してメ
モリセルに流れる電流をメモリセル外でセンスする必要
があるため、ビット線が直接センスアンプにつながれる
とともに、ビット線電圧変換回路との電流のやりとりが
起こらないようにする必要がある。このため、本実施例
ではＮ１、Ｎ３をオフし、Ｎ４をオンさせるようにして
各ブロックに渡るビット線をバイパス回路により連続的
に接続している。
モリセルに流れる電流をメモリセル外でセンスする必要
があるため、ビット線が直接センスアンプにつながれる
とともに、ビット線電圧変換回路との電流のやりとりが
起こらないようにする必要がある。このため、本実施例
ではＮ１、Ｎ３をオフし、Ｎ４をオンさせるようにして
各ブロックに渡るビット線をバイパス回路により連続的
に接続している。
【００３２】消去時には、ビット線は外部と電流のやり
とりをしなければよいので、Ｎ１、Ｎ３はオフとし、Ｎ
４はどちらでもかまわない。ただし、Ｎ４がオンの場合
はビット線デコーダでビット線を開放にする必要があ
る。なお、本発明において、ワード線電圧変換回路を用
いる場合には、実質的にビット線電圧変換回路と同様に
構成することができる。ただし、ビット線電圧変換回路
で必要となった読み出し時のバイパス回路が不要であ
り、電圧の変換は負の方向で行う。
とりをしなければよいので、Ｎ１、Ｎ３はオフとし、Ｎ
４はどちらでもかまわない。ただし、Ｎ４がオンの場合
はビット線デコーダでビット線を開放にする必要があ
る。なお、本発明において、ワード線電圧変換回路を用
いる場合には、実質的にビット線電圧変換回路と同様に
構成することができる。ただし、ビット線電圧変換回路
で必要となった読み出し時のバイパス回路が不要であ
り、電圧の変換は負の方向で行う。
【００３３】
【発明の効果】本発明によれば、電圧変換回路部とバイ
パス部とからなるビット線電圧変換手段を用いるため、
デコード回路に比較して小さい面積で、ゲートディスタ
ーブ及びドレインディスターブを防止することができ
る。また、主ビット線／副ビット線構造を必要としない
ため、配線層を増やす必要がなく、ひいては工程数が少
なくてすみ、コスト増加、歩留まり低下を防ぐことがで
きる。
パス部とからなるビット線電圧変換手段を用いるため、
デコード回路に比較して小さい面積で、ゲートディスタ
ーブ及びドレインディスターブを防止することができ
る。また、主ビット線／副ビット線構造を必要としない
ため、配線層を増やす必要がなく、ひいては工程数が少
なくてすみ、コスト増加、歩留まり低下を防ぐことがで
きる。
【００３４】さらに、メモリセルの書き込みにＦＮトン
ネル電流を用いることで、書き込み時の消費電流はメモ
リセル当たり、１／１０5となるため、上述のように比
較的小面積のビット線電圧変換手段を用いた場合でも、
十分な電流をビット線に供給でき、素子の信頼性を確保
することができる。
ネル電流を用いることで、書き込み時の消費電流はメモ
リセル当たり、１／１０5となるため、上述のように比
較的小面積のビット線電圧変換手段を用いた場合でも、
十分な電流をビット線に供給でき、素子の信頼性を確保
することができる。
【図１】本発明の不揮発性半導体記憶装置の要部の概略
ブロック図である。
ブロック図である。
【図２】本発明の不揮発性半導体記憶装置におけるビッ
ト線電圧変換手段の回路図である。
ト線電圧変換手段の回路図である。
【図３】従来の不揮発性半導体記憶装置のメモリアレイ
を示す概略図である。
を示す概略図である。
【図４】従来の不揮発性半導体記憶装置の要部の概略ブ
ロック図である。
ロック図である。
【図５】従来の別の不揮発性半導体記憶装置の要部の概
略ブロック図である。
略ブロック図である。
１１、１２、１３、１４ ビット線電圧変換回路 ２１、２２、２３、２４ メモリセルアレイ（ブロッ
ク）
ク）
Claims (4)
- 【請求項１】 アレイ状に配置された書換え可能な複数
の不揮発性メモリセルが複数のブロックに分割されてお
り、該各ブロックを構成する不揮発性メモリセルは、各
ブロックごとに、電圧変換回路部とバイパス回路部とか
らなるビット線電圧変換手段を介して複数のビット線に
接続されて構成されており、 前記ビット線電圧変換手段を構成する電圧変換回路部
は、複数ブロックにわたる前記ビット線に書き込みのた
めの選択電圧が印加された場合に、書き込みを行おうと
するブロックのビット線においては第１電圧を印加して
該ビット線に接続された不揮発性メモリセルに書き込み
を行い、書き込みを行わないブロックのビット線におい
ては第１電圧よりも絶対値の低い第２電圧を印加し、か
つ第１又は第２電圧により当該ビット線が書き込みのた
めに選択電圧が印加されたことを該ビット線に接続され
た複数ブロックに伝達し、 前記ビット線電圧変換手段を構成するバイパス回路部
は、複数ブロックにわたる前記ビット線に読み出しのた
めの電圧が印加された場合に、前記電圧変換回路を介さ
ずにビット線を接続させるものであることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 不揮発性メモリセルが、ソース／ドレイ
ン間上に浮遊ゲート及び制御ゲートが順次積層されて構
成されてなり、ドレイン−浮遊ゲート間のＦＮトンネル
電流を利用して書き込みが行われるものである請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】 第２電圧が、電源電圧である請求項１記
載の不揮発性半導体記憶装置。 - 【請求項４】 第１電圧が、電圧変換回路における昇圧
回路によって発生させられるものである請求項１記載の
不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232689A JPH1173791A (ja) | 1997-08-28 | 1997-08-28 | 不揮発性半導体記憶装置 |
| US09/126,810 US5995414A (en) | 1997-08-28 | 1998-07-31 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232689A JPH1173791A (ja) | 1997-08-28 | 1997-08-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173791A true JPH1173791A (ja) | 1999-03-16 |
Family
ID=16943249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232689A Pending JPH1173791A (ja) | 1997-08-28 | 1997-08-28 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5995414A (ja) |
| JP (1) | JPH1173791A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100071A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| KR20040036608A (ko) * | 2002-10-23 | 2004-04-30 | 엔이씨 일렉트로닉스 코포레이션 | Ｍｒａｍ 및 그 데이터 기입 방법 |
| WO2014002913A1 (ja) * | 2012-06-29 | 2014-01-03 | 株式会社フローディア | 不揮発性半導体記憶装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717851B2 (en) * | 2000-10-31 | 2004-04-06 | Sandisk Corporation | Method of reducing disturbs in non-volatile memory |
| US7348667B2 (en) * | 2005-03-22 | 2008-03-25 | International Business Machines Corporation | System and method for noise reduction in multi-layer ceramic packages |
| US20080232169A1 (en) * | 2007-03-20 | 2008-09-25 | Atmel Corporation | Nand-like memory array employing high-density nor-like memory devices |
| TWI659428B (zh) * | 2018-01-12 | 2019-05-11 | 中原大學 | 運用非揮發性記憶體執行類神經網絡前饋與遞迴運算之方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697702B1 (en) * | 1994-08-19 | 2003-01-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
| JP3544731B2 (ja) * | 1995-01-11 | 2004-07-21 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US5847994A (en) * | 1997-09-08 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having a back ground operation mode |
-
1997
- 1997-08-28 JP JP9232689A patent/JPH1173791A/ja active Pending
-
1998
- 1998-07-31 US US09/126,810 patent/US5995414A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100071A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| KR20040036608A (ko) * | 2002-10-23 | 2004-04-30 | 엔이씨 일렉트로닉스 코포레이션 | Ｍｒａｍ 및 그 데이터 기입 방법 |
| WO2014002913A1 (ja) * | 2012-06-29 | 2014-01-03 | 株式会社フローディア | 不揮発性半導体記憶装置 |
| JP2014010866A (ja) * | 2012-06-29 | 2014-01-20 | Floadia Co Ltd | 不揮発性半導体記憶装置 |
| US9343166B2 (en) | 2012-06-29 | 2016-05-17 | Floadia Corporation | Non-volatile semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5995414A (en) | 1999-11-30 |
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