JPH0917981A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0917981A JPH0917981A JP7189776A JP18977695A JPH0917981A JP H0917981 A JPH0917981 A JP H0917981A JP 7189776 A JP7189776 A JP 7189776A JP 18977695 A JP18977695 A JP 18977695A JP H0917981 A JPH0917981 A JP H0917981A
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Abstract
(57)【要約】
【目的】 フラッシュメモリ等のチップサイズを縮小
し、低コスト化を図る。 【構成】 ２層ゲート構造型の不揮発性メモリセルが実
質格子状に配置されたメモリアレイＭＡＲＹをその基本
構成要素とするノア型フラッシュメモリ等の半導体記憶
装置において、対をなす二つのメモリブロックＭＢＬ０
０及びＭＢＲ００等間に配置された一対の列選択信号線
ＢＬＬ０及びＢＬＲ０等を、その一方がビット線として
使用されるときその他方をソース線として選択的に使用
する。これにより、列選択信号線ＢＬＬ０及びＢＬＲ０
等をビット線及びソース線として兼用し、メモリアレイ
の所要選択信号線を大幅に削減する。
し、低コスト化を図る。 【構成】 ２層ゲート構造型の不揮発性メモリセルが実
質格子状に配置されたメモリアレイＭＡＲＹをその基本
構成要素とするノア型フラッシュメモリ等の半導体記憶
装置において、対をなす二つのメモリブロックＭＢＬ０
０及びＭＢＲ００等間に配置された一対の列選択信号線
ＢＬＬ０及びＢＬＲ０等を、その一方がビット線として
使用されるときその他方をソース線として選択的に使用
する。これにより、列選択信号線ＢＬＬ０及びＢＬＲ０
等をビット線及びソース線として兼用し、メモリアレイ
の所要選択信号線を大幅に削減する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ノア型のフラッシュメモリならびにそのチ
ップサイズ縮小に利用して特に有効な技術に関する。
し、例えば、ノア型のフラッシュメモリならびにそのチ
ップサイズ縮小に利用して特に有効な技術に関する。
【０００２】
【従来の技術】２層ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイをその基本構成
要素とするフラッシュメモリがある。また、同一列に配
置された所定数のメモリセルを単位としてメモリブロッ
クに分割し、各メモリブロックを構成する所定数のメモ
リセルのドレイン及びソースをサブビット線及びサブソ
ース線にそれぞれ共通結合したいわゆるノア（ＮＯＲ）
型のフラッシュメモリがある。ノア型のフラッシュメモ
リは、直交して配置されるワード線，ビット線及びソー
ス線を備え、さらにビット線又はソース線と指定された
メモリブロックのサブビット線又はサブソース線との間
を選択的に結合するための選択ＭＯＳＦＥＴ（金属酸化
物半導体型電界効果トランジスタ。この明細書では、Ｍ
ＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの
総称とする）を備える。
が格子状に配置されてなるメモリアレイをその基本構成
要素とするフラッシュメモリがある。また、同一列に配
置された所定数のメモリセルを単位としてメモリブロッ
クに分割し、各メモリブロックを構成する所定数のメモ
リセルのドレイン及びソースをサブビット線及びサブソ
ース線にそれぞれ共通結合したいわゆるノア（ＮＯＲ）
型のフラッシュメモリがある。ノア型のフラッシュメモ
リは、直交して配置されるワード線，ビット線及びソー
ス線を備え、さらにビット線又はソース線と指定された
メモリブロックのサブビット線又はサブソース線との間
を選択的に結合するための選択ＭＯＳＦＥＴ（金属酸化
物半導体型電界効果トランジスタ。この明細書では、Ｍ
ＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの
総称とする）を備える。
【０００３】
【発明が解決しようとする課題】近年、フラッシュメモ
リの大規模化・大容量化は著しく、それにともなうチッ
プサイズの増大が問題となりつつある。特に、行又は列
ごとにワード線，ビット線及びソース線を必要とする従
来のフラッシュメモリでは、その傾向が顕著となり、こ
れによってフラッシュメモリの低コスト化が制約を受け
ている。
リの大規模化・大容量化は著しく、それにともなうチッ
プサイズの増大が問題となりつつある。特に、行又は列
ごとにワード線，ビット線及びソース線を必要とする従
来のフラッシュメモリでは、その傾向が顕著となり、こ
れによってフラッシュメモリの低コスト化が制約を受け
ている。
【０００４】この発明の目的は、フラッシュメモリ等の
半導体記憶装置のチップサイズを縮小し、その低コスト
化を図ることにある。
半導体記憶装置のチップサイズを縮小し、その低コスト
化を図ることにある。
【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２層ゲート構造型の不揮発性
メモリセルが実質格子状に配置されたメモリアレイをそ
の基本構成要素とするノア型フラッシュメモリ等の半導
体記憶装置において、対をなす二つのメモリブロック間
に配置された一対の列選択信号線あるいは各メモリブロ
ックの両側に配置された２本の列選択信号線をビット線
又はソース線として選択的に使用する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２層ゲート構造型の不揮発性
メモリセルが実質格子状に配置されたメモリアレイをそ
の基本構成要素とするノア型フラッシュメモリ等の半導
体記憶装置において、対をなす二つのメモリブロック間
に配置された一対の列選択信号線あるいは各メモリブロ
ックの両側に配置された２本の列選択信号線をビット線
又はソース線として選択的に使用する。
【０００７】
【作用】上記手段によれば、列選択信号線をビット線及
びソース線として兼用し、メモリアレイの所要選択信号
線を大幅に削減できるため、ノア型フラッシュメモリ等
のチップサイズを縮小し、その低コスト化を図ることが
できる。
びソース線として兼用し、メモリアレイの所要選択信号
線を大幅に削減できるため、ノア型フラッシュメモリ等
のチップサイズを縮小し、その低コスト化を図ることが
できる。
【０００８】
【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの第１の実施例のブロック図が示され、図
３には、その一実施例の部分的な回路図が示されてい
る。さらに、図４には、図２のメモリアレイＭＡＲＹの
一実施例の選択条件図が示され、図５及び図６には、そ
の左側メモリブロック読み出し時及び右側メモリブロッ
ク読み出し時における接続図がそれぞれ示されている。
これらの図をもとに、この実施例のフラッシュメモリの
構成及び動作ならびにその特徴について説明する。な
お、図１の各ブロックを構成する回路素子は、公知のＣ
ＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。また、図３〜図６では、メモリブロックＭＢＬ００
及びＭＢＲ００を例に具体的説明を進めるが、その他の
メモリブロックについてはこれと同一構成とされるた
め、類推されたい。
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの第１の実施例のブロック図が示され、図
３には、その一実施例の部分的な回路図が示されてい
る。さらに、図４には、図２のメモリアレイＭＡＲＹの
一実施例の選択条件図が示され、図５及び図６には、そ
の左側メモリブロック読み出し時及び右側メモリブロッ
ク読み出し時における接続図がそれぞれ示されている。
これらの図をもとに、この実施例のフラッシュメモリの
構成及び動作ならびにその特徴について説明する。な
お、図１の各ブロックを構成する回路素子は、公知のＣ
ＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。また、図３〜図６では、メモリブロックＭＢＬ００
及びＭＢＲ００を例に具体的説明を進めるが、その他の
メモリブロックについてはこれと同一構成とされるた
め、類推されたい。
【０００９】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、２×（ｍ＋１）
×（ｎ＋１）個のメモリブロックＭＢＬ００〜ＭＢＬ０
ｎないしＭＢＬｍ０〜ＭＢＬｍｎならびにＭＢＲ００〜
ＭＢＲ０ｎないしＭＢＲｍ０〜ＭＢＲｍｎを備える。こ
れらのメモリブロックは、行方向に隣接する二つがそれ
ぞれ対をなし、対をなす二つのメモリブロックＭＢＬ０
０及びＭＢＲ００等の間には、一対の列選択信号線つま
りビット線ＢＬＬ０及びＢＬＲ０ないしＢＬＬｎ及びＢ
ＬＲｎがそれぞれ配置される。なお、この実施例では、
ビット線及びソース線として兼用される列選択信号線の
ことをビット線と称しているが、これをソース線と称し
ても一向に構わない。
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、２×（ｍ＋１）
×（ｎ＋１）個のメモリブロックＭＢＬ００〜ＭＢＬ０
ｎないしＭＢＬｍ０〜ＭＢＬｍｎならびにＭＢＲ００〜
ＭＢＲ０ｎないしＭＢＲｍ０〜ＭＢＲｍｎを備える。こ
れらのメモリブロックは、行方向に隣接する二つがそれ
ぞれ対をなし、対をなす二つのメモリブロックＭＢＬ０
０及びＭＢＲ００等の間には、一対の列選択信号線つま
りビット線ＢＬＬ０及びＢＬＲ０ないしＢＬＬｎ及びＢ
ＬＲｎがそれぞれ配置される。なお、この実施例では、
ビット線及びソース線として兼用される列選択信号線の
ことをビット線と称しているが、これをソース線と称し
ても一向に構わない。
【００１０】ここで、メモリアレイＭＡＲＹを構成する
メモリブロックＭＢＬ００〜ＭＢＬ０ｎないしＭＢＬｍ
０〜ＭＢＬｍｎならびにＭＢＲ００〜ＭＢＲ０ｎないし
ＭＢＲｍ０〜ＭＢＲｍｎは、図３のメモリブロックＭＢ
Ｌ００及びＭＢＲ００に代表して示されるように、同一
列に配置されたｐ＋１個の２層ゲート構造型メモリセル
ＭＣをそれぞれ含む。これらのメモリセルＭＣは並列結
合され、いわゆるノア型メモリアレイを構成する。以
下、メモリブロックに関する具体的な説明は、これらの
メモリブロックＭＢＬ００及びＭＢＲ００を例に進め
る。
メモリブロックＭＢＬ００〜ＭＢＬ０ｎないしＭＢＬｍ
０〜ＭＢＬｍｎならびにＭＢＲ００〜ＭＢＲ０ｎないし
ＭＢＲｍ０〜ＭＢＲｍｎは、図３のメモリブロックＭＢ
Ｌ００及びＭＢＲ００に代表して示されるように、同一
列に配置されたｐ＋１個の２層ゲート構造型メモリセル
ＭＣをそれぞれ含む。これらのメモリセルＭＣは並列結
合され、いわゆるノア型メモリアレイを構成する。以
下、メモリブロックに関する具体的な説明は、これらの
メモリブロックＭＢＬ００及びＭＢＲ００を例に進め
る。
【００１１】メモリブロックＭＢＬ００及びＭＢＲ００
を構成するメモリセルＭＣの制御ゲートは、対応するワ
ード線ＷＬ００〜ＷＬ０ｐに共通結合され、そのドレイ
ン及びソースは、対応するサブビット線ＳＢＬＬ及びＳ
ＢＬＲあるいはサブソース線ＳＳＬＬ及びＳＳＬＲにそ
れぞれ共通結合される。このうち、サブビット線ＳＢＬ
Ｌ及びＳＢＬＲは、対応するスイッチ手段つまりＮチャ
ンネルＭＯＳＦＥＴＮ１又はＮ２を介して対応するビッ
ト線ＢＬＬ０又はＢＬＲ０に共通結合される。また、メ
モリブロックＭＢＬ００のサブソース線ＳＳＬＬは、対
応するスイッチ手段つまりＮチャンネルＭＯＳＦＥＴＮ
３を介して右側のビット線ＢＬＲ０に共通結合され、メ
モリブロックＭＢＲ００のサブソース線ＳＳＬＲは、対
応するスイッチ手段つまりＮチャンネルＭＯＳＦＥＴＮ
４を介して左側のビット線ＢＬＬ０に共通結合される。
ＭＯＳＦＥＴＮ１及びＮ２のゲートは、対応するブロッ
ク選択線ＢＳＡ０に共通結合され、ＭＯＳＦＥＴＮ３及
びＮ４のゲートは、対応するブロック選択線ＢＳＢ０又
はＢＳＣ０にそれぞれ共通結合される。
を構成するメモリセルＭＣの制御ゲートは、対応するワ
ード線ＷＬ００〜ＷＬ０ｐに共通結合され、そのドレイ
ン及びソースは、対応するサブビット線ＳＢＬＬ及びＳ
ＢＬＲあるいはサブソース線ＳＳＬＬ及びＳＳＬＲにそ
れぞれ共通結合される。このうち、サブビット線ＳＢＬ
Ｌ及びＳＢＬＲは、対応するスイッチ手段つまりＮチャ
ンネルＭＯＳＦＥＴＮ１又はＮ２を介して対応するビッ
ト線ＢＬＬ０又はＢＬＲ０に共通結合される。また、メ
モリブロックＭＢＬ００のサブソース線ＳＳＬＬは、対
応するスイッチ手段つまりＮチャンネルＭＯＳＦＥＴＮ
３を介して右側のビット線ＢＬＲ０に共通結合され、メ
モリブロックＭＢＲ００のサブソース線ＳＳＬＲは、対
応するスイッチ手段つまりＮチャンネルＭＯＳＦＥＴＮ
４を介して左側のビット線ＢＬＬ０に共通結合される。
ＭＯＳＦＥＴＮ１及びＮ２のゲートは、対応するブロッ
ク選択線ＢＳＡ０に共通結合され、ＭＯＳＦＥＴＮ３及
びＮ４のゲートは、対応するブロック選択線ＢＳＢ０又
はＢＳＣ０にそれぞれ共通結合される。
【００１２】メモリアレイＭＡＲＹを構成するワード線
ＷＬ００〜ＷＬ０ｐないしＷＬｍ０〜ＷＬｍｐ，ブロッ
ク選択線ＢＳＡ０〜ＢＳＡｍ，ＢＳＢ０〜ＢＳＢｍなら
びにＢＳＣ０〜ＢＳＣｍは、その左方においてＸアドレ
スデコーダＸＤに結合され、選択的に所定の選択又は非
選択レベルとされる。また、ビット線ＢＬＬ０〜ＢＬＬ
ｎならびにＢＬＲ０〜ＢＬＲｎは、その上方においてソ
ース基板電圧切換回路ＳＶＣに結合され、その下方にお
いてセンスアンプＳＡに結合される。
ＷＬ００〜ＷＬ０ｐないしＷＬｍ０〜ＷＬｍｐ，ブロッ
ク選択線ＢＳＡ０〜ＢＳＡｍ，ＢＳＢ０〜ＢＳＢｍなら
びにＢＳＣ０〜ＢＳＣｍは、その左方においてＸアドレ
スデコーダＸＤに結合され、選択的に所定の選択又は非
選択レベルとされる。また、ビット線ＢＬＬ０〜ＢＬＬ
ｎならびにＢＬＲ０〜ＢＬＲｎは、その上方においてソ
ース基板電圧切換回路ＳＶＣに結合され、その下方にお
いてセンスアンプＳＡに結合される。
【００１３】ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０
〜Ｘｉが供給されるとともに、タイミング発生回路ＴＧ
から内部制御信号ＣＥが供給され、内部電圧発生回路Ｖ
Ｇから内部電圧ＶＰ２，ＶＰ３及びＶＮ３が供給され
る。また、ソース基板電圧切換回路ＳＶＣには、Ｙアド
レスバッファＹＢから最下位ビットの内部アドレス信号
Ｙ０が供給されるとともに、タイミング発生回路ＴＧか
ら内部制御信号ＥＣが供給され、内部電圧発生回路ＶＧ
から内部電圧ＶＮ１及びＶＮ２が供給される。さらに、
センスアンプＳＡには、タイミング発生回路ＴＧから内
部制御信号ＷＣが供給されるとともに、内部電圧発生回
路ＶＧから内部電圧ＶＰ１が供給される。Ｘアドレスバ
ッファＸＢには、外部端子ＡＸ０〜ＡＸｉを介してＸア
ドレス信号ＡＸ０〜ＡＸｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＡＬが供給される。
バッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０
〜Ｘｉが供給されるとともに、タイミング発生回路ＴＧ
から内部制御信号ＣＥが供給され、内部電圧発生回路Ｖ
Ｇから内部電圧ＶＰ２，ＶＰ３及びＶＮ３が供給され
る。また、ソース基板電圧切換回路ＳＶＣには、Ｙアド
レスバッファＹＢから最下位ビットの内部アドレス信号
Ｙ０が供給されるとともに、タイミング発生回路ＴＧか
ら内部制御信号ＥＣが供給され、内部電圧発生回路ＶＧ
から内部電圧ＶＮ１及びＶＮ２が供給される。さらに、
センスアンプＳＡには、タイミング発生回路ＴＧから内
部制御信号ＷＣが供給されるとともに、内部電圧発生回
路ＶＧから内部電圧ＶＰ１が供給される。Ｘアドレスバ
ッファＸＢには、外部端子ＡＸ０〜ＡＸｉを介してＸア
ドレス信号ＡＸ０〜ＡＸｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＡＬが供給される。
【００１４】この実施例において、センスアンプＳＡ
は、ｎ＋１ビットのデータレジスタＤＲを含む。このセ
ンスアンプＳＡの各ビットの一方の入出力ノードは、メ
モリアレイＭＡＲＹの対応するビット線ＢＬＬ０〜ＢＬ
ＬｎあるいはＢＬＲ０〜ＢＬＲｎに選択的に接続され、
その他方の入出力ノードは、ＹスイッチＹＳを介して８
ビットずつ選択的にデータバスＤＢ０〜ＤＢ７に接続さ
れる。ＹスイッチＹＳには、ＹアドレスデコーダＹＤか
ら図示されない（ｎ＋１）／８ビットのビット線選択信
号ＹＳ０〜ＹＳｑが供給される。また、Ｙアドレスデコ
ーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビッ
トの内部アドレス信号Ｙ０〜Ｙｊが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＣＥが供給される。さ
らに、ＹアドレスバッファＹＢには、外部端子ＡＹ０〜
ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＡＬと図
示されない内部制御信号ＤＣが供給される。データバス
ＤＢ０〜ＤＢ７は、マルチプレクサＭＸの一方の入出力
端子に結合されるとともに、モードコントローラＭＣの
入出力端子に結合される。マルチプレクサＭＸの他方の
入出力端子は、データ入出力回路ＩＯの一方の入出力端
子に結合され、モードコントローラＭＣの一つの出力信
号は、外部端子Ｒ／ＢＢを経てレディ・ビジー信号Ｒ／
ＢＢとなる。さらに、データ入出力回路ＩＯの他方の入
力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に
結合される。また、マルチプレクサＭＸには、タイミン
グ発生回路ＴＧから内部制御信号ＣＭＤが供給される。
は、ｎ＋１ビットのデータレジスタＤＲを含む。このセ
ンスアンプＳＡの各ビットの一方の入出力ノードは、メ
モリアレイＭＡＲＹの対応するビット線ＢＬＬ０〜ＢＬ
ＬｎあるいはＢＬＲ０〜ＢＬＲｎに選択的に接続され、
その他方の入出力ノードは、ＹスイッチＹＳを介して８
ビットずつ選択的にデータバスＤＢ０〜ＤＢ７に接続さ
れる。ＹスイッチＹＳには、ＹアドレスデコーダＹＤか
ら図示されない（ｎ＋１）／８ビットのビット線選択信
号ＹＳ０〜ＹＳｑが供給される。また、Ｙアドレスデコ
ーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビッ
トの内部アドレス信号Ｙ０〜Ｙｊが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＣＥが供給される。さ
らに、ＹアドレスバッファＹＢには、外部端子ＡＹ０〜
ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＡＬと図
示されない内部制御信号ＤＣが供給される。データバス
ＤＢ０〜ＤＢ７は、マルチプレクサＭＸの一方の入出力
端子に結合されるとともに、モードコントローラＭＣの
入出力端子に結合される。マルチプレクサＭＸの他方の
入出力端子は、データ入出力回路ＩＯの一方の入出力端
子に結合され、モードコントローラＭＣの一つの出力信
号は、外部端子Ｒ／ＢＢを経てレディ・ビジー信号Ｒ／
ＢＢとなる。さらに、データ入出力回路ＩＯの他方の入
力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に
結合される。また、マルチプレクサＭＸには、タイミン
グ発生回路ＴＧから内部制御信号ＣＭＤが供給される。
【００１５】なお、内部制御信号ＣＥは、フラッシュメ
モリがチップイネーブル信号ＣＥＢ（ここで、それが有
効とされるとき選択的にロウレベルとされるいわゆる反
転信号等については、その名称の末尾にＢを付して表
す。以下同様）のロウレベルを受けて選択状態とされる
とき、選択的にハイレベルとされる。また、内部制御信
号ＥＣは、フラッシュメモリが消去モードで選択状態と
されるとき所定のタイミングで選択的にハイレベルとさ
れ、内部制御信号ＷＣは、フラッシュメモリが書き込み
モードで選択状態とされるとき所定のタイミングで選択
的にハイレベルとされる。一方、内部電圧ＶＰ１，ＶＰ
２及びＶＰ３は、特に制限されないが、それぞれ＋１
Ｖ，＋６Ｖ及び＋１０Ｖとされ、内部電圧ＶＮ１，ＶＮ
２及びＶＮ３は、それぞれ−３Ｖ，−４Ｖ及び−１０Ｖ
とされる。
モリがチップイネーブル信号ＣＥＢ（ここで、それが有
効とされるとき選択的にロウレベルとされるいわゆる反
転信号等については、その名称の末尾にＢを付して表
す。以下同様）のロウレベルを受けて選択状態とされる
とき、選択的にハイレベルとされる。また、内部制御信
号ＥＣは、フラッシュメモリが消去モードで選択状態と
されるとき所定のタイミングで選択的にハイレベルとさ
れ、内部制御信号ＷＣは、フラッシュメモリが書き込み
モードで選択状態とされるとき所定のタイミングで選択
的にハイレベルとされる。一方、内部電圧ＶＰ１，ＶＰ
２及びＶＰ３は、特に制限されないが、それぞれ＋１
Ｖ，＋６Ｖ及び＋１０Ｖとされ、内部電圧ＶＮ１，ＶＮ
２及びＶＮ３は、それぞれ−３Ｖ，−４Ｖ及び−１０Ｖ
とされる。
【００１６】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコ
ーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲ
Ｙのワード線ＷＬ００〜ＷＬ０ｐないしＷＬｍ０〜ＷＬ
ｍｐ，ブロック選択線ＢＳＡ０〜ＢＳＡｍ，ＢＳＢ０〜
ＢＳＢｍならびにＢＳＣ０〜ＢＳＣｍを選択的に所定の
選択又は非選択レベルとする。
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコ
ーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲ
Ｙのワード線ＷＬ００〜ＷＬ０ｐないしＷＬｍ０〜ＷＬ
ｍｐ，ブロック選択線ＢＳＡ０〜ＢＳＡｍ，ＢＳＢ０〜
ＢＳＢｍならびにＢＳＣ０〜ＢＳＣｍを選択的に所定の
選択又は非選択レベルとする。
【００１７】次に、ソース基板電圧切換回路ＳＶＣは、
内部アドレス信号Ｙ０及び内部制御信号ＥＣに従って、
メモリアレイＭＡＲＹのビット線ＢＬＬ０〜ＢＬＬｎな
らびにＢＬＲ０〜ＢＬＲｎを選択的に所定の選択又は非
選択レベルとする。また、センスアンプＳＡは、メモリ
アレイＭＡＲＹの選択されたワード線に結合されるｎ＋
１個のメモリセルＭＣから対応するビット線ＢＬＬ０〜
ＢＬＬｎあるいはＢＬＲ０〜ＢＬＲｎを介して出力され
る読み出し信号を増幅して、ＹスイッチＹＳからマルチ
プレクサＭＸ及びデータ入出力回路ＩＯを介して８ビッ
トずつシリアルに出力するとともに、データ入出力回路
ＩＯからマルチプレクサＭＸ及びＹスイッチＹＳを介し
てシリアルに入力される書き込みデータを取り込み、内
部制御信号ＷＣに従ってメモリアレイＭＡＲＹの選択さ
れたワード線に結合されるｎ＋１個のメモリセルＭＣに
書き込む。このような読み出し又は書き込みデータのシ
リアル入出力動作を実現するため、Ｙアドレスバッファ
ＹＢは内部制御信号ＤＣに従って内部アドレス信号Ｙ０
〜Ｙｊを歩進する機能を併せ持つ。
内部アドレス信号Ｙ０及び内部制御信号ＥＣに従って、
メモリアレイＭＡＲＹのビット線ＢＬＬ０〜ＢＬＬｎな
らびにＢＬＲ０〜ＢＬＲｎを選択的に所定の選択又は非
選択レベルとする。また、センスアンプＳＡは、メモリ
アレイＭＡＲＹの選択されたワード線に結合されるｎ＋
１個のメモリセルＭＣから対応するビット線ＢＬＬ０〜
ＢＬＬｎあるいはＢＬＲ０〜ＢＬＲｎを介して出力され
る読み出し信号を増幅して、ＹスイッチＹＳからマルチ
プレクサＭＸ及びデータ入出力回路ＩＯを介して８ビッ
トずつシリアルに出力するとともに、データ入出力回路
ＩＯからマルチプレクサＭＸ及びＹスイッチＹＳを介し
てシリアルに入力される書き込みデータを取り込み、内
部制御信号ＷＣに従ってメモリアレイＭＡＲＹの選択さ
れたワード線に結合されるｎ＋１個のメモリセルＭＣに
書き込む。このような読み出し又は書き込みデータのシ
リアル入出力動作を実現するため、Ｙアドレスバッファ
ＹＢは内部制御信号ＤＣに従って内部アドレス信号Ｙ０
〜Ｙｊを歩進する機能を併せ持つ。
【００１８】ところで、フラッシュメモリが書き込みモ
ードとされるとき、選択状態にあるワード線のレベル
は、図４に示されるように、内部電圧ＶＮ３つまり−１
０Ｖとされ、非選択状態にあるワード線のレベルは、電
源電圧ＶＣＣつまり＋３Ｖもしくは接地電位ＶＳＳつま
り０Ｖとされる。また、選択状態にあるブロック選択線
ＡつまりＢＳＡ０〜ＢＳＡｍのレベルは、内部電圧ＶＰ
２つまり＋６Ｖとされ、非選択状態にあるブロック選択
線Ａのレベルは接地電位ＶＳＳつまり０Ｖとされる。こ
のとき、ブロック選択線ＢつまりＢＳＢ０〜ＢＳＢｍな
らびにブロック選択線ＣつまりＢＳＣ０〜ＢＳＣｍは、
すべて開放状態ＯＰＥＮとされる。また、書き込み対象
となる左側のビット線ＢＬＬ０〜ＢＬＬｎあるいは右側
のビット線ＢＬＲ０〜ＢＬＲｎには、センスアンプＳＡ
から電源電圧ＶＣＣつまり＋３Ｖが選択的に供給され、
書き込み対象とならないビット線には接地電位ＶＳＳつ
まり０Ｖが供給される。メモリセルＭＣの基板部となる
ウェル領域には、接地電位ＶＳＳが供給される。
ードとされるとき、選択状態にあるワード線のレベル
は、図４に示されるように、内部電圧ＶＮ３つまり−１
０Ｖとされ、非選択状態にあるワード線のレベルは、電
源電圧ＶＣＣつまり＋３Ｖもしくは接地電位ＶＳＳつま
り０Ｖとされる。また、選択状態にあるブロック選択線
ＡつまりＢＳＡ０〜ＢＳＡｍのレベルは、内部電圧ＶＰ
２つまり＋６Ｖとされ、非選択状態にあるブロック選択
線Ａのレベルは接地電位ＶＳＳつまり０Ｖとされる。こ
のとき、ブロック選択線ＢつまりＢＳＢ０〜ＢＳＢｍな
らびにブロック選択線ＣつまりＢＳＣ０〜ＢＳＣｍは、
すべて開放状態ＯＰＥＮとされる。また、書き込み対象
となる左側のビット線ＢＬＬ０〜ＢＬＬｎあるいは右側
のビット線ＢＬＲ０〜ＢＬＲｎには、センスアンプＳＡ
から電源電圧ＶＣＣつまり＋３Ｖが選択的に供給され、
書き込み対象とならないビット線には接地電位ＶＳＳつ
まり０Ｖが供給される。メモリセルＭＣの基板部となる
ウェル領域には、接地電位ＶＳＳが供給される。
【００１９】これにより、まず指定された列の２×（ｎ
＋１）個のメモリブロックでは、対応するブロック選択
線ＢＳＡ０〜ＢＳＡｍが択一的にハイレベルとされるこ
とでその選択ＭＯＳＦＥＴＮ１及びＮ２がオン状態とさ
れ、対応する左側のビット線ＢＬＬ０〜ＢＬＬｎあるい
は右側のＢＬＲ０〜ＢＬＲｎからサブビット線ＳＢＬＬ
又はＳＢＬＲに対して＋３Ｖの書き込み電圧が選択的に
供給される。また、これらのメモリブロックの指定され
たメモリセルＭＣのゲートには、対応するワード線ＷＬ
００〜ＷＬ０ｐないしＷＬｍ０〜ＷＬｍｐを介して内部
電圧ＶＮ３つまり−１０Ｖが供給され、その基板部には
０Ｖが供給される。この結果、左側又は右側のメモリブ
ロックの選択されたワード線に結合されるｎ＋１個のメ
モリセルＭＣでは、その浮遊ゲートに蓄積された電子が
ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー・
ノルトハイム）トンネル現象によってドレイン側に引き
抜かれ、そのしきい値電圧が比較的小さな値に変化され
る。
＋１）個のメモリブロックでは、対応するブロック選択
線ＢＳＡ０〜ＢＳＡｍが択一的にハイレベルとされるこ
とでその選択ＭＯＳＦＥＴＮ１及びＮ２がオン状態とさ
れ、対応する左側のビット線ＢＬＬ０〜ＢＬＬｎあるい
は右側のＢＬＲ０〜ＢＬＲｎからサブビット線ＳＢＬＬ
又はＳＢＬＲに対して＋３Ｖの書き込み電圧が選択的に
供給される。また、これらのメモリブロックの指定され
たメモリセルＭＣのゲートには、対応するワード線ＷＬ
００〜ＷＬ０ｐないしＷＬｍ０〜ＷＬｍｐを介して内部
電圧ＶＮ３つまり−１０Ｖが供給され、その基板部には
０Ｖが供給される。この結果、左側又は右側のメモリブ
ロックの選択されたワード線に結合されるｎ＋１個のメ
モリセルＭＣでは、その浮遊ゲートに蓄積された電子が
ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー・
ノルトハイム）トンネル現象によってドレイン側に引き
抜かれ、そのしきい値電圧が比較的小さな値に変化され
る。
【００２０】次に、フラッシュメモリが消去モードとさ
れるとき、選択状態にあるワード線のレベルは内部電圧
ＶＰ３つまり＋１０Ｖとされ、その非選択レベルは接地
電位ＶＳＳつまり０Ｖとされる。また、ブロック選択線
ＡないしＣのレベルは、すべて接地電位ＶＳＳつまり０
Ｖとされ、ビット線のレベルはすべて内部電圧ＶＮ１つ
まり−３Ｖとされる。このとき、メモリセルＭＣの基板
部となるウェル領域には、内部電圧ＶＮ２つまり−３Ｖ
が供給される。
れるとき、選択状態にあるワード線のレベルは内部電圧
ＶＰ３つまり＋１０Ｖとされ、その非選択レベルは接地
電位ＶＳＳつまり０Ｖとされる。また、ブロック選択線
ＡないしＣのレベルは、すべて接地電位ＶＳＳつまり０
Ｖとされ、ビット線のレベルはすべて内部電圧ＶＮ１つ
まり−３Ｖとされる。このとき、メモリセルＭＣの基板
部となるウェル領域には、内部電圧ＶＮ２つまり−３Ｖ
が供給される。
【００２１】これにより、メモリアレイＭＡＲＹの選択
されたワード線に結合される２×（ｎ＋１）個のメモリ
セルＭＣでは、その基板部つまりチャンネルと浮遊ゲー
トとの間でＦＮトンネル現象が発生し、チャンネル全面
から浮遊ゲートに対して電子が注入されるため、そのし
きい値電圧が比較的大きな値に変化される。
されたワード線に結合される２×（ｎ＋１）個のメモリ
セルＭＣでは、その基板部つまりチャンネルと浮遊ゲー
トとの間でＦＮトンネル現象が発生し、チャンネル全面
から浮遊ゲートに対して電子が注入されるため、そのし
きい値電圧が比較的大きな値に変化される。
【００２２】一方、フラッシュメモリが読み出しモード
とされるとき、選択状態にあるワード線及びブロック選
択線Ａのレベルは電源電圧ＶＣＣつまり＋３Ｖとされ、
非選択状態にあるワード線及びブロック選択線Ａのレベ
ルは接地電位ＶＳＳつまり０Ｖとされる。このとき、選
択されたブロック選択線Ｂのレベルは、例えば対をなす
二つのメモリブロックＭＢＬ００及びＭＢＲ００のうち
左側のメモリブロックＭＢＬ００が指定された場合にお
いて選択的に電源電圧ＶＣＣつまり＋３Ｖとされ、右側
のメモリブロックＭＢＲ００が指定された場合には接地
電位ＶＳＳつまり０Ｖとされる。同様に、選択されたブ
ロック選択線Ｃのレベルは、例えば対をなす二つのメモ
リブロックＭＢＬ００及びＭＢＲ００のうち右側のメモ
リブロックＭＢＲ００が指定された場合において選択的
に電源電圧ＶＣＣつまり＋３Ｖとされ、左側のメモリブ
ロックＭＢＬ００が指定された場合には接地電位ＶＳＳ
つまり０Ｖとされる。非選択状態とされるブロック選択
線Ｂ及びＣのレベルは、すべて接地電位ＶＳＳつまり０
Ｖとされる。
とされるとき、選択状態にあるワード線及びブロック選
択線Ａのレベルは電源電圧ＶＣＣつまり＋３Ｖとされ、
非選択状態にあるワード線及びブロック選択線Ａのレベ
ルは接地電位ＶＳＳつまり０Ｖとされる。このとき、選
択されたブロック選択線Ｂのレベルは、例えば対をなす
二つのメモリブロックＭＢＬ００及びＭＢＲ００のうち
左側のメモリブロックＭＢＬ００が指定された場合にお
いて選択的に電源電圧ＶＣＣつまり＋３Ｖとされ、右側
のメモリブロックＭＢＲ００が指定された場合には接地
電位ＶＳＳつまり０Ｖとされる。同様に、選択されたブ
ロック選択線Ｃのレベルは、例えば対をなす二つのメモ
リブロックＭＢＬ００及びＭＢＲ００のうち右側のメモ
リブロックＭＢＲ００が指定された場合において選択的
に電源電圧ＶＣＣつまり＋３Ｖとされ、左側のメモリブ
ロックＭＢＬ００が指定された場合には接地電位ＶＳＳ
つまり０Ｖとされる。非選択状態とされるブロック選択
線Ｂ及びＣのレベルは、すべて接地電位ＶＳＳつまり０
Ｖとされる。
【００２３】メモリアレイＭＡＲＹでは、ブロック選択
線Ａの＋３Ｖを受けて例えば対応する２×（ｎ＋１）個
のメモリブロックＭＢＬ００〜ＭＢＬ０ｎならびにＭＢ
Ｒ００〜ＭＢＲ０ｎのスイッチＭＯＳＦＥＴＮ１及びＮ
２がオン状態とされ、そのサブビット線ＳＢＬＬ又はＳ
ＢＬＲと対応するビット線ＢＬＬ０〜ＢＬＬｎあるいは
ＢＬＲ０〜ＢＬＲｎとの間が接続状態とされる。また、
ブロック選択線Ｂの＋３Ｖを受けて例えば対応する左側
のｎ＋１個のメモリブロックＭＢＬ００〜ＭＢＬ０ｎの
スイッチＭＯＳＦＥＴＮ２がオン状態とされ、ブロック
選択線Ｃの＋３Ｖを受けて例えば対応する右側のｎ＋１
個のメモリブロックＭＢＲ００〜ＭＢＲ０ｎのスイッチ
ＭＯＳＦＥＴＮ３がオン状態とされる。この結果、右側
のビット線ＢＬＲ０〜ＢＬＲｎは、ブロック選択線Ｂつ
まりＢＳＢ０〜ＢＳＢｍのいずれかが＋３Ｖの選択レベ
ルとされることで選択的にソース線として使用され、左
側のビット線ＢＬＬ０〜ＢＬＬｎは、ブロック選択線Ｃ
つまりＢＳＣ０〜ＢＳＣｍのいずれかが＋３Ｖの選択レ
ベルとされることで選択的にソース線として使用される
ものとなる。言うまでもなく、右側のビット線ＢＬＲ０
〜ＢＬＲｎがソース線として使用されるとき左側のビッ
ト線ＢＬＬ０〜ＢＬＬｎはビット線として使用され、左
側のビット線ＢＬＬ０〜ＢＬＬｎがソース線として使用
されるとき右側のビット線ＢＬＲ０〜ＢＬＲｎはソース
線として使用される。
線Ａの＋３Ｖを受けて例えば対応する２×（ｎ＋１）個
のメモリブロックＭＢＬ００〜ＭＢＬ０ｎならびにＭＢ
Ｒ００〜ＭＢＲ０ｎのスイッチＭＯＳＦＥＴＮ１及びＮ
２がオン状態とされ、そのサブビット線ＳＢＬＬ又はＳ
ＢＬＲと対応するビット線ＢＬＬ０〜ＢＬＬｎあるいは
ＢＬＲ０〜ＢＬＲｎとの間が接続状態とされる。また、
ブロック選択線Ｂの＋３Ｖを受けて例えば対応する左側
のｎ＋１個のメモリブロックＭＢＬ００〜ＭＢＬ０ｎの
スイッチＭＯＳＦＥＴＮ２がオン状態とされ、ブロック
選択線Ｃの＋３Ｖを受けて例えば対応する右側のｎ＋１
個のメモリブロックＭＢＲ００〜ＭＢＲ０ｎのスイッチ
ＭＯＳＦＥＴＮ３がオン状態とされる。この結果、右側
のビット線ＢＬＲ０〜ＢＬＲｎは、ブロック選択線Ｂつ
まりＢＳＢ０〜ＢＳＢｍのいずれかが＋３Ｖの選択レベ
ルとされることで選択的にソース線として使用され、左
側のビット線ＢＬＬ０〜ＢＬＬｎは、ブロック選択線Ｃ
つまりＢＳＣ０〜ＢＳＣｍのいずれかが＋３Ｖの選択レ
ベルとされることで選択的にソース線として使用される
ものとなる。言うまでもなく、右側のビット線ＢＬＲ０
〜ＢＬＲｎがソース線として使用されるとき左側のビッ
ト線ＢＬＬ０〜ＢＬＬｎはビット線として使用され、左
側のビット線ＢＬＬ０〜ＢＬＬｎがソース線として使用
されるとき右側のビット線ＢＬＲ０〜ＢＬＲｎはソース
線として使用される。
【００２４】読み出しモードにおいて、例えば左側のメ
モリブロックＭＢＬ００のワード線ＷＬ００に結合され
るメモリセルＭＣが選択されるとき、この選択メモリセ
ルＭＣのドレインには、図５に例示されるように、セン
スアンプＳＡからビット線として使用される左側のビッ
ト線ＢＬＬ０，スイッチＭＯＳＦＥＴＮ１及びサブビッ
ト線ＳＢＬＬを介して内部電圧ＶＰ１つまり＋１Ｖの読
み出し電圧が印加される。このため、選択メモリセルＭ
Ｃが書き込み状態にありそのしきい値電圧が小さくなっ
ている場合には、この選択メモリセルＭＣがオン状態と
なり、サブソース線ＳＳＬＬからスイッチＭＯＳＦＥＴ
Ｎ３ならびにソース線として使用される右側のビット線
ＢＬＲ０を介して、点線のような比較的大きな読み出し
電流が流れる。また、選択メモリセルＭＣが消去状態の
ままとされそのしきい値電圧が大きくなっている場合に
は、この選択メモリセルＭＣはオフ状態となって読み出
し電流は流れない。選択メモリセルＭＣを介する読み出
し電流は、センスアンプＳＡの対応する増幅回路によっ
てセンスされ、論理“０”又は“１”の読み出しデータ
として対応するデータレジスタに取り込まれる。
モリブロックＭＢＬ００のワード線ＷＬ００に結合され
るメモリセルＭＣが選択されるとき、この選択メモリセ
ルＭＣのドレインには、図５に例示されるように、セン
スアンプＳＡからビット線として使用される左側のビッ
ト線ＢＬＬ０，スイッチＭＯＳＦＥＴＮ１及びサブビッ
ト線ＳＢＬＬを介して内部電圧ＶＰ１つまり＋１Ｖの読
み出し電圧が印加される。このため、選択メモリセルＭ
Ｃが書き込み状態にありそのしきい値電圧が小さくなっ
ている場合には、この選択メモリセルＭＣがオン状態と
なり、サブソース線ＳＳＬＬからスイッチＭＯＳＦＥＴ
Ｎ３ならびにソース線として使用される右側のビット線
ＢＬＲ０を介して、点線のような比較的大きな読み出し
電流が流れる。また、選択メモリセルＭＣが消去状態の
ままとされそのしきい値電圧が大きくなっている場合に
は、この選択メモリセルＭＣはオフ状態となって読み出
し電流は流れない。選択メモリセルＭＣを介する読み出
し電流は、センスアンプＳＡの対応する増幅回路によっ
てセンスされ、論理“０”又は“１”の読み出しデータ
として対応するデータレジスタに取り込まれる。
【００２５】同様に、読み出しモードにおいて、例えば
右側のメモリブロックＭＢＲ００のワード線ＷＬ００に
結合されるメモリセルＭＣが選択されるとき、この選択
メモリセルＭＣのドレインには、図６に例示されるよう
に、センスアンプＳＡからビット線として使用される右
側のビット線ＢＬＲ０，スイッチＭＯＳＦＥＴＮ２及び
サブビット線ＳＢＬＲを介して内部電圧ＶＰ１つまり＋
１Ｖの読み出し電圧が印加される。このため、選択メモ
リセルＭＣが書き込み状態にありそのしきい値電圧が小
さくなっている場合には、この選択メモリセルＭＣがオ
ン状態となり、サブソース線ＳＳＬＲからスイッチＭＯ
ＳＦＥＴＮ４ならびにソース線として使用される左側の
ビット線ＢＬＬ０を介して、点線のような比較的大きな
読み出し電流が流れる。また、選択メモリセルＭＣが消
去状態のままとされそのしきい値電圧が大きくなってい
る場合には、この選択メモリセルＭＣはオフ状態となっ
て読み出し電流は流れない。選択メモリセルＭＣを介す
る読み出し電流は、センスアンプＳＡの対応する増幅回
路によってセンスされ、論理“０”又は“１”の読み出
しデータとして対応するデータレジスタに取り込まれ
る。
右側のメモリブロックＭＢＲ００のワード線ＷＬ００に
結合されるメモリセルＭＣが選択されるとき、この選択
メモリセルＭＣのドレインには、図６に例示されるよう
に、センスアンプＳＡからビット線として使用される右
側のビット線ＢＬＲ０，スイッチＭＯＳＦＥＴＮ２及び
サブビット線ＳＢＬＲを介して内部電圧ＶＰ１つまり＋
１Ｖの読み出し電圧が印加される。このため、選択メモ
リセルＭＣが書き込み状態にありそのしきい値電圧が小
さくなっている場合には、この選択メモリセルＭＣがオ
ン状態となり、サブソース線ＳＳＬＲからスイッチＭＯ
ＳＦＥＴＮ４ならびにソース線として使用される左側の
ビット線ＢＬＬ０を介して、点線のような比較的大きな
読み出し電流が流れる。また、選択メモリセルＭＣが消
去状態のままとされそのしきい値電圧が大きくなってい
る場合には、この選択メモリセルＭＣはオフ状態となっ
て読み出し電流は流れない。選択メモリセルＭＣを介す
る読み出し電流は、センスアンプＳＡの対応する増幅回
路によってセンスされ、論理“０”又は“１”の読み出
しデータとして対応するデータレジスタに取り込まれ
る。
【００２６】以上のように、この実施例のフラッシュメ
モリでは、例えば行方向に隣接する一対のメモリブロッ
クＭＢＬ００及びＭＢＲ００等の間に一対のビット線Ｂ
ＬＬ０及びＢＬＲ０等が配置され、通常ビット線として
使用されるこれらのビット線は、ブロック選択線Ｃつま
りＢＳＣ０〜ＢＳＣｍあるいはブロック選択線Ｂつまり
ＢＳＢ０〜ＢＳＢｍのいずれかが選択レベルとされるこ
とで、選択的にソース線として使用される。この結果、
この実施例のフラッシュメモリでは、専用のソース線を
設けることなく従来のフラッシュメモリと同様な機能を
実現することができるため、フラッシュメモリの所要選
択信号線数を大幅に削減し、これによってフラッシュメ
モリの低コスト化を図ることができるものである。
モリでは、例えば行方向に隣接する一対のメモリブロッ
クＭＢＬ００及びＭＢＲ００等の間に一対のビット線Ｂ
ＬＬ０及びＢＬＲ０等が配置され、通常ビット線として
使用されるこれらのビット線は、ブロック選択線Ｃつま
りＢＳＣ０〜ＢＳＣｍあるいはブロック選択線Ｂつまり
ＢＳＢ０〜ＢＳＢｍのいずれかが選択レベルとされるこ
とで、選択的にソース線として使用される。この結果、
この実施例のフラッシュメモリでは、専用のソース線を
設けることなく従来のフラッシュメモリと同様な機能を
実現することができるため、フラッシュメモリの所要選
択信号線数を大幅に削減し、これによってフラッシュメ
モリの低コスト化を図ることができるものである。
【００２７】図７には、図１のフラッシュメモリに含ま
れるメモリアレイＭＡＲＹの第２の実施例のブロック図
が示されている。また、図８には、図７のメモリアレイ
ＭＡＲＹの一実施例の部分的な回路図が示され、図５及
び図６には、その偶数ビット線読み出し時及び奇数ビッ
ト線読み出し時における接続図がそれぞれ示されてい
る。なお、この実施例のメモリアレイＭＡＲＹは、前記
図２ないし図６の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。
また、以下の記述では、読み出しモードを例にメモリア
レイＭＡＲＹの具体的な接続条件等を説明しているが、
書き込み及び消去モードについては前記実施例の説明と
この読み出しモードに関する説明から類推されたい。
れるメモリアレイＭＡＲＹの第２の実施例のブロック図
が示されている。また、図８には、図７のメモリアレイ
ＭＡＲＹの一実施例の部分的な回路図が示され、図５及
び図６には、その偶数ビット線読み出し時及び奇数ビッ
ト線読み出し時における接続図がそれぞれ示されてい
る。なお、この実施例のメモリアレイＭＡＲＹは、前記
図２ないし図６の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。
また、以下の記述では、読み出しモードを例にメモリア
レイＭＡＲＹの具体的な接続条件等を説明しているが、
書き込み及び消去モードについては前記実施例の説明と
この読み出しモードに関する説明から類推されたい。
【００２８】図７において、この実施例のメモリアレイ
ＭＡＲＹは、実質格子状に配置される（ｍ＋１）×（ｎ
＋１）個のメモリブロックＭＢ００〜ＭＢ０ｎないしＭ
Ｂｍ０〜ＭＢｍｎと、これらのメモリブロック間に行方
向に交互に配置されるｎ＋２本の列選択信号線つまりビ
ット線ＢＬ０〜ＢＬｎとを備える。
ＭＡＲＹは、実質格子状に配置される（ｍ＋１）×（ｎ
＋１）個のメモリブロックＭＢ００〜ＭＢ０ｎないしＭ
Ｂｍ０〜ＭＢｍｎと、これらのメモリブロック間に行方
向に交互に配置されるｎ＋２本の列選択信号線つまりビ
ット線ＢＬ０〜ＢＬｎとを備える。
【００２９】ここで、メモリアレイＭＡＲＹを構成する
メモリブロックＭＢ００〜ＭＢ０ｎないしＭＢｍ０〜Ｍ
Ｂｍｎは、図８のメモリブロックＭＢ００及びＭＢ０１
に代表して示されるように、同一列に配置されたｐ＋１
個の２層ゲート構造型メモリセルＭＣをそれぞれ含む。
以下、メモリブロックに関する具体的な説明は、これら
のメモリブロックＭＢ００及びＭＢ０１を例に進める。
メモリブロックＭＢ００〜ＭＢ０ｎないしＭＢｍ０〜Ｍ
Ｂｍｎは、図８のメモリブロックＭＢ００及びＭＢ０１
に代表して示されるように、同一列に配置されたｐ＋１
個の２層ゲート構造型メモリセルＭＣをそれぞれ含む。
以下、メモリブロックに関する具体的な説明は、これら
のメモリブロックＭＢ００及びＭＢ０１を例に進める。
【００３０】メモリブロックＭＢ００及びＭＢ０１を構
成するメモリセルＭＣの制御ゲートは、対応するワード
線ＷＬ００〜ＷＬ０ｐに共通結合され、そのドレイン及
びソースは、対応するサブビット線ＳＢＬ及びサブソー
ス線ＳＳＬにそれぞれ共通結合される。このうち、各メ
モリブロックのサブビット線ＳＢＬは、対応するスイッ
チ手段つまりＮチャンネルＭＯＳＦＥＴＮ５又はＮ６を
介してその左側に配置されたビット線ＢＬ０又はＢＬ１
にそれぞれ共通結合され、サブソース線ＳＳＬは、対応
するスイッチ手段つまりＮチャンネルＭＯＳＦＥＴＮ７
又はＮ８を介してその右側に配置されたビット線ＢＬ１
又はＢＬ２にそれぞれ共通結合される。ＭＯＳＦＥＴＮ
５及びＮ６のゲートは、対応するブロック選択線ＢＳＡ
０に共通結合され、ＭＯＳＦＥＴＮ７及びＮ８のゲート
は、対応するブロック選択線ＢＳＢ０又はＢＳＣ０にそ
れぞれ共通結合される。
成するメモリセルＭＣの制御ゲートは、対応するワード
線ＷＬ００〜ＷＬ０ｐに共通結合され、そのドレイン及
びソースは、対応するサブビット線ＳＢＬ及びサブソー
ス線ＳＳＬにそれぞれ共通結合される。このうち、各メ
モリブロックのサブビット線ＳＢＬは、対応するスイッ
チ手段つまりＮチャンネルＭＯＳＦＥＴＮ５又はＮ６を
介してその左側に配置されたビット線ＢＬ０又はＢＬ１
にそれぞれ共通結合され、サブソース線ＳＳＬは、対応
するスイッチ手段つまりＮチャンネルＭＯＳＦＥＴＮ７
又はＮ８を介してその右側に配置されたビット線ＢＬ１
又はＢＬ２にそれぞれ共通結合される。ＭＯＳＦＥＴＮ
５及びＮ６のゲートは、対応するブロック選択線ＢＳＡ
０に共通結合され、ＭＯＳＦＥＴＮ７及びＮ８のゲート
は、対応するブロック選択線ＢＳＢ０又はＢＳＣ０にそ
れぞれ共通結合される。
【００３１】フラッシュメモリが読み出しモードとされ
るとき、選択状態にあるワード線ならびにブロック選択
線ＡつまりＢＳＡ０〜ＢＳＡｍのレベルは、前記実施例
と同様に電源電圧ＶＣＣつまり＋３Ｖとされ、非選択状
態にあるワード線及びブロック選択線Ａのレベルは接地
電位ＶＳＳつまり０Ｖとされる。このとき、選択された
ブロック選択線ＢつまりＢＳＢ０〜ＢＳＢｍのレベル
は、偶数番号のメモリブロックＭＢ００，ＭＢ０２等が
指定された場合において選択的に電源電圧ＶＣＣつまり
＋３Ｖとされ、偶数番号のメモリブロックＭＢ０１，Ｍ
Ｂ０３等が指定された場合は接地電位ＶＳＳつまり０Ｖ
とされる。同様に、選択されたブロック選択線Ｃつまり
ＢＳＣ０〜ＢＳＣｍのレベルは、奇数番号のメモリブロ
ックＭＢ０１，ＭＢ０３等が指定された場合において選
択的に電源電圧ＶＣＣつまり＋３Ｖとされ、偶数番号の
メモリブロックＭＢ００，ＭＢ０２等が指定された場合
は接地電位ＶＳＳつまり０Ｖとされる。非選択状態とさ
れるブロック選択線Ｂ及びＣのレベルは、すべて接地電
位ＶＳＳつまり０Ｖとされる。
るとき、選択状態にあるワード線ならびにブロック選択
線ＡつまりＢＳＡ０〜ＢＳＡｍのレベルは、前記実施例
と同様に電源電圧ＶＣＣつまり＋３Ｖとされ、非選択状
態にあるワード線及びブロック選択線Ａのレベルは接地
電位ＶＳＳつまり０Ｖとされる。このとき、選択された
ブロック選択線ＢつまりＢＳＢ０〜ＢＳＢｍのレベル
は、偶数番号のメモリブロックＭＢ００，ＭＢ０２等が
指定された場合において選択的に電源電圧ＶＣＣつまり
＋３Ｖとされ、偶数番号のメモリブロックＭＢ０１，Ｍ
Ｂ０３等が指定された場合は接地電位ＶＳＳつまり０Ｖ
とされる。同様に、選択されたブロック選択線Ｃつまり
ＢＳＣ０〜ＢＳＣｍのレベルは、奇数番号のメモリブロ
ックＭＢ０１，ＭＢ０３等が指定された場合において選
択的に電源電圧ＶＣＣつまり＋３Ｖとされ、偶数番号の
メモリブロックＭＢ００，ＭＢ０２等が指定された場合
は接地電位ＶＳＳつまり０Ｖとされる。非選択状態とさ
れるブロック選択線Ｂ及びＣのレベルは、すべて接地電
位ＶＳＳつまり０Ｖとされる。
【００３２】メモリアレイＭＡＲＹでは、ブロック選択
線Ａの＋３Ｖを受けて対応するｎ＋１個のメモリブロッ
クＭＢ００〜ＭＢ０ｎのスイッチＭＯＳＦＥＴＮ５及び
Ｎ６がオン状態とされ、そのサブビット線ＳＢＬと対応
する左側のビット線ＢＬ０及びＢＬ１等との間が接続状
態とされる。また、ブロック選択線Ｂの＋３Ｖを受けて
偶数番号の（ｎ＋１）／２個のメモリブロックＭＢ０
０，ＭＢ０２等のスイッチＭＯＳＦＥＴＮ７がオン状態
とされ、ブロック選択線Ｃの＋３Ｖを受けて奇数番号の
（ｎ＋１）個のメモリブロックＭＢ０１及びＭＢ０３等
のスイッチＭＯＳＦＥＴＮ８がオン状態とされる。この
結果、奇数番号のビット線ＢＬ１及びＢＳ３等は、ブロ
ック選択線ＢつまりＢＳＢ０〜ＢＳＢｍのいずれかが＋
３Ｖの選択レベルとされることで選択的にソース線とし
て使用され、偶数番号のビット線ＢＬ０及びＢＳ２等
は、ブロック選択線ＣつまりＢＳＣ０〜ＢＳＣｍのいず
れかが＋３Ｖの選択レベルとされることで選択的にソー
ス線として使用されるものとなる。言うまでもなく、奇
数番号のビット線ＢＬ１及びＢＳ３等がソース線として
使用されるとき偶数番号のビット線ＢＬ０及びＢＳ２等
はビット線として使用され、偶数番号のビット線ＢＬ０
及びＢＳ２等がソース線として使用されるとき奇数番号
のビット線ＢＬ１及びＢＳ３等がソース線として使用さ
れる。
線Ａの＋３Ｖを受けて対応するｎ＋１個のメモリブロッ
クＭＢ００〜ＭＢ０ｎのスイッチＭＯＳＦＥＴＮ５及び
Ｎ６がオン状態とされ、そのサブビット線ＳＢＬと対応
する左側のビット線ＢＬ０及びＢＬ１等との間が接続状
態とされる。また、ブロック選択線Ｂの＋３Ｖを受けて
偶数番号の（ｎ＋１）／２個のメモリブロックＭＢ０
０，ＭＢ０２等のスイッチＭＯＳＦＥＴＮ７がオン状態
とされ、ブロック選択線Ｃの＋３Ｖを受けて奇数番号の
（ｎ＋１）個のメモリブロックＭＢ０１及びＭＢ０３等
のスイッチＭＯＳＦＥＴＮ８がオン状態とされる。この
結果、奇数番号のビット線ＢＬ１及びＢＳ３等は、ブロ
ック選択線ＢつまりＢＳＢ０〜ＢＳＢｍのいずれかが＋
３Ｖの選択レベルとされることで選択的にソース線とし
て使用され、偶数番号のビット線ＢＬ０及びＢＳ２等
は、ブロック選択線ＣつまりＢＳＣ０〜ＢＳＣｍのいず
れかが＋３Ｖの選択レベルとされることで選択的にソー
ス線として使用されるものとなる。言うまでもなく、奇
数番号のビット線ＢＬ１及びＢＳ３等がソース線として
使用されるとき偶数番号のビット線ＢＬ０及びＢＳ２等
はビット線として使用され、偶数番号のビット線ＢＬ０
及びＢＳ２等がソース線として使用されるとき奇数番号
のビット線ＢＬ１及びＢＳ３等がソース線として使用さ
れる。
【００３３】読み出しモードにおいて、例えば偶数番号
のメモリブロックＭＢ００のワード線ＷＬ００に結合さ
れたメモリセルＭＣが選択されるとき、この選択メモリ
セルＭＣのドレインには、図９に例示されるように、セ
ンスアンプＳＡからビット線として使用される偶数番号
のビット線ＢＬ０，スイッチＭＯＳＦＥＴＮ５及びサブ
ビット線ＳＢＬを介して内部電圧ＶＰ１つまり＋１Ｖの
読み出し電圧が印加される。このため、選択メモリセル
ＭＣが書き込み状態にありそのしきい値電圧が小さくな
っている場合には、この選択メモリセルＭＣがオン状態
となり、サブソース線ＳＳＬからスイッチＭＯＳＦＥＴ
Ｎ７ならびにソース線として使用される奇数番号のビッ
ト線ＢＬ１を介して、点線のような比較的大きな読み出
し電流が流れる。また、選択メモリセルＭＣが消去状態
のままとされそのしきい値電圧が大きくなっている場合
には、選択メモリセルＭＣはオフ状態となって読み出し
電流は流れない。選択メモリセルＭＣを介する読み出し
電流は、センスアンプＳＡの対応する増幅回路によって
センスされ、論理“０”又は“１”の読み出しデータと
して対応するデータレジスタに取り込まれる。
のメモリブロックＭＢ００のワード線ＷＬ００に結合さ
れたメモリセルＭＣが選択されるとき、この選択メモリ
セルＭＣのドレインには、図９に例示されるように、セ
ンスアンプＳＡからビット線として使用される偶数番号
のビット線ＢＬ０，スイッチＭＯＳＦＥＴＮ５及びサブ
ビット線ＳＢＬを介して内部電圧ＶＰ１つまり＋１Ｖの
読み出し電圧が印加される。このため、選択メモリセル
ＭＣが書き込み状態にありそのしきい値電圧が小さくな
っている場合には、この選択メモリセルＭＣがオン状態
となり、サブソース線ＳＳＬからスイッチＭＯＳＦＥＴ
Ｎ７ならびにソース線として使用される奇数番号のビッ
ト線ＢＬ１を介して、点線のような比較的大きな読み出
し電流が流れる。また、選択メモリセルＭＣが消去状態
のままとされそのしきい値電圧が大きくなっている場合
には、選択メモリセルＭＣはオフ状態となって読み出し
電流は流れない。選択メモリセルＭＣを介する読み出し
電流は、センスアンプＳＡの対応する増幅回路によって
センスされ、論理“０”又は“１”の読み出しデータと
して対応するデータレジスタに取り込まれる。
【００３４】なお、上記説明から明らかなように、この
実施例のフラッシュメモリでは、偶数又は奇数番号のメ
モリブロックが選択的に活性化されるため、記憶データ
の書き込み及び読み出しは（ｎ＋１）／２ビット単位で
行われ、センスアンプＳＡのデータレジスタＤＲは（ｎ
＋１）／２ビット構成とされる。また、メモリアレイＭ
ＡＲＹを構成するビット線ＢＬ０〜ＢＬｎのうち、最も
左側に配置されるビット線ＢＬ０は、ビット線としての
み使用され、最も右側に配置されるビット線ＢＬｎ＋１
は、ソース線としてのみ使用される。
実施例のフラッシュメモリでは、偶数又は奇数番号のメ
モリブロックが選択的に活性化されるため、記憶データ
の書き込み及び読み出しは（ｎ＋１）／２ビット単位で
行われ、センスアンプＳＡのデータレジスタＤＲは（ｎ
＋１）／２ビット構成とされる。また、メモリアレイＭ
ＡＲＹを構成するビット線ＢＬ０〜ＢＬｎのうち、最も
左側に配置されるビット線ＢＬ０は、ビット線としての
み使用され、最も右側に配置されるビット線ＢＬｎ＋１
は、ソース線としてのみ使用される。
【００３５】次に、読み出しモードにおいて、例えば奇
数番号のメモリブロックＭＢ０１のワード線ＷＬ００に
結合されたメモリセルＭＣが選択されるとき、この選択
メモリセルＭＣのドレインには、図１０に例示されるよ
うに、センスアンプＳＡからビット線として使用される
奇数番号のビット線ＢＬ１，スイッチＭＯＳＦＥＴＮ６
及びサブビット線ＳＢＬを介して内部電圧ＶＰ１つまり
＋１Ｖの読み出し電圧が印加される。このため、選択メ
モリセルＭＣが書き込み状態にありそのしきい値電圧が
小さくなっている場合には、選択メモリセルＭＣがオン
状態となり、サブソース線ＳＳＬからスイッチＭＯＳＦ
ＥＴＮ８ならびにソース線として使用される偶数番号の
ビット線ＢＬ２を介して、点線のような比較的大きな読
み出し電流が流れる。また、選択メモリセルＭＣが消去
状態のままとされそのしきい値電圧が大きくなっている
場合には、この選択メモリセルＭＣはオフ状態となって
読み出し電流は流れない。選択メモリセルＭＣを介する
読み出し電流は、センスアンプＳＡの対応する増幅回路
によってセンスされ、論理“０”又は“１”の読み出し
データとして対応するデータレジスタに取り込まれる。
数番号のメモリブロックＭＢ０１のワード線ＷＬ００に
結合されたメモリセルＭＣが選択されるとき、この選択
メモリセルＭＣのドレインには、図１０に例示されるよ
うに、センスアンプＳＡからビット線として使用される
奇数番号のビット線ＢＬ１，スイッチＭＯＳＦＥＴＮ６
及びサブビット線ＳＢＬを介して内部電圧ＶＰ１つまり
＋１Ｖの読み出し電圧が印加される。このため、選択メ
モリセルＭＣが書き込み状態にありそのしきい値電圧が
小さくなっている場合には、選択メモリセルＭＣがオン
状態となり、サブソース線ＳＳＬからスイッチＭＯＳＦ
ＥＴＮ８ならびにソース線として使用される偶数番号の
ビット線ＢＬ２を介して、点線のような比較的大きな読
み出し電流が流れる。また、選択メモリセルＭＣが消去
状態のままとされそのしきい値電圧が大きくなっている
場合には、この選択メモリセルＭＣはオフ状態となって
読み出し電流は流れない。選択メモリセルＭＣを介する
読み出し電流は、センスアンプＳＡの対応する増幅回路
によってセンスされ、論理“０”又は“１”の読み出し
データとして対応するデータレジスタに取り込まれる。
【００３６】以上のように、この実施例のフラッシュメ
モリでは、ｎ＋１個のメモリブロックＭＢ００〜ＭＢ０
ｎないしＭＢｍ０〜ＭＢｍｎとｎ＋２本のビット線ＢＬ
０〜ＢＬｎが行方向に交互に配置される。このうち、奇
数番号のビット線ＢＬ１及びＢＬ３等は、対応するブロ
ック選択線ＢつまりＢＳＢ０〜ＢＳＢｍが選択レベルと
されることで選択的にソース線として使用され、偶数番
号のビット線ＢＬ２及びＢＬ４等は、対応するブロック
選択線ＣつまりＢＳＣ０〜ＢＳＣｍが選択レベルとされ
ることで選択的にソース線として使用される。この結
果、この実施例のフラッシュメモリでも、専用のソース
線を設けることなく従来のフラッシュメモリと同様な機
能を実現できるため、フラッシュメモリとしての所要選
択信号線数を大幅に削減し、その低コスト化を図ること
ができるものである。
モリでは、ｎ＋１個のメモリブロックＭＢ００〜ＭＢ０
ｎないしＭＢｍ０〜ＭＢｍｎとｎ＋２本のビット線ＢＬ
０〜ＢＬｎが行方向に交互に配置される。このうち、奇
数番号のビット線ＢＬ１及びＢＬ３等は、対応するブロ
ック選択線ＢつまりＢＳＢ０〜ＢＳＢｍが選択レベルと
されることで選択的にソース線として使用され、偶数番
号のビット線ＢＬ２及びＢＬ４等は、対応するブロック
選択線ＣつまりＢＳＣ０〜ＢＳＣｍが選択レベルとされ
ることで選択的にソース線として使用される。この結
果、この実施例のフラッシュメモリでも、専用のソース
線を設けることなく従来のフラッシュメモリと同様な機
能を実現できるため、フラッシュメモリとしての所要選
択信号線数を大幅に削減し、その低コスト化を図ること
ができるものである。
【００３７】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）２層ゲート構造型の不揮発性メモリセルが実質格
子状に配置されるメモリアレイをその基本構成要素とす
るノア型フラッシュメモリ等の半導体記憶装置におい
て、対をなす二つのメモリブロック間に配置された一対
の列選択信号線あるいは各メモリブロックの両側に配置
された２本の列選択信号線をビット線又はソース線とし
て選択的に使用することで、列選択信号線をビット線及
びソース線として兼用することができるという効果が得
られる。 （２）上記（１）項により、フラッシュメモリ等のメモ
リアレイの所要選択信号線を大幅に削減できるという効
果が得られる。 （３）上記（１）項及び（２）項により、フラッシュメ
モリ等のチップサイズを縮小し、その低コスト化を図る
ことができるという効果が得られる。
記の通りである。すなわち、 （１）２層ゲート構造型の不揮発性メモリセルが実質格
子状に配置されるメモリアレイをその基本構成要素とす
るノア型フラッシュメモリ等の半導体記憶装置におい
て、対をなす二つのメモリブロック間に配置された一対
の列選択信号線あるいは各メモリブロックの両側に配置
された２本の列選択信号線をビット線又はソース線とし
て選択的に使用することで、列選択信号線をビット線及
びソース線として兼用することができるという効果が得
られる。 （２）上記（１）項により、フラッシュメモリ等のメモ
リアレイの所要選択信号線を大幅に削減できるという効
果が得られる。 （３）上記（１）項及び（２）項により、フラッシュメ
モリ等のチップサイズを縮小し、その低コスト化を図る
ことができるという効果が得られる。
【００３８】以上、本発明者によりなされた発明を実施
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、メモリアレイＭＡＲＹは、その直接周辺回路を含め
て複数のメモリマットに分割できる。また、フラッシュ
メモリは、×１又は×１６ビット等、任意のビット構成
を採りうるし、データのシリアル入出力を条件とするも
のでもない。フラッシュメモリは、いわゆるアドレスマ
ルチプレクス方式を採りうるし、そのブロック構成も種
々の実施形態を採りうる。さらに、起動制御信号及び内
部制御信号の組み合わせや名称及び論理レベルならびに
電源電圧及び各内部電圧の極性及び絶対値等は、この実
施例による制約を受けないし、メモリアレイＭＡＲＹの
選択条件も同様である。
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、メモリアレイＭＡＲＹは、その直接周辺回路を含め
て複数のメモリマットに分割できる。また、フラッシュ
メモリは、×１又は×１６ビット等、任意のビット構成
を採りうるし、データのシリアル入出力を条件とするも
のでもない。フラッシュメモリは、いわゆるアドレスマ
ルチプレクス方式を採りうるし、そのブロック構成も種
々の実施形態を採りうる。さらに、起動制御信号及び内
部制御信号の組み合わせや名称及び論理レベルならびに
電源電圧及び各内部電圧の極性及び絶対値等は、この実
施例による制約を受けないし、メモリアレイＭＡＲＹの
選択条件も同様である。
【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、ＥＥＰＲＯＭ（電
気的に記憶情報の消去・書き換えが可能なリードオンリ
メモリ）等の各種半導体記憶装置や、これらの半導体記
憶装置を含むマイクロコンピュータ等のデジタルシステ
ムにも適用できる。この発明は、少なくともビット線及
びソース線を必要とする半導体記憶装置ならびにこのよ
うな半導体記憶装置を含むシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、ＥＥＰＲＯＭ（電
気的に記憶情報の消去・書き換えが可能なリードオンリ
メモリ）等の各種半導体記憶装置や、これらの半導体記
憶装置を含むマイクロコンピュータ等のデジタルシステ
ムにも適用できる。この発明は、少なくともビット線及
びソース線を必要とする半導体記憶装置ならびにこのよ
うな半導体記憶装置を含むシステムに広く適用できる。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造型の不揮発
性メモリセルが実質格子状に配置されたメモリアレイを
その基本構成要素とするノア型フラッシュメモリ等の半
導体記憶装置において、対をなす二つのメモリブロック
間に配置された一対の列選択信号線あるいは各メモリブ
ロックの両側に配置された２本の列選択信号線をビット
線又はソース線として選択的に使用することで、列選択
信号線をビット線及びソース線として兼用し、メモリア
レイの所要選択信号線を大幅に削減することができるた
め、ノア型フラッシュメモリ等のチップサイズを縮小
し、その低コスト化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造型の不揮発
性メモリセルが実質格子状に配置されたメモリアレイを
その基本構成要素とするノア型フラッシュメモリ等の半
導体記憶装置において、対をなす二つのメモリブロック
間に配置された一対の列選択信号線あるいは各メモリブ
ロックの両側に配置された２本の列選択信号線をビット
線又はソース線として選択的に使用することで、列選択
信号線をビット線及びソース線として兼用し、メモリア
レイの所要選択信号線を大幅に削減することができるた
め、ノア型フラッシュメモリ等のチップサイズを縮小
し、その低コスト化を図ることができる。
【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１のフラッシュメモリに含まれるメモリアレ
イの第１の実施例を示すブロック図である。
イの第１の実施例を示すブロック図である。
【図３】図２のメモリアレイの一実施例を示す部分的な
回路図である。
回路図である。
【図４】図２のメモリアレイの一実施例を示す選択条件
図である。
図である。
【図５】図２のメモリアレイの左側メモリブロック読み
出し時における接続図である。
出し時における接続図である。
【図６】図２のメモリアレイの右側メモリブロック読み
出し時における接続図である。
出し時における接続図である。
【図７】図１のフラッシュメモリに含まれるメモリアレ
イの第２の実施例を示すブロック図である。
イの第２の実施例を示すブロック図である。
【図８】図７のメモリアレイの一実施例を示す部分的な
回路図である。
回路図である。
【図９】図７のメモリアレイの偶数ビット線読み出し時
における接続図である。
における接続図である。
【図１０】図７のメモリアレイの奇数ビット線読み出し
時における続図である。
時における続図である。
ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＶＣ……ソース基
板電圧切換回路、ＳＡ……センスアンプ、ＹＳ……Ｙス
イッチ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアド
レスバッファ、ＭＣ……モードコントローラ、ＭＸ……
マルチプレクサ、ＩＯ……データ入出力回路、ＴＧ……
タイミング発生回路、ＶＧ……内部電圧発生回路。ＭＢ
Ｌ００〜ＭＢＬ０ｎないしＭＢＬｍ０〜ＭＢＬｍｎ，Ｍ
ＢＲ００〜ＭＢＲ０ｎないしＭＢＲｍ０〜ＭＢＲｍｎ，
ＭＢ００〜ＭＢ０ｎないしＭＢｍ０〜ＭＢｍｎ……メモ
リブロック、ＢＳＡ０〜ＢＳＡｍ……ブロック選択線
Ａ，ＢＳＢ０〜ＢＳＢｍ……ブロック選択線Ｂ、ＢＳＣ
０〜ＢＳＣｍ……ブロック選択線Ｃ、ＷＬ００〜ＷＬ０
ｐないしＷＬｍ０〜ＷＬｍｐ……ワード線、ＢＬＬ０〜
ＢＬＬｎ，ＢＬＲ０〜ＢＬＲｎ，ＢＬ０〜ＢＬｎ＋１…
…ビット線。ＭＣ……２層ゲート構造型メモリセル、Ｓ
ＢＬＬ，ＳＢＬＲ，ＳＢＬ……サブビット線、ＳＳＬ
Ｌ，ＳＳＬＲ，ＳＳＬ……サブソース線。Ｎ１〜Ｎ８…
…ＮチャンネルＭＯＳＦＥＴ。
ダ、ＸＢ……Ｘアドレスバッファ、ＳＶＣ……ソース基
板電圧切換回路、ＳＡ……センスアンプ、ＹＳ……Ｙス
イッチ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアド
レスバッファ、ＭＣ……モードコントローラ、ＭＸ……
マルチプレクサ、ＩＯ……データ入出力回路、ＴＧ……
タイミング発生回路、ＶＧ……内部電圧発生回路。ＭＢ
Ｌ００〜ＭＢＬ０ｎないしＭＢＬｍ０〜ＭＢＬｍｎ，Ｍ
ＢＲ００〜ＭＢＲ０ｎないしＭＢＲｍ０〜ＭＢＲｍｎ，
ＭＢ００〜ＭＢ０ｎないしＭＢｍ０〜ＭＢｍｎ……メモ
リブロック、ＢＳＡ０〜ＢＳＡｍ……ブロック選択線
Ａ，ＢＳＢ０〜ＢＳＢｍ……ブロック選択線Ｂ、ＢＳＣ
０〜ＢＳＣｍ……ブロック選択線Ｃ、ＷＬ００〜ＷＬ０
ｐないしＷＬｍ０〜ＷＬｍｐ……ワード線、ＢＬＬ０〜
ＢＬＬｎ，ＢＬＲ０〜ＢＬＲｎ，ＢＬ０〜ＢＬｎ＋１…
…ビット線。ＭＣ……２層ゲート構造型メモリセル、Ｓ
ＢＬＬ，ＳＢＬＲ，ＳＢＬ……サブビット線、ＳＳＬ
Ｌ，ＳＳＬＲ，ＳＳＬ……サブソース線。Ｎ１〜Ｎ８…
…ＮチャンネルＭＯＳＦＥＴ。
フロントページの続き (72)発明者 野田 敏史 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (4)
- 【請求項１】 実質格子状に配置される不揮発性のメモ
リセルと、列方向に平行して配置されビット線又はソー
ス線として選択的に使用される列選択信号線とを含むメ
モリアレイを具備することを特徴とする半導体記憶装
置。 - 【請求項２】 上記メモリセルは、同一列に配置される
所定数を単位としてメモリブロック分割され、各メモリ
ブロックを構成する所定数のメモリセルのドレイン及び
ソースは、対応するサブビット線及びサブソース線にそ
れぞれ共通結合されるものであることを特徴とする請求
項１の半導体記憶装置。 - 【請求項３】 上記メモリブロックは、行方向に隣接す
る二つをもってそれぞれ対をなすものであって、上記列
選択信号線は、対をなす二つのメモリブロックの間に一
対ずつ配置され、かつ対をなす２本の列選択信号線のそ
れぞれは、その一方がビット線として使用されるときそ
の他方がソース線として使用されるものであることを特
徴とする請求項１又は請求項２の半導体記憶装置。 - 【請求項４】 上記列選択信号線は、メモリブロックと
交互に配置され、かつ各メモリブロックの両側に配置さ
れる２本の列選択信号線のそれぞれは、その左方がビッ
ト線として使用されるときその右方がソース線として使
用されるものであることを特徴とする請求項１又は請求
項２の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189776A JPH0917981A (ja) | 1995-07-03 | 1995-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189776A JPH0917981A (ja) | 1995-07-03 | 1995-07-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917981A true JPH0917981A (ja) | 1997-01-17 |
Family
ID=16247016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189776A Pending JPH0917981A (ja) | 1995-07-03 | 1995-07-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917981A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
| US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
| US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7369440B2 (en) | 2005-01-19 | 2008-05-06 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
| US7405969B2 (en) | 1997-08-01 | 2008-07-29 | Saifun Semiconductors Ltd. | Non-volatile memory cell and non-volatile memory devices |
| US7420848B2 (en) | 2002-01-31 | 2008-09-02 | Saifun Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7457183B2 (en) | 2003-09-16 | 2008-11-25 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| US7466594B2 (en) | 2004-08-12 | 2008-12-16 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US7512009B2 (en) | 2001-04-05 | 2009-03-31 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US7532529B2 (en) | 2004-03-29 | 2009-05-12 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
| US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
| US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7638835B2 (en) | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
-
1995
- 1995-07-03 JP JP7189776A patent/JPH0917981A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7468926B2 (en) | 2005-01-19 | 2008-12-23 | Saifun Semiconductors Ltd. | Partial erase verify |
| US7369440B2 (en) | 2005-01-19 | 2008-05-06 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
| US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
| US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
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