JPH1174340A

JPH1174340A - 半導体装置の製造方法

Info

Publication number: JPH1174340A
Application number: JP9292792A
Authority: JP
Inventors: Hirotaka Takatsuka; 弘隆高塚; Hiroyuki Ota; 裕之大田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-06-30
Filing date: 1997-10-24
Publication date: 1999-03-16
Anticipated expiration: 2017-10-24
Also published as: US6121113A; JP3602313B2

Abstract

(57)【要約】【課題】素子分離領域を有する半導体装置の製造方法に
関し、良好なトランジスタ特性が得られ、半導体ウェハ
の欠陥を防止すること。【解決手段】半導体基板１の上にストッパ膜３を形成す
る工程と、ストッパ膜３に第一の開口部６ａを形成して
素子分離領域Ａを確定する工程と、第一の開口部６ａを
通して半導体基板１をエッチングすることにより溝７を
形成する工程と、第一の開口部６ａを広げる工程と、ス
トッパ膜３の上と第一の開口部６ａの中と溝７の内部に
絶縁層９を形成する工程と、ストッパ膜３よりも上の絶
縁層９を除去する工程と、ストッパ層３を除去する工程
と、半導体基板１から突出した絶縁層９の側部を縮小化
する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、素子分離領域を有する半導
体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置における素子分離方法の１つ
として、ＬＯＣＯＳ（Local Oxidation of Silicon）と
呼ばれる技術がある。この技術は、シリコン窒化層を酸
化防止マスクとして用いてシリコン基板の表面の所定部
分を選択的に熱酸化し、これにより形成された酸化層を
素子分離領域とするものである。その素子分離領域に形
成される酸化層は、一般にフィールド酸化層と呼ばれて
いる。

【０００３】しかし、ＬＯＣＯＳ法による素子分離に
は、次のような２つの問題がある。その１つは、バーズ
ビークと呼ばれるものである。これは、ＬＯＣＯＳ法に
よってシリコン基板を熱酸化すると、酸化防止マスクの
縁から酸素が入ってシリコン基板表面の酸化層が酸化防
止マスクの下に食い込むことによるものであり、その食
い込んだ部分の断面形状が鳥の嘴状に形成されることか
らバーズビークと呼ばれている。

【０００４】このバーズビークはフィールド酸化層を広
げることになるので、素子分離領域の寸法の拡張が問題
となる。もう１つは、シニング（thinning）効果と呼ば
れる現象であり、素子分離領域の幅が狭くなるにつれて
フィールド酸化層の層厚が薄くなることである。これ
は、シリコン基板の素子分離領域に酸素を供給するため
の酸化防止マスクの開口部の寸法を狭くすると、開口部
を通して供給される酸素量が少なくなることによって生
じる。

【０００５】これらの問題は、従来より知られていた
が、素子の寸法が大きい場合にはバーズビーク、シニン
グ共にそれほど悪影響は無かった。ところが、半導体装
置の微細化に伴い、素子だけでなく、素子分離領域も微
細化されるようになると、これらの問題点が顕在化して
くる。バーズビークは、素子の微細化に合わせて小さく
することが困難なので、バーズビークが素子形成領域を
浸食して素子形成領域の寸法を縮小化する割合が大きく
なる。また、素子分離領域の幅を１μｍ以下にすると、
シニング効果も顕著に表れ、幅の広い素子分離領域に比
べてフィールド酸化層の層厚が半分以下になる場合もあ
る。

【０００６】このようにフィールド酸化層が薄くなって
くると、寄生ＭＯＳトランジスタのチャネルの形成を防
止するためにフィールド酸化層直下に導入する不純物の
導入の効果が無くなることもある。このような問題が生
じない素子分離構造として、シリコン基板に溝（trenc
h）を形成してその中に絶縁物又は多結晶シリコンを埋
め込むものが知られている。この方法は、従来、深い素
子分離を必要とするバイポーラトランジスタＬＳＩに適
用されてきたが、バーズビーク、シニングがともに生じ
ないことから、ＭＯＳトランジスタＬＳＩへの適用も進
んでいる。

【０００７】ＭＯＳトランジスタＬＳＩでは、バイポー
ラトランジスタＬＳＩほどの深い素子分離は必要としな
いために、深さ１μｍ程度の比較的浅い溝で素子分離を
行うＳＴＩ（Shallow Trench Isolation）と呼ばれる構
造が用いられている。次に、ＳＴＩを用いた素子分離方
法を説明する。まず、図１１(a) に示すように、シリコ
ン基板101 上に第一の熱酸化層102 を１０nmの厚さに形
成した後に、その上にシリコン窒化層103 をＣＶＤによ
り１５０nmの厚さに形成する。続いて、レジストマスク
104 の窓105 により素子分離領域Ｓを確定する。

【０００８】その後に、図１１(b) に示すように、窓10
5 の下のシリコン窒化層103 、第一の熱酸化層102 をエ
ッチングして開口部103aを形成するとともに、その下の
シリコン基板101 に０．５μｍ程度の深さの溝106 をＲ
ＩＥ（Reactive Ion Etching）法によって形成する。次
に、図１１(c) に示すように、レジストマスク104 を剥
離した後に、溝106の内壁を熱酸化して、その内壁に沿
って層厚５０nmの第二の熱酸化層107 を形成する。そし
て、全体にＣＶＤによってシリコン酸化層108 を１μｍ
の厚さに形成して、溝106 の中をそのシリコン酸化層10
8 によって充填する。

【０００９】適当な熱処理を施した後に、図１１(d) に
示すように、ＣＭＰ(Chemical Mechanical Polishing)
又はＲＩＥ法によってシリコン窒化層103 上のシリコン
酸化層108 を除去して、そのシリコン酸化層108 を溝10
6 の内部とその上にだけ残すようにする。この場合、シ
リコン窒化層103 をＣＭＰストッパ層として機能させ
る。

【００１０】その後に、図１２(a) に示すように、リン
酸を用いてシリコン窒化層103 を除去する。ついで、シ
リコン基板101 上の第一の熱酸化層102 をフッ酸によっ
て除去する。次に、シリコン基板101 の表面を熱酸化し
て全面に第三の熱酸化層（不図示）を形成した後に、シ
リコン基板101 の一部に不純物をイオン注入し、さらに
不純物を加熱により活性化してシリコン基板101 にウェ
ル（不図示）を形成した後に、第三の熱酸化層をフッ酸
で除去する。

【００１１】その後に、図１２(b) に示すように、シリ
コン基板101 の素子形成領域の表面を熱酸化してゲート
酸化層109 を形成した後に、ゲート酸化層109 の上にゲ
ート電極110 を形成し、ついで、ゲート電極110 の両側
（紙面に垂直方向）のシリコン基板101 にソース、ドレ
インとなる不純物拡散層111 を形成する。

【００１２】

【発明が解決しようとする課題】ところで、溝106 内を
シリコン酸化層108 で充填し、シリコン窒化層103 を除
去した後に、上記したようなフッ酸処理を複数回行う
と、溝106 内に埋設したシリコン酸化層108 のうちシリ
コン基板101 から突出した部分がフッ酸によって等方的
にエッチングされる。このようにシリコン酸化層108 に
等方的なエッチングが生じると、溝106 に埋め込まれた
シリコン酸化層108 には図１３(a) に示すような凹部12
1 が形成される。

【００１３】そのような凹部121 は素子形成領域と素子
分離領域Ｓの間に形成されるので、その凹部121 から溝
106 の上縁（肩部）の部分が露出してしまう。したがっ
て、その素子分離領域Ｓを跨いで形成されたゲート電極
110 に電圧が印加されると、図１３(b) に示すように、
その溝106 の縁部の肩部に電界Ｅが集中する。これによ
り、ゲート電圧が低い状態でも溝106 の肩部近傍のシリ
コン基板101を通してリーク電流が流れやすくなる。即
ち、閾値の低い寄生トランジスタが形成されたと等しい
状態になり、ＭＯＳトランジスタは図１４に示すような
特性となる。

【００１４】そのトランジスタ特性の測定結果を示す
と、ｎ型ＭＯＳトランジスタでは図１５(a) 、ｐ型ＭＯ
Ｓトランジスタでは図１６(a) のようなトランジスタ特
性が得られ、図１４と同じような特徴が表れている。図
１５(a) 、図１６(a) の特性曲線の変化を求めると、図
１５(b) 、図１６(b) のような変化が表れ、そこに現れ
る小さなピークは、図１４に示す寄生トランジスタの特
性曲線と通常のトランジスタの特性曲線の境界での変化
を示している。なお、図１５(a) 、図１６(a) のゲート
電極の大きさは、ゲート長／ゲート幅を１／１０であ
る。

【００１５】そのような寄生ＭＯＳトランジスタによっ
て閾値電圧が低下する現象は、ハンプ（hump）とよばれ
る。そして、寄生トランジスタのリーク電流を低減する
ために、溝106 の肩部にイオン注入を行うことが、B. D
avari et al., IEDM 1988 pp.92-95に提案されている。
しかし、この方法では、溝106 の肩部だけでなくその周
辺にまで不純物が拡がるので素子形成領域を狭くしてし
まう。

【００１６】また、その他の方法としては、溝106 の肩
部を熱酸化して丸めることにより、その部分での電界集
中を低減することが、提案されている。しかし、溝106
の肩部を丸めるためには、１２００℃近い高温酸化が必
要になり、そのような温度では大口径の半導体ウェハが
反り易くなる。その他の方法として、ＣＭＰとＲＩＥの
ストッパ層として、シリコン窒化層103 の代わりに多結
晶シリコン層を用い、その多結晶シリコン層をそのまま
ゲート電極として用いる方法が、'96 International El
ectron Device Meeting において発表されている。しか
し、この方法ではゲート電極及びゲート酸化層を通して
ウェル形成用の不純物イオン注入を行う必要があるため
に、ゲート酸化層がダメージを受ける。しかも、酸化防
止マスクをパターニングしてゲート電極を形成すること
になるために、ＣＭＰとＲＩＥの処理の均一性に従っ
て、ゲート電極の高さも不均一となる。これにより、ト
ランジスタ特性のバラツキが大きくなることが懸念され
ている。

【００１７】また、図１２(a) に示すシリコン酸化層10
8 のシリコン基板101 から突出したシリコン酸化膜108
の側面に絶縁性サイドウォールを形成し、この絶縁性サ
イドウォールにより凹部121 を埋め込む方法が、Pierre
C. Fazan et al., IEDM 1993, PP.57-60 に記載されて
いる。しかし、この方法では、サイドウォールを形成す
る際に、絶縁層の成長のバラツキと、絶縁層のエッチバ
ックのバラツキを抑えることが必要であり、制御性良く
サイドウォールを形成することが難しい。さらに、ゲー
ト酸化層を形成する前に、サイドウォール形成のための
エッチバックを行うために、エッチバック時のイオン照
射によってシリコン基板の表面が荒れるのでゲート酸化
層への悪影響も懸念される。

【００１８】本発明の目的は、良好なトランジスタ特性
が得られ、半導体ウェハの欠陥を防止することができる
半導体装置の製造方法を提供することにある。

【００１９】

【課題を解決するための手段】上記した課題は、図１〜
図４に例示するように、半導体基板１の上にストッパ層
３を形成する工程と、前記ストッパ層３に第一の開口部
６ａを形成し、該第一の開口部６ａにより素子分離領域
Ａを確定する工程と、前記第一の開口部６ａを通して前
記半導体基板１をエッチングし、これにより前記半導体
基板１に溝７を形成する工程と、前記溝７の周囲にある
前記ストッパ層３を部分的にエッチングして前記第一の
開口部６ａの幅を広げる工程と、前記ストッパ層３の上
と前記第一の開口部６ａの中と前記溝７の内部に酸化膜
９を形成する工程と、前記ストッパ層３よりも上の前記
酸化膜９を除去する工程と、前記ストッパ層３を除去す
る工程と、前記溝７から突出した前記酸化膜９の側部を
縮小化する工程とを有することを特徴とする半導体装置
の製造方法によって解決する。

【００２０】上記した半導体装置の製造方法において、
前記酸化膜９の形成はシリコン酸化膜の形成であって、
前記半導体基板１から突出した酸化膜９はフッ酸によっ
て縮小化されることを特徴とする。ここで、前記第一の
開口部６ａを広げる工程における前記第一の開口部の６
ａ拡張幅は、前記フッ酸によって前記酸化膜９が縮小化
される幅よりも広いことを特徴とする。

【００２１】上記した半導体装置の製造方法において、
前記ストッパ層３上の前記酸化膜９の除去は、研磨又は
異方性エッチングによって行われることを特徴とする。
上記した半導体装置の製造方法において、前記ストッパ
層３に第一の開口部６ａを形成する前に、前記ストッパ
層３の上にマスク層４を形成した後に、前記第一の開口
部６ａを形成しようとする領域上で前記マスク層４に第
二の開口部６ｂを形成する工程と、前記ストッパ層３の
第一の開口部６ａを拡張させることによって、前記マス
ク層４は前記第一の開口部６ａの上でオーバーハングさ
せる工程とをさらに有することを特徴とする。この場
合、前記第一の開口部６ａの拡張の後に前記マスク層４
を除去する工程を更に含むことを特徴とし、又は、前記
第一の開口部６ａの拡張の後に、前記マスク層４の前記
第二の開口部６ｂを前記第一の開口部６ａと同等又はそ
れ以上に拡張することを特徴とする。また、前記ストッ
パ層３は窒化シリコンの成長によって形成され、前記マ
スク層４は酸化シリコンの成長又はレジストの塗布によ
って形成され、前記ストッパ層３の第一の開口部６ａの
拡張は、酸化シリコンに対する前記ストッパ層３の選択
エッチングによって行われ、前記酸化膜９は酸化シリコ
ンの成長によって形成されることを特徴とする。さら
に、前記第一の開口部６ａの拡張は、CF₄、CHF₃、HBr
、Arのガスを任意に組み合わせるドライエッチング
か、或いは、リン酸溶液によるウェットエッチングのい
ずれかによって行われることを特徴とする。

【００２２】上記した半導体装置の製造方法において、
前記ストッパ層３と前記半導体基板１の間に基板保護層
２を形成する工程をさらに有することを特徴とする。
上記した半導体装置の製造方法において、前記ストッパ
層３は窒化シリコンの成長によって形成され、前記酸化
膜９は酸化シリコンの成長によって形成されることを特
徴とする。

【００２３】上記した半導体装置の製造方法において、
前記溝７を形成した後であって第一の開口部６ａを拡張
する前に、前記溝７内壁に基板保護層８を形成する工程
を有することを特徴とする。上記した半導体装置の製造
方法において、前記溝７内に前記酸化膜９を形成する前
に、前記溝７内壁に基板保護層２０を形成する工程を有
することを特徴とする。

【００２４】上記した半導体装置の製造方法において、
前記ストッパ層の膜厚は、前記溝から突出した前記酸化
膜を跨いで形成される電極の膜厚の１．２倍以下である
ことを特徴とする。次に、本発明の作用について説明す
る。本発明によれば、半導体基板に形成した素子分離用
の溝に酸化膜を充填する場合に、溝から上方に突出する
酸化膜を溝よりも広くなるように残している。

【００２５】このため、その後の基板表面で酸化膜を縮
小するようなエッチング処理を行っても、溝の中へ向け
てのエッチャントの供給が酸化膜の突起によって妨げら
れることになり、これにより、溝内の酸化膜に凹部が形
成されることが防止され、素子分離用溝を跨ぐ電極から
の電界が溝の肩で集中しなくなる。ストッパ層の開口部
を拡張するためには、その上に二酸化シリコンのような
マスク層を形成し、そのマスク層と基板の間にストッパ
層を挟み、ストッパ層を選択的に横方向に等方エッチン
グすることによってその開口部が均一に拡張する。その
選択的なエッチングは、ウェットであってもドライであ
ってもよく、窒化シリコンからなるストッパ層を使用す
る場合には、マスク層を酸化シリコンによって形成し、
ストッパ層をリン酸によるウェットエッチングか、又は
CF₄、CHF₃、HBr 、Arのガスを任意に組み合わせるドラ
イエッチングによって等方的且つ選択的にエッチングす
る。

【００２６】なお、溝から露出する半導体基板をエッチ
ングや汚染から保護するために、酸化シリコンのような
保護層によって溝内面を覆うのが好ましい。

【００２７】

【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。図１〜図３は、本発明の半
導体装置の製造工程の一実施形態を示す断面図である。
まず、図１(a) に示すような状態になるまでを説明す
る。

【００２８】最初に、シリコン基板（半導体基板）１の
主面を熱酸化して、その主面上に厚さ１０nmの第一のシ
リコン酸化層２を形成する。続いて、第一のシリコン酸
化層（基板保護層）２の上にシリコン窒化層（ストッパ
層）３をＣＶＤにより形成し、さらに、シリコン窒化層
３の上に、厚さ１００nmの第二のシリコン酸化層（マス
ク層）４をＣＶＤにより成長する。シリコン窒化層３の
厚さは４０nm以上であって後述するゲート電極材の膜厚
の１．２倍以下が好ましい。その厚さの詳細について
は、後述する。

【００２９】その後に、第二のシリコン酸化層４の上に
レジスト（マスク層）５を塗布し、これを露光、現像し
て素子分離領域Ａに窓５ａを形成する。その素子分離領
域Ａの窓５ａの幅は、例えば１μｍ以下であり、半導体
素子の微細化が進むにつれて０．２μｍ又はそれ以下と
小さくなる。次に、図１(b) に示すように、窓５ａを通
して第二のシリコン酸化層４、シリコン窒化層３をエッ
チングして窓５ａの下に開口部６ａ，６ｂを形成する。
続いて、窓５ａ及び開口部６ａ，６ｂを通してシリコン
基板１をエッチングして深さ０．５μｍの溝７を形成す
る。これらの場合、第一及び第二のシリコン酸化層２，
４及びシリコン窒化層３のエッチングガスとしてCF₄ と
CHF₃とArの混合ガスを用いる。また、シリコン基板１の
エッチングガスとしてＨＢｒとＯ₂の混合ガス又はＣｌ
₂とＯ₂の混合ガスを用い、これにより溝７の側面が傾
斜し、その傾斜により溝７の肩部（上縁部）にかかる電
界集中を緩和させる。第二のシリコン酸化層４は、例え
ば７５０〜８００℃の温度で形成する。

【００３０】次に、レジスト５を溶剤により除去した後
に、図１(c) に示すように、シリコン基板１の溝７の内
壁面を熱酸化して厚さ５nmの第三のシリコン酸化層（基
板保護層）８を成長し、これにより溝７の内面を第三の
シリコン酸化層８で覆う。続いて、図２(a) に示すよう
に、第一のシリコン酸化層２と第二のシリコン酸化層４
に挟まれたシリコン窒化層３を開口部６ａ，６ｂを通し
て約１４０℃の熱リン酸でサイドエッチングして、シリ
コン窒化層３の開口部６ａを５０nm程度広げる。この場
合、第一及び第二のシリコン酸化層２，４は熱リン酸に
よって殆どエッチングされないので、開口部６ｂでは、
第二のシリコン酸化層４がシリコン窒化層３からオーバ
ーハングした状態になり、しかも、溝７から露出するシ
リコン基板１の面は第三のシリコン酸化層８によって熱
リン酸から保護される。

【００３１】シリコン窒化層３のエッチングは、熱リン
酸によるウェットエッチングの他にCF₄、CHF₃、HBr 、
Arのガスを任意に選択したドライエッチングでもよい。
この後に、図２(b) に示すように、希釈フッ酸液によっ
て第一、第二及び第三のシリコン酸化層２，４，８をエ
ッチングして、開口部６ａ，６ｂから露出した第一及び
第二のシリコン酸化層２，４を除去するとともに、第三
のシリコン酸化層８のうちシリコン窒化層３に対するオ
ーバーハング部分を除去する。第三のシリコン酸化層８
の横方向のエッチング量は５０ｎｍ以上にする。この場
合、第二のシリコン酸化層４ではその等方エッチングに
より開口部６ｂがシリコン窒化層３の開口部６ａよりも
拡がるとともに、第二のシリコン酸化層４での縁の角が
取れてなだらかになる。

【００３２】次に、図２(c) に示すように、第四のシリ
コン酸化層９をＣＶＤにより０．６〜１μｍ程度の厚さ
に成長して、第四のシリコン酸化層９によってシリコン
窒化層３及び第三のシリコン酸化層４を覆うとともに溝
７の中を埋め込むようにする。そのＣＶＤの際にはSiH₄
と酸素の混合ガスか、或いはＴＥＯＳとオゾンの混合ガ
スを使用する。第四のシリコン酸化層９の成長の後に、
約１０００℃のアニールによって第四のシリコン酸化層
９の層内を緻密化する。

【００３３】続いて、第四のシリコン酸化層９及び第三
のシリコン酸化層４をＣＭＰにより研磨することによ
り、シリコン窒化層３の上の第三及び第四のシリコン酸
化層４，９を除去する。その研磨は、回転する上下の定
盤（不図示）の間にシリコン基板１を挟んで行われる。
上下の定盤の回転速度をそれぞれ２０rpm 、上下の定盤
間の圧力を５ＰＳＩ、バックプレッシャーを５ＰＳＩと
し、研磨剤としてコロイダルシリカを主成分としたスラ
リー、又は、酸化セリウム系スラリーを用いる。このよ
うな条件ではシリコン窒化層３のエッチングレートが小
さくてこれが研磨の終点となり、この研磨を終えた状態
では第四のシリコン酸化層９がシリコン窒化層３の開口
部６ａと溝７の中にのみ残ることになる。

【００３４】次に、熱リン酸溶液によってシリコン窒化
層３を除去すると、図３(a) に示すように、溝７を埋め
込んでいる第四のシリコン酸化層９の一部がシリコン基
板１上に突起９ａとし現れ、その突起７ａは素子分離領
域Ａから素子形成領域Ｂにはみ出た状態になる。この後
に、シリコン基板１上に残った第一のシリコン酸化層２
を希釈フッ酸によって除去し、さらに、シリコン基板１
の表面を熱酸化して犠牲酸化層（不図示）を成長し、シ
リコン基板１にイオン注入により一導電型のウェル１０
を形成した後に、犠牲酸化層を希釈フッ酸によって除去
する。

【００３５】そのような２回のフッ酸処理によって第四
のシリコン酸化層９の突起９ａは、図３(b) に示すよう
に、縮小化して素子形成領域Ｂへのはみ出し量αが小さ
くなるか、或いははみ出し部分がなくなるとともに、突
起９ａの肩部が丸くなる。これにより、溝７の中のシリ
コン酸化層９にはエッチャントが供給されないので、溝
７の中とその上に存在するシリコン酸化層９には従来の
ような凹部が形成されることはない。

【００３６】なお、突起９ａの素子形成領域Ｂへのはみ
出し量αは、図２(a) に示すシリコン窒化層３の側方へ
のエッチング量と、フッ酸による突起９ａの縮小量を予
め調査しておき、犠牲酸化層除去の後で突起９ａの外縁
が溝７の上縁と一致するか、或いは数nm以下と僅かに素
子形成領域Ｂにはみ出るように調整する。その調整は、
制御性よく行える。

【００３７】これにより、溝７内に埋め込まれた第四の
シリコン酸化層９によって素子分離構造が完成する。次
に、図３(c) に示すように、シリコン基板１の表面を熱
酸化して層厚５nmのゲート酸化層（ゲート絶縁膜）１１
を形成し、ついで、素子形成領域Ｂから素子分離領域Ａ
にかけてゲート電極１２を形成した後に、シリコン基板
１内の不純物と反対導電型の不純物をゲート電極１２の
両側にイオン注入してソース、ドレインとなる不純物拡
散層１３，１４を形成する。これにより図４に示すＭＯ
Ｓトランジスタの形成工程が終了する。

【００３８】不純物拡散層１３，１４を形成するために
シリコン基板１にイオン注入される不純物として、ウェ
ル１０がｎ型の場合にはｐ型不純物（ホウ素等）であ
り、又はウェル１０がｐ型の場合にはｎ型不純物（燐、
砒素等）である。以上のような工程により形成したｎ型
ＭＯＳトランジスタのトランジスタ特性を測定したとこ
ろ、図５(a) のような結果が得られ、寄生ＭＯＳトラン
ジスタの存在が確認されなかった。即ち、図５(b) に示
すように、トランジスタ特性曲線には変化の顕著さを示
すピークが存在せず、閾値電圧の低下は殆ど見られなか
った。同様に、ｐ型ＭＯＳトランジスタのトランジスタ
特性を調べたところ図６(a) のような結果が得られ、そ
のトランジスタ特性曲線の変化は図６(b) のようになっ
て寄生容量の存在が確認されなかった。なお、図５(a)
、図６(a) のゲート電極１２の大きさは、ゲート長／
ゲート幅を１／１０である。

【００３９】また、逆狭チャネル効果を調べたところ、
図７に示すような結果が得られた。即ち、上記した実施
形態の製造工程によって形成したＭＯＳトランジスタの
うちゲート電極の幅（即ちチャネル長方向と直行する方
向のゲート電極の長さ）を変えて閾値電圧（Ｖth）の変
化を調べたところ図７の三角プロットに示すように、ゲ
ート幅の変化に対して閾値電圧に殆ど変化が見られなか
った。この場合、突起９ａのフッ酸処理の時間を１１分
として突起９ａの側部を溝７の上縁とほぼ一致するよう
にした。

【００４０】これに対して、従来方法による図１３(b)
に示すような構造のＭＯＳトランジスタのゲート幅の変
化に対する閾値電圧（Ｖth）の変化を調べたところ、図
７の黒丸プロットに示すように、ゲート幅が小さくなる
につれて閾値電圧も小さくなることがわかった。これ
は、寄生容量のトランジスタ特性に占める影響が大きく
なるからである。

【００４１】ところで、トランジスタが形成される領域
（活性領域ともいう）の幅が狭くなるにつれて、図２
(a) に示すようなシリコン窒化層３をサイドエッチング
する場合のサイドエッチングの許容量Ｌが重要になり、
それは次のようにして決定される。ゲート酸化層１１の
形成前には、熱酸化膜を２０nmエッチングする程度のフ
ッ酸処理がなされる。また、アニールを経た溝７内の第
四のシリコン酸化層９の膜質は、熱酸化膜とほぼ同じに
なる。

【００４２】したがって、そのようなフッ酸処理により
突起９ａの幅が溝７よりも狭小になることを防止する必
要がある。その極小化を防止するためには、シリコン窒
化層３の開口部６ａの両側の幅をそれぞれ溝６ａよりも
２０nm以上ずつ広げて突起９ａの幅を予め広く確保して
おく必要がある。他方、ＭＯＳトランジスタが形成され
る活性領域の幅を狭くし、且つ開口部６ａの幅を広げす
ぎると、図８に示すように、シリコン窒化層３の幅が細
くなりすぎて第二のシリコン酸化層４がリフトオフする
ことがあるのでこれを防止する必要がある。現在のとこ
ろ、横方向のエッチング量が最小の活性領域の幅の４５
％であれば、第二のシリコン酸化層４がリフトオフしな
い。例えば、最小の活性領域の幅Ｗ₁が２００nmの場合
には、開口部６ａを通したシリコン窒化層３のサイドエ
ッチング量Ｌ₁の最大許容値は９０nmである。

【００４３】サイドエッチング量としては、最小の活性
領域幅Ｗ₁が２００nmの場合にはシリコン窒化層３のサ
イドエッチング量は２０〜９０nmであり、また、最小の
活性領域幅が１８０nmの場合には２０〜８１nmである。
次に、突起９ａの高さを決めるシリコン窒化層３の厚さ
について説明する。図３(a) に示すように、シリコン窒
化層３の膜厚によって規定される突起９ａの高さｈが低
すぎると、図９に示すように、溝７の上縁（肩）とその
近傍に形成される寄生ＭＯＳトランジスタＴ_r1が容易に
ＯＮしてしまう。その寄生ＭＯＳトランジスタＴ_r1はハ
ンプを生じさせる原因になる。なお、図９において符号
Ｔ_r0は、本来のＭＯＳトランジスタを示している。

【００４４】電源電圧が１．８Ｖの場合に、寄生ＭＯＳ
トランジスタＴ_r1がＯＮしないための突起９ａの高さｈ
の低い法の限界は約４０nmである。その閾値Ｖ_thは次の
式で決定される。Ｖ_th＝Ｖ_fb＋２φＦ＋√（２ε_si・ｑ・ＮＡ・２φＦ）×１／Ｃ_0x (1) ただし、Ｖ_fbはフラットバンド電圧、φＦはフェルミポ
テンシャル、ε_siはシリコンの誘電率、ｑは電気素量
（単位はＣ）、ＮＡは基板不純物濃度である。また、Ｃ
_0xは、Ｃ_0x＝ε_ox／ｄで示される。ただし、ε_oxは酸化
シリコンの誘電率、ｄはゲート酸化層の厚さであって単
位はcmである。さらに次の関係がある。

【００４５】ε_si＝１１．７ε₀ ε_ox＝３．９ε₀ φＦ＝ｋ・Ｔ・In（ＮＡ／ni）ここで、ε₀（真空誘電率）＝８．８５４×１０
^-14（Ｆ／cm）、ｋ＝８．６２×１０^-5、ｎｉ＝１．４
５×１０¹⁰、ｋ＝８．６２×１０^-5、ｑ＝１．６×１０
^-19Ｃである。また、Ｔ（絶対温度）＝３００Ｋ、Ｖ_fb
＝１．０５４Ｖ、ｄ＝４０×１０^-7cmとすると、式
（１）のＶ_thは次のようなる。

【００４６】Ｖ_th＝１．７５６kg^-1・ｍ^-2・sec²・coul・volt 閾値Ｖ_thは、Ｃ_0x以外は全て基板側で決まる定数であ
り、その影響力から考えて突起９ａの基板からの突出量
が小さい場合には、閾値電圧の深い（小さい）寄生容量
ＭＯＳトランジスタＴ_r1ができてしまう。上記した条件
では、突出量が４０nmで寄生ＭＯＳトランジスタＴ_r1の
閾値が１．８Ｖとなるので、窒化シリコン層３の膜厚は
４０nm以上が好ましいといえる。これに対して、突出量
の上限がどこまで許容されるかということについては、
寄生ＭＯＳトランジスタＴ_r1の空乏化率又はゲート電極
の厚さによって決定される。

【００４７】例えば、突起９ａの突出量が大きすぎる
と、ゲート電極１２を形成する際に、シリコン基板１の
活性領域に凹部が形成される。即ち、ゲート電極１２を
形成するためには、図１０(a) に示すように、突起９ａ
を覆うようにして不純物がドープされた多結晶シリコン
層１２ａを形成し、ついで、その多結晶シリコン層１２
ａをパターニングすることになる。しかし、ゲート電極
１２のパターンを構成しない多結晶シリコン層１２ａの
うち、図１０(b) のように突起９ａの側面に残る部分を
完全に除去するためには、突起９ａの高さのうち多結晶
シリコン膜１２ａの膜厚を引いた残りの量を除去するた
めのオーバエッチング時間が必要となる。このオーバエ
ッチングによれば、ゲート電極１２の側方のゲート酸化
層１１も同時にエッチングされるので、その後に生じる
であろうシリコン基板１のエッチングを防止する必要が
ある。このためには、ゲート電極１２となる多結晶シリ
コン膜１２ａの１．２倍程度の突起９ａの高さｈが妥当
となる。例えば、ゲート電極１２の膜厚を２００nmとす
る場合の突起９ａの高さｈの上限は２４００nm、ゲート
電極の膜厚を１８０nmとする場合の突起９ａの高さｈの
上限は２１６nmとなるのが妥当である。

【００４８】なお、上記した素子分離構造を構成する第
四のシリコン酸化層９をシリコン窒化層３の上から除去
する際に、ＣＭＰを用いたがCF₄とCHF₃の混合ガスを使
用するＲＩＥを適用してもよい。また、シリコン窒化層
３の上の第三のシリコン酸化層４は、シリコン基板１を
エッチングして溝７を形成する際のマスクとして用いる
ものであるが、レジスト層で代用してもよく、この場合
シリコン窒化層３上の第三のシリコン酸化層４の成長は
省略してもよい。

【００４９】さらに、第四のシリコン酸化層９を形成す
る前に、溝の内周面に沿って図２(b) に示すように第五
のシリコン酸化層（基板保護層）２０を形成しておいて
もよい。

【００５０】

【発明の効果】以上述べたように本発明によれば、半導
体基板に形成した素子分離用の溝に酸化膜を充填する際
に、半導体基板から突出してはみ出る酸化膜の範囲をス
トップ層の開口部の拡張によって溝よりも広く画定した
ので、その後の基板表面で酸化膜を縮小するようなエッ
チング処理を行っても、溝の中へ向けたエッチャントの
供給が抑制されることになり、これにより、溝の中とそ
の上に存在する酸化膜に凹部が形成されることを防止で
き、素子分離領域に形成される電極からの電界が溝の肩
で集中することを防止できる。

【図面の簡単な説明】

【図１】図１(a) 〜(c) は、本発明の半導体装置の製造
工程の一実施形態を示す断面図（その１）である。

【図２】図２(a) 〜(c) は、本発明の半導体装置の製造
工程の一実施形態を示す断面図（その２）である。

【図３】図３(a) 〜(c) は、本発明の半導体装置製造工
程の一実施形態を示す断面図（その３）である。

【図４】図４は、本発明の半導体装置の製造工程の一実
施形態を経て形成されたＭＯＳトランジスタを示す断面
図である。

【図５】図５(a) は、本発明の一実施形態によって形成
したｎ型ＭＯＳトランジスタのゲート電圧とドレイン電
流の関係を示すトランジスタ特性図であり、図５(b) は
図５(a) のゲート電圧に対するlog ＩＤの変化を示す図
である。

【図６】図６(a) は、本発明の一実施形態によって形成
したｐ型ＭＯＳトランジスタのゲート電圧とドレイン電
流の関係を示すトランジスタ特性図であり、図６(b) は
図６(a) のゲート電圧に対するlog ＩＤの変化を示す図
である。

【図７】図７は、本発明の一実施形態により形成された
ＭＯＳトランジスタと従来工程により形成されたＭＯＳ
トランジスタのそれぞれの逆狭チャネル効果を示す特性
図である。

【図８】図８は、本発明の一実施形態でマスクとして使
用するシリコン窒化層のサイドエッチングの最適化を説
明するための断面図である。

【図９】図９は、本発明の一実施形態で素子領域に形成
されるＭＯＳトランジスタと、素子分離領域の溝の上縁
に形成される寄生トランジスタの断面とこれに対応する
トランジスタの等価回路図である。

【図１０】図１０(a),(b) は、素子分離領域の溝の中と
上に形成されるシリコン酸化膜の突起の高さとゲート電
極を構成する多結晶シリコン膜の厚さとの関係を示す断
面図である。

【図１１】図１１(a) 〜(d) は、従来の半導体装置の製
造工程の一例を示す断面図（その１）である。

【図１２】図１２(a),(b) は、従来の半導体装置の製造
工程の一例を示す断面図（その２）である。

【図１３】図１３(a),(b) は、従来の半導体装置の製造
工程の素子分離の酸化膜に形成される欠陥を示す断面図
である。

【図１４】図１４は、図１３(b) に示したＭＯＳトラン
ジスタのトランジスタ特性図である。

【図１５】図１５(a) は、従来工程によって形成したｎ
型ＭＯＳトランジスタのゲート電圧とドレイン電流の関
係を示すトランジスタ特性図であり、図１５(b) は図１
５(a) のゲート電圧に対するlog ＩＤの変化を示す図で
ある。

【図１６】図１６(a) は、従来工程によって形成したｐ
型ＭＯＳトランジスタのゲート電圧とドレイン電流の関
係を示すトランジスタ特性図であり、図１６(b) は図１
６(a) のゲート電圧に対するlog ＩＤの変化を示す図で
ある。

【符号の説明】

１…シリコン基板（半導体基板）、２…第一のシリコン
酸化層、３…シリコン窒化層（ストップ層）、４…第二
のシリコン酸化層、５…レジスト、６ａ，６ｂ…開口
部、７…溝、８…第三のシリコン酸化層、９…第四のシ
リコン酸化層、９ａ…突起、１０…ウェル、１１…ゲー
ト酸化膜、１２…ゲート電極、１３、１４…不純物拡散
層。

Claims

【特許請求の範囲】

【請求項１】半導体基板の上にストッパ層を形成する工
程と、前記ストッパ層に第一の開口部を形成し、該第一の開口
部により素子分離領域を確定する工程と、前記第一の開口部を通して前記半導体基板をエッチング
し、これにより前記半導体基板に溝を形成する工程と、前記溝の周囲にある前記ストッパ層を部分的にエッチン
グして前記第一の開口部の幅を広げる工程と、前記ストッパ層の上と前記第一の開口部の中と前記溝の
内部に酸化膜を形成する工程と、前記ストッパ層よりも上の前記酸化膜を除去する工程
と、前記ストッパ層を除去する工程と、前記溝から突出した前記酸化膜の側部を縮小化する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項２】前記酸化膜の形成はシリコン酸化膜の形成
であって、前記半導体基板から突出した前記酸化膜はフ
ッ酸によって縮小化されることを特徴とする請求項１記
載の半導体装置の製造方法。
【請求項３】前記第一の開口部を広げる工程における前
記第一の開口部の拡張幅は、前記フッ酸によって前記酸
化膜が縮小化される幅よりも広いことを特徴とする請求
項２記載の半導体装置の製造方法。
【請求項４】前記ストッパ層上の前記酸化膜の除去は、
研磨又は異方性エッチングによって行われることを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項５】前記ストッパ層に第一の開口部を形成する
前に、前記ストッパ層の上にマスク層を形成した後に、
前記第一の開口部を形成しようとする領域上で前記マス
ク層に第二の開口部を形成する工程と、前記ストッパ層の第一の開口部を拡張させることによっ
て、前記マスク層は前記第一の開口部の上でオーバーハ
ングさせる工程とをさらに有することを特徴とする請求
項１記載の半導体装置の製造方法。
【請求項６】前記第一の開口部の拡張の後に前記マスク
層を除去する工程を更に含むことを特徴とする請求項５
記載の半導体装置の製造方法。
【請求項７】前記第一の開口部の拡張の後に、前記マス
ク層の前記第二の開口部を前記第一の開口部と同等又は
それ以上に拡張することを特徴とする請求項５記載の半
導体装置の製造方法。
【請求項８】前記ストッパ層は窒化シリコンの成長によ
って形成され、前記マスク層は酸化シリコンの成長又はレジストの塗布
によって形成され、前記ストッパ層の第一の開口部の拡張は、酸化シリコン
に対する前記ストッパ層の選択エッチングによって行わ
れ、前記酸化膜は酸化シリコンの成長によって形成されるこ
とを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】前記ストッパ層と前記半導体基板の間に基
板保護層を形成する工程をさらに有することを特徴とす
る請求項１記載の半導体装置の製造方法。
【請求項１０】前記溝を形成した後であって第一の開口
部を拡張する前に、前記溝内壁に基板保護層を形成する
工程を有することを特徴とする請求項１記載の半導体装
置の製造方法。
【請求項１１】前記溝内に前記酸化膜を形成する前に、
前記溝内壁に基板保護層を形成する工程を有することを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】前記ストッパ層の膜厚は、前記溝から突
出した前記酸化膜を跨いで形成される電極の膜厚の１．
２倍以下であることを特徴とする請求項１記載の半導体
装置の製造方法。