JPH1174352A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1174352A
JPH1174352A JP9339303A JP33930397A JPH1174352A JP H1174352 A JPH1174352 A JP H1174352A JP 9339303 A JP9339303 A JP 9339303A JP 33930397 A JP33930397 A JP 33930397A JP H1174352 A JPH1174352 A JP H1174352A
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英司 鈴木
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  • Formation Of Insulating Films (AREA)
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Abstract

(57)【要約】 【課題】 従来のBPSG膜を用いた層間絶縁膜に比べ
て低温での成膜が可能であり、平坦性に優れ、かつ信頼
性の高いコンタクト構造の形成が可能な、半導体基板上
の層間絶縁膜を含む半導体装置およびその製造方法を提
供する。 【解決手段】 層間絶縁膜I1を形成する工程は、少な
くとも以下の工程(a)〜(c)を含む。 (a)水素を含むシリコン化合物と過酸化水素とを化学
気相成長法によって反応させて第1のシリコン酸化膜2
2を形成する工程、(b)シリコン化合物、酸素および
酸素を含む化合物の少なくとも1種、および不純物を含
む化合物を化学気相成長法によって反応させて多孔性の
第2のシリコン酸化膜24を形成する工程、および
(c)600〜850℃の温度でアニール処理を行い、
第1および第2のシリコン酸化膜を緻密化する工程。第
1のシリコン酸化膜22は、BPSG膜に比べて低い温
度で成膜され、それ自体で優れた自己平坦化特性を有す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にハーフミクロン以下の微細化
が可能であって、層間絶縁膜を有する半導体装置および
その製造方法に関する。
【0002】
【背景技術】LSIなどの半導体装置においては、素子
の微細化,高密度化および多層化に伴い、層間絶縁膜の
成膜温度の低温下並びに平坦化と、金属配線の形成技術
とが重要な課題となっている。
【0003】層間絶縁膜は、例えば、素子が形成された
基板上に、まず低温で化学気相成長法によってシリコン
酸化膜を成長させ、その後、シラン化合物、酸素あるい
はオゾンと、リンあるいはホウ素などの不純物を含むガ
スを気相反応させてBPSG膜を数百nm〜1μm程度
の厚みで成膜する。その後、窒素雰囲気中で高温でアニ
ールする、いわゆる高温フローにより、BPSG膜を流
動化させてその平坦化を行う。このようにして形成され
た層間絶縁膜にスルーホール(コンタクトホール)を形
成し、チタンやチタンナイトライドからなるバリア層を
形成した後、金属配線層を形成する。
【0004】このようなBPSG膜を用いた層間絶縁膜
の平坦化は、BPSG膜の高温フロー特性を利用して行
われ、BPSG膜中の不純物濃度とアニール温度が高い
ほど、平坦化は進む。そして、BPSG膜が十分な平坦
性と緻密性を得るためには、アニール温度は850℃以
上であることが要求される。
【0005】しかし、微細化されたMOSトランジスタ
のパンチスルーの発生を防止するためには、アニールよ
る過剰なソース,ドレイン不純物層の広がりを抑制する
ことが重要であり、例えばそのためには850℃以下で
処理することが望まれる。また、MOSトランジスタを
構成するソース,ドレイン不純物層の表面にチタンなど
のシリサイド層を形成する場合には、高温アニールで
は、シリサイド層の領域が必要以上に拡大し、接合特性
を劣化させる要因になっている。このような理由から、
層間絶縁膜を低温で形成する技術の開発が要求されてい
る。
【0006】
【発明が解決しようとする課題】本発明の目的は、従来
のBPSG膜を用いた層間絶縁膜に比べて低温での成膜
が可能であり、平坦性に優れ、かつ信頼性の高いコンタ
クト構造の形成が可能な、半導体基板上の層間絶縁膜を
含む半導体装置およびその製造方法を提供することにあ
る。
【0007】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子を含む半導体基板の上に層間絶縁膜を形
成する工程、前記層間絶縁膜にスルーホールを形成する
工程、前記層間絶縁膜および前記スルーホールの表面に
バリア層を形成する工程、および前記バリア層の表面に
導電膜を形成する工程を含み、前記層間絶縁膜を形成す
る工程は、少なくとも以下の工程(a)〜(c)を含む
ことを特徴とする。
【0008】(a)シリコン化合物と過酸化水素とを化
学気相成長法によって反応させて第1のシリコン酸化膜
を形成する工程、(b)シリコン化合物、酸素および酸
素を含む化合物の少なくとも1種、および不純物を含む
化合物を化学気相成長法によって反応させて、多孔性の
第2のシリコン酸化膜を形成する工程、および(c)6
00〜850℃の温度でアニール処理を行う工程。
【0009】この半導体装置の製造方法によれば、工程
(a)によって、シリコン化合物と過酸化水素とを化学
気相成長法によって反応させて第1のシリコン酸化膜を
形成することにより、平坦性の優れた層を形成すること
ができる。すなわち、この工程(a)で形成される第1
のシリコン酸化膜は、それ自体で高い流動性を有し、優
れた自己平坦化特性を有する。そのメカニズムは、シリ
コン化合物と過酸化水素とを化学気相成長法によって反
応させると、気相中においてシラノールが形成され、こ
のシラノールがウエハ表面に堆積することにより流動性
のよい膜が形成されることによると考えられる。
【0010】例えば、シリコン化合物としてモノシラン
を用いた場合には、下記式(1),(1)’などで示さ
れる反応でシラノールが形成される。
【0011】式(1) SiH4+2H22 → Si(OH)4+2H2 式(1)’ SiH4+3H22 → Si(OH)4+2H2O+H2 そして、式(1),(1)’で形成されたシラノール
は、下記式(2)で示される重縮合反応で水が脱離する
ことにより、シリコン酸化物となる。
【0012】式(2) Si(OH)4 → SiO2+2H2O 前記シリコン化合物としては、例えばモノシラン、ジシ
ラン、SiH2Cl2、SiF4、CH3SiH3などの無
機シラン化合物、およびトリプロピルシラン、テトラエ
トキシシランなどの有機シラン化合物などを例示するこ
とができる。
【0013】また、前記工程(a)の成膜工程は、前記
シリコン化合物が無機シリコン化合物の場合には、0〜
20℃の温度条件下で、前記シリコン化合物が有機シリ
コン化合物の場合には、100〜150℃の温度条件下
で、減圧化学気相成長法によって行われることが望まし
い。この成膜工程で、温度が前記上限値より高いと、前
記式(2)の重縮合反応が進みすぎることにより、第1
のシリコン酸化膜の流動性が低くなり、良好な平坦性が
得られにくい。また、温度が前記下限値より低いと、チ
ャンバー内での分解水分の吸着およびチャンバー外での
結露が発生し、成膜装置のコントロールが困難となる不
都合がある。
【0014】前記工程(a)で形成される第1のシリコ
ン酸化膜は、シリコン基板表面の段差を十分にカバーで
きる程度の膜厚で形成されることが望ましい。第1のシ
リコン酸化膜の膜厚は、その下限値は素子を含むシリコ
ン基板表面の凹凸の高さに依存するが、好ましくは30
0〜1000nmである。第1のシリコン酸化膜の膜厚
が前記上限値を超えると、膜自体のストレスでクラック
を生ずることがある。
【0015】前記工程(b)で、シリコン化合物、酸素
および酸素を含む化合物の少なくとも1種、および不純
物を含む化合物を化学気相成長法によって反応させて、
前記第1のシリコン酸化膜の上に多孔性の第2のシリコ
ン酸化膜を形成する。
【0016】この第2のシリコン酸化膜は、キャップ層
として機能するだけでなく、多孔性であって、後の工程
(c)のアニール処理において、第1のシリコン酸化膜
から発生するガス成分を徐々に外部に放出できる。さら
に、この第2のシリコン酸化膜は、多孔性であることに
加え、該膜にリン、ボロンなどの不純物、好ましくはリ
ンを添加することにより、該膜を構成するシリコン酸化
物のSi−O分子間結合力を弱めることで該膜の応力を
緩和することができ、いわば適度に柔らかく更に割れに
くい層を構成できる。また、前記第2のシリコン酸化膜
の重要な役割として、該シリコン酸化膜に含まれるリン
などの不純物がアルカリイオンなどの素子の信頼特性に
悪影響を及ぼす可動イオンのゲッターとしての機能があ
る。第2のシリコン酸化膜に含まれる不純物の濃度は、
前述したゲッタリング機能や膜の応力緩和の点を考慮す
ると、好ましくは1〜6重量%である。
【0017】また、第2のシリコン酸化膜は、100〜
600MPaの圧縮ストレスを有しているため、第1の
シリコン酸化膜が重縮合する際に引張ストレスが増大し
てクラックが入るのを防止する機能がある。さらに、第
2のシリコン酸化膜は、第1のシリコン酸化膜の吸湿を
防止する機能も有する。
【0018】前記工程(b)は、300〜450℃の温
度条件下で、1MHz以下の高周波によるプラズマ化学
気相成長法によって行われることが望ましい。この温度
条件で成膜を行うことにより、工程(c)のアニールで
ガス成分がアニール初期段階で抜けやすくなり、デバイ
スの信頼性が向上する。
【0019】また、前記工程(b)で用いられる、酸素
を含む化合物は、一酸化二窒素(N2O)であることが
望ましい。反応ガスとして一酸化二窒素を用いることに
より、プラズマ状態の一酸化二窒素は第1のシリコン酸
化膜を構成するシリコン化合物の水素ボンド(−H)と
反応しやすいので、第2のシリコン酸化膜を成膜中にも
第1のシリコン酸化膜のガス化成分(水素、水)の脱離
を促進することができる。
【0020】前記工程(b)は、プラズマ化学気相成長
法の代わりに、300〜550℃の温度条件下で常圧化
学気相成長法によって行われてもよい。この場合、前記
工程(b)で用いられる前記酸素を含む化合物はオゾン
であることが望ましい。
【0021】さらに、前記工程(b)で、前記第2のシ
リコン酸化膜を成膜する前に、前記第1のシリコン酸化
膜をオゾン雰囲気にさらすことが望ましい。この工程を
経ることにより、オゾンが第1のシリコン酸化膜を構成
するシリコン化合物の水素ボンド(−H)や水酸基(−
OH)と反応しやすいので、第1のシリコン酸化膜中の
水素や水の脱離を促進することができる。
【0022】また、第2のシリコン酸化膜の膜厚は、平
坦性、クラックの防止の点を考慮すると、好ましくは1
00nm以上である。
【0023】前記工程(c)で、600〜850℃の温
度でアニール処理を行うことにより、前記工程(a)お
よび(b)で形成された第1および第2のシリコン酸化
膜は緻密化され、絶縁性ならびに耐湿性が向上する。
【0024】つまり、第1のシリコン酸化膜についてみ
ると、このアニール処理の初期において、前述した式
(2)による重縮合反応が完了し、この反応に伴って生
じる水や水素は第2のシリコン酸化膜の孔を介して外部
に放出され、第1のシリコン酸化膜は、十分にガス化成
分が除去された状態で緻密に形成される。また、第2の
シリコン酸化膜は、アニール処理によって、多孔質から
緻密な膜になる。
【0025】このアニール処理において、温度を600
℃以上とすることにより、第1および第2のシリコン酸
化膜を十分に緻密にすることができるとともに、例えば
MOS素子を構成するソース,ドレイン拡散層の不純物
の活性化を十分に行うことができる。また、アニール温
度を850℃以下とすることにより、従来のBPSG膜
で必要とされている温度よりも低い温度で層間絶縁膜の
平坦化が可能であるとともに、第1および第2のシリコ
ン酸化膜を十分に緻密化できる。また、アニール温度を
850℃を越える温度で行うと、ソース,ドレイン拡散
層が必要以上に拡大してパンチスルー等の問題を起こ
し、素子の微細化が困難となる。
【0026】第1のシリコン酸化膜上に多孔性の第2の
シリコン酸化膜を形成しておくことにより、工程(c)
でのアニール処理において、ウエハを600〜850℃
の温度下に直接置いた場合のように急激な温度変化があ
っても、前記第2のシリコン酸化膜が適度な柔らかさを
有し、第1のシリコン酸化膜の応力を吸収できるので、
該第1のシリコン酸化膜にクラックを生じることなく、
アニール処理を行うことができる。
【0027】前記工程(c)におけるアニール処理は、
第1のシリコン酸化膜にクラックが生ずることをより確
実に防止するために、連続的もしくは断続的に温度を上
昇させるランピングアニールによって行われることが望
ましい。
【0028】本発明においては、前記工程(a)の前
に、シリコン化合物、および酸素および酸素を含む化合
物の少なくとも1種を化学気相成長法によって反応させ
て、ベース層となるシリコン酸化膜を形成することが望
ましい。このベース層は、その下層であるシリコン基板
に第1のシリコン酸化膜から水分や余分な不純物が移動
しないパッシベーション機能、およびシリコン基板と第
1のシリコン酸化膜との密着性を高める機能を有する。
【0029】また、本発明に係る製造方法においては、
上述した製造方法で得られた層間絶縁膜において、上端
部から底部に向かって徐々に口径が小さくなるテーパ状
のスルーホールが得られる。つまり、前記第1のシリコ
ン酸化膜は第2のシリコン酸化膜に比べてエッチング速
度がわずかに小さく、また、第1のシリコン酸化膜と第
2のシリコン酸化膜とは両者の界面で良好に接している
ので、段差がなく適度な直線状テーパを有するスルーホ
ールが形成される。このようなテーパ状のスルーホール
では、例えばスパッタによってアルミニウム膜あるいは
アルミニウム合金膜を埋め込むことができ、導電性が優
れたコンタクト構造を形成することができる。
【0030】前記スルーホールは、異方性のドライエッ
チングによって形成されたものの他に、等方性のウエッ
トエッチングと異方性のドライエッチングとを組み合わ
せてスルーホールの上端部をさらに湾曲したテーパ状に
形成させたものであってもよい。
【0031】また、前記スルーホール内には、まず、2
00℃以下の温度で、アルミニウムあるいはアルミニウ
ムを主成分とする合金からなる第1のアルミニウム膜を
形成し、その後、300℃以上の温度で、アルミニウム
あるいはアルミニウムを主成分とする合金からなる第2
のアルミニウム膜を形成することが望ましい。
【0032】前記アルミニウムを主成分とする合金とし
ては、銅、シリコン、ゲルマニウム、マグネシウム、コ
バルト、ベリリウムなどから選択される少なくとも1種
との、2元あるいは3元以上の合金を例示することがで
きる。
【0033】以上の製造方法によって形成された半導体
装置は、素子を含む半導体基板、前記半導体基板の上に
形成された層間絶縁膜、前記層間絶縁膜に形成されたス
ルーホール、前記層間絶縁膜および前記スルーホールの
表面に形成されたバリア層、および前記バリア層の上に
形成された導電膜を含み、前記層間絶縁膜は、シリコン
化合物と過酸化水素との重縮合反応によって形成された
第1のシリコン酸化膜、および前記第1のシリコン酸化
膜の上に形成され、不純物を含有する第2のシリコン酸
化膜、を含む。
【0034】
【発明の実施の形態】図1〜図4は、本発明に係る半導
体装置の製造方法および半導体装置の一実施の形態を説
明するための概略断面図である。図1(A)〜(C)お
よび図2(A),(B)は第1層の配線領域L1を、図
3(A),(B)および図4(A),(B)は第2層の
配線領域L2を製造するための工程を示す。
【0035】以下に、半導体装置の製造方法の一例を示
す。
【0036】(A)図1(A)に示す工程について説明
する。
【0037】(素子の形成)まず、一般的に用いられる
方法によって、シリコン基板11にMOS素子が形成さ
れる。具体的には、例えば、シリコン基板11上に選択
酸化によってフィールド絶縁膜12が形成され、アクテ
ィブ領域にゲート酸化膜13が形成される。チャネル注
入により、しきい値電圧を調整した後、SiH4を熱分
解して成長させたポリシリコン膜の上にタングステンシ
リサイドをスパッタし、さらにシリコン酸化膜18を積
層し、さらに所定パターンにエッチングすることによ
り、ゲート電極14が形成される。このとき、必要に応
じて、フィールド絶縁膜12上にポリシリコン膜および
タングステンシリサイド膜からなる配線層37が形成さ
れる。
【0038】次いで、リンをイオン注入することにより
ソース領域あるいはドレイン領域の低濃度不純物層15
が形成される。次いで、ゲート電極14のサイドにシリ
コン酸化膜からなる側壁スペーサ17が形成された後、
ヒ素をイオン注入し、ハロゲンランプを用いたアニール
処理によって不純物の活性化を行うことにより、ソース
領域あるいはドレイン領域の高濃度不純物層16が形成
される。
【0039】次に、100nm以下の気相成長シリコン
酸化膜を形成し、該膜をHFとNH4Fの混合水溶液で
選択的にエッチングすることにより、所定のシリコン基
板領域を露出させる。続いて、例えばチタンを30〜1
00nm程度の膜厚でスパッタし、酸素を50ppm以
下に制御した窒素雰囲気中において650〜750℃の
温度で数秒〜60秒程度の瞬間アニールを行うことによ
り、開口したシリコン基板表面にチタンのモノシリサイ
ド層が、シリコン酸化膜18上にはチタンリッチのチタ
ンナイトライド(TiN)層が形成される。次いで、N
4OHとH22の混合水溶液中に浸漬すると、前記チ
タンナイトライド層はエッチング除去されてシリコン基
板表面のみにチタンのモノシリサイド層が残る。さら
に、750〜850℃のランプアニールを行って、前記
モノシリサイド層をダイシリサイド化させて、高濃度不
純物層16の表面に自己整合的にチタンシリサイド層1
9が形成される。
【0040】なお、ゲート電極14をポリシリコンのみ
で形成して選択エッチングで露出させた場合には、ゲー
ト電極とソース,ドレイン領域の両者が側壁スペーサで
分離されたチタンサリサイド構造になる。
【0041】なお、サリサイド構造は、チタンシリサイ
ドの代わりに、タングステンシリサイド、モリブデンシ
リサイドから構成されていてもよい。
【0042】(B)次に、図1(B)に示す工程につい
て説明する。
【0043】(第1の層間絶縁膜I1の形成)第1の層
間絶縁膜I1は、4層のシリコン酸化膜、つまり、下か
ら順に、第4のシリコン酸化膜20、第1のシリコン酸
化膜22、第2のシリコン酸化膜24および第3のシリ
コン酸化膜26から構成されている。
【0044】a.第4のシリコン酸化膜20の形成 まず、テトラエトキシラン(TEOS)と酸素とを30
0〜500℃でプラズマ化学気相成長(CVD)法で反
応させることにより、膜厚100〜200nmの第4の
シリコン酸化膜20が形成される。このシリコン酸化膜
20は、シリサイド層19の酸化やカスピングもなく、
SiH4から成長させた膜より絶縁性も高くフッ化水素
の水溶液に対するエッチング速度も遅く、緻密な膜とな
る。
【0045】ここでは、チタンシリサイド層19上に直
接シリコン酸化膜20を形成させるが、このときの成膜
温度が高いと成膜初期に酸化性ガスとチタンシリサイド
とが反応してクラックや剥離を生じ易いため、処理温度
は好ましくは600℃以下、より好ましくは250〜4
00℃で行うことが望ましい。そして、シリコン酸化膜
がチタンシリサイド層19上に100nm程度の膜厚で
前述した比較的低温で形成された後は、水蒸気以外の酸
化雰囲気にさらされるアニールや気相酸化処理であれ
ば、温度を900℃位まで上げても問題とならない。
【0046】b.第1のシリコン酸化膜22の形成 次に、好ましくは2.5×102Pa以下、より好まし
くは0.3×102〜2.0×102Paの減圧下におい
て、窒素ガスをキャリアとして、SiH4およびH22
をCVD法により反応させることにより、第1のシリコ
ン酸化膜22を形成する。第1のシリコン酸化膜22
は、少なくとも、下層の第4のシリコン酸化膜20の段
差より大きい膜厚を有し、つまり該段差を十分にカバー
する膜厚で成膜される。また、第1のシリコン酸化膜2
2の膜厚の上限は、該膜中にクラックが生じない程度に
設定される。具体的には、第1のシリコン酸化膜22の
膜厚は、より良好な平坦性を得るために、下層の段差よ
り厚いことが望ましく、好ましくは300〜1000n
mに設定される。
【0047】第1のシリコン酸化膜22の成膜温度は、
該膜の成膜時の流動性に関与し、成膜温度が高いと膜の
流動性が低下して平坦性を損なうので、成膜時の温度は
好ましくは0〜20℃、より好ましくは0〜10℃に設
定される。
【0048】また、H22の流量は特に制限されない
が、例えば濃度は55〜65体積%で、SiH4の2倍
以上の流量であることが好ましく、膜の均一性並びにス
ループットの点から、例えばガス換算で100〜100
0SCCMの流量範囲に設定されることが望ましい。
【0049】この工程で形成される第1のシリコン酸化
膜22は、シラノールポリマーの状態にあり、流動性が
よく、高い自己平坦化特性を有する。また、第1のシリ
コン酸化膜22は、多くの水酸基(−OH)を含むため
に吸湿性も高い状態にある。
【0050】c.第2のシリコン酸化膜24の形成 次に、チャンバ内で減圧下で30〜120秒間放置し、
第1のシリコン酸化膜22中の水分を多少除去した後、
続けて、SiH4、PH3およびN2Oの存在下におい
て、温度300〜450℃で200〜600kHzの高
周波数でプラズマCVD法によってガスを反応させるこ
とにより、膜厚100〜600nmのPSG膜(第2の
シリコン酸化膜)24が形成される。この第2のシリコ
ン酸化膜24は、前記第1のシリコン酸化膜22の吸湿
性が高いことを考慮して、前記第1のシリコン酸化膜2
2の形成に続いて連続的に形成されるか、あるいは第1
のシリコン酸化膜22が水分を含まない雰囲気中で保存
された後に形成されることが望ましい。
【0051】また、第2のシリコン酸化膜24は、後に
行われるアニール処理によって前記第1のシリコン酸化
膜22中に含まれる水、水素などのガス化成分の脱離が
容易かつ十分に行われることを考慮して、ポーラス(多
孔性)であることが必要である。そのためには、第2の
シリコン酸化膜24は、例えば温度が好ましくは450
℃以下、より好ましくは300〜400℃、好ましくは
1MHz以下、より好ましくは200〜600kHzの
プラズマCVD法によって成膜され、かつリンなどの不
純物を含むことが望ましい。第2のシリコン酸化膜24
にこのような不純物が含まれることにより、第2のシリ
コン酸化膜24は、よりポーラスな状態となって膜に対
するストレスを緩和できるだけでなく、アルカリイオン
等に対するゲッタリング効果も持ち合わせることができ
る。このような不純物の濃度は、ゲッタリング効果、耐
ストレス性などの点を考慮して設定される。例えば、不
純物がリンの場合には、2〜6重量%の割合で含まれる
ことが望ましい。
【0052】また、プラズマCVDにおいて、酸素を含
む化合物としてN2Oを用いることにより、第1のシリ
コン酸化膜22中の水素ボンドの脱離が促進される。そ
の結果、第1のシリコン酸化膜22に含まれる水分およ
び水素などのガス化成分をより確実に除去することがで
きる。
【0053】この第2のシリコン酸化膜24の膜厚は、
必要とされる層間絶縁膜の厚みを調整する役割と、N2
Oプラズマが水素ボンドを脱離する機能を考慮して、好
ましくは100nm以上、より好ましくは100〜60
0nmに設定される。
【0054】d.アニール処理 次に、窒素雰囲気中で、温度600〜850℃でアニー
ル処理を行う。このアニール処理によって、前記第1の
シリコン酸化膜22および第2のシリコン酸化膜24は
緻密化され、良好な絶縁性並びに耐水性を有する。すな
わち、アニール温度を600℃以上に設定することによ
り、第1のシリコン酸化膜22でのシラノールの縮重合
反応がほぼ完全に行われ、該膜中に含まれる水および水
素が十分に放出されて緻密な膜を形成することができ
る。また、アニール温度を850℃以下に設定すること
により、MOSトランジスタを構成するソース領域ある
いはドレイン領域の拡散層にパンチスルーや接合リーク
などの悪影響を与えることがなく、素子の微細化を達成
することができる。
【0055】アニール処理においては、第1のシリコン
酸化膜22に対する熱ひずみの影響を小さくするため
に、段階的にもしくは連続的にウエハの温度を上げる、
ランピングアニールを行うことが望ましい。例えば、ウ
エハを約400℃で保温した後、アニール温度(600
〜850℃)に昇温する場合、第2のシリコン酸化膜2
4の不純物濃度をかなり低くすることができる。例え
ば、不純物がリンの場合、可動性イオンのゲッタリング
効果を別にして、リンの濃度が2重量%以下でも、第1
のシリコン酸化膜22にクラックが生じないことを確認
している。
【0056】e.第3のシリコン酸化膜26の形成 次に、TEOSと酸素とを用い、350〜400℃でプ
ラズマCVD法により膜厚1000〜1500nmの第
3のシリコン酸化膜26を形成する。
【0057】プラズマCVD法を用いたTEOS−酸素
のシリコン酸化膜は、アニールを行わない場合でも、高
温アニールした前記第1のシリコン酸化膜22および第
2のシリコン酸化膜24と同程度かあるいは少し速いド
ライエッチング速度を有している。このことは、後述す
るコンタクトホールの形成においてホール側面にくびれ
や段差を生ずることなく、良好な形状のコンタクトホー
ルを得る要因となる。
【0058】(C)次に、図1(C)に示す工程につい
て説明する。
【0059】(CMPによる平滑化)次いで、前記第3
のシリコン酸化膜26、および必要に応じて前記第2の
シリコン酸化膜24および第1のシリコン酸化膜22
を、CMP法によって所定の膜厚を研磨し、平滑化す
る。そして、前記第1のシリコン酸化膜22、第2のシ
リコン酸化膜24および第3のシリコン酸化膜26は、
研磨速度がほとんど同じことから、研磨によって第2の
シリコン酸化膜24あるいは第1のシリコン酸化膜22
の一部が表面に露出したとしても、平坦な表面を得るこ
とができ、したがって研磨量の管理が容易である。
【0060】例えば、本発明者らの研究によれば、各シ
リコン酸化膜の研磨速度は以下の様であった。
【0061】 第1のシリコン酸化膜(アニール温度800℃) ;250nm/分 第2のシリコン酸化膜(アニール温度800℃) ;250nm/分 第3のシリコン酸化膜(アニールなし) ;250nm/分 比較のためのBPSG膜(アニール温度900℃);350nm/分 (D)次に、図2(A)に示す工程について説明する。
【0062】(コンタクトホールの形成)次いで、CH
3とCF4とを主ガスとした反応性イオンエッチャーで
第1の層間絶縁膜I1を構成するシリコン酸化膜20、
22、24および26を選択的に異方性エッチングする
ことにより、口径が0.2〜0.5μmのコンタクトホ
ール32が形成される。
【0063】このコンタクトホール32は、上端部から
底部に向かって直線的に口径が小さくなるテーパー状を
成す。テーパーの角度θは、エッチング条件などによっ
て一概には規定できないが、たとえば、5〜15度の傾
斜を有する。このようなテーパー状のスルーホールが得
られる理由としては、第1に、シリコン酸化膜20、2
2、24および26は、基本的にはほぼ同じエッチング
速度を有し、さらに第1のシリコン酸化膜22は第2の
シリコン酸化膜24に比べてエッチング速度がわずかに
小さいこと、第2に、各シリコン酸化膜の界面が極めて
良好に密着していることにある。このようなテーパ状の
コンタクトホール32内では、後述するように、アルミ
ニウム膜の良好な堆積が可能である。
【0064】以下に、本願発明者らが測定した各シリコ
ン酸化膜のドライエッチング速度を記載する。なお、ド
ライエッチングは、パワー;800W、気圧;20P
a、エッチャントガス;CF4:CHF3:He=1:
2:9の条件で行った。
【0065】 第1のシリコン酸化膜(アニール温度800℃) ;525nm/分 第2のシリコン酸化膜(アニール温度800℃) ;550nm/分 第3のシリコン酸化膜(アニールなし) ;565nm/分 比較のためのBPSG膜(アニール温度900℃);750nm/分 (E)次に、図2(B)に示す工程について説明する。
【0066】(脱ガス処理)まず、脱ガス工程を含む熱
処理ついて説明する。
【0067】ランプチャンバで、1.5×10-4Pa以
下のベース圧力、150〜350℃、好ましくは150
〜250℃の温度で30〜60秒間のランプ加熱(熱処
理A)を施す。次いで、別のチャンバで1×10-1〜1
5×10-1Paの圧力でアルゴンガスを導入し、150
〜550℃の温度で、30〜300秒間の熱処理(脱ガ
ス工程;熱処理B)を行うことによって、脱ガス処理を
行う。
【0068】この工程においては、まず、熱処理Aにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【0069】さらに、熱処理Bにおいて、主として、第
1の層間絶縁膜I1を構成する第1のシリコン酸化膜2
2中のガス化成分(H,H2O)を除去することができ
る。その結果、次工程のバリア層およびアルミニウム膜
の形成時に、第1の層間絶縁膜I1からのガス化成分の
発生が防止できる。
【0070】本実施の形態においては、バリア層33
は、バリア機能を有するバリア膜と、導電膜とからなる
多層膜によって構成される。導電膜は、バリア膜とシリ
コン基板に形成された不純物拡散層、つまりソース領域
あるいはドレイン領域との導電性を高めるために、バリ
ア膜と不純物拡散層との間に形成される。バリア膜とし
ては、一般的な物質、例えばチタンナイトライドやチタ
ンタングステンを好ましく用いることができる。また、
導電膜としては、チタン,コバルト,タングステンなど
の高融点金属を用いることができる。これらのチタン,
コバルト,タングステンは基板を構成するシリコンと反
応してシリサイドとなる。
【0071】バリア層、例えばTiN膜/Ti膜は数十
原子%のガス化成分(O,H,H2O,N)を固溶する
ことから、これらの膜を形成する前に、第1の層間絶縁
膜I1中のガス化成分を除去することが、コンタクトホ
ール内でのアルミニウム膜の成膜を良好に行う上で、極
めて有効である。バリア層の下位の第1の層間絶縁膜I
1中のガス化成分を十分に除去しておかないと、バリア
層の形成時の温度(通常、300℃以上)で、第1の層
間絶縁膜I1中のガス化成分が放出され、このガスがバ
リア層中に取り込まれる。さらに、このガスがアルミニ
ウム膜の成膜時にバリア層から離脱してバリア層とアル
ミニウム膜との界面に出てくるため、アルミニウム膜の
密着性や流動性に悪影響を与える。
【0072】(バリア層の成膜)スパッタ法により、バ
リア層33を構成する導電膜として、チタン膜を20〜
70nmの膜厚で形成し、次いで、別のチャンバで、バ
リア膜としてTiN膜を30〜150nmの膜厚で形成
する。スパッタの温度は、膜厚に応じて、200〜45
0℃の範囲で選択される。
【0073】次に、0.1×102〜1.5×102Pa
の圧力で酸素プラズマ中に10〜100秒間さらし、4
50〜700℃の窒素または水素雰囲気中で10〜60
分間にわたってアニール処理することにより、バリア層
中に酸化チタンを島状に形成することができる。この処
理によりバリア層のバリア性を向上させることができる
ことを確認している。
【0074】また、このアニール処理は、少なくとも数
百ppm〜数%の酸素を含むランプアニール炉における
400〜800℃の熱処理によっても行うことができ、
同様にバリア層のバリア性を向上させることができる。
【0075】なお、図示はしないが、バリア層33の表
面に、後述するアルミニウム膜に対する濡れ性を向上さ
せる目的で、チタン、コバルト、シリコンなどで構成さ
れるウェッテング層を形成してもよい。このようなウェ
ッテング層を設けることにより、第1のアルミニウム膜
の流動性を上げることができる。ウェッテング層の膜厚
は、通常数十nm以上あればよい。
【0076】(アルミニウム膜の成膜前の脱ガス処理お
よびウエハの冷却)まず、ウエハの冷却を行う前に、ラ
ンプチャンバ内において、1.5×10-4Pa以下のベ
ース圧力、150〜250℃の温度で30〜60秒間の
熱処理(熱処理C)を行い、基板に付着した水などの物
質を除去する。その後、アルミニウム膜を成膜する前
に、基板温度を100℃以下、好ましくは常温〜50℃
の温度に下げる。この冷却工程は、上記熱処理Cにより
上昇した基板温度を下げるために重要なもので、例えば
水冷機能を有するステージ上にウエハを載置して該ウエ
ハ温度を所定温度まで下げる。
【0077】このようにウエハの冷却を行うことによ
り、第1のアルミニウム膜を成膜する際に、第1の層間
絶縁膜I1およびバリア層33、さらにウエハ全面から
放出されるガス量を極力少なくすることができる。その
結果、バリア層33と第1のアルミニウム膜34との界
面に吸着する、カバレッジ性や密着性に有害なガスの影
響を防ぐことができる。
【0078】(アルミニウム膜の成膜)まず、200℃
以下、より好ましくは30〜100℃の温度で、0.2
〜1.0重量%の銅を含むアルミニウムを膜厚150〜
300nmでスパッタによって高速度で成膜し、第1の
アルミニウム膜34が形成される。続いて、同一チャン
バ内で基板温度420〜460℃に加熱して、同様に銅
を含むアルミニウムをスパッタにより低速度で成膜し、
膜厚300〜600nmの第2のアルミニウム膜35が
形成される。ここで、アルミニウム膜の成膜において、
「高速度」とは、成膜条件や製造されるデバイスの設計
事項によって一概に規定できないが、おおよそ10nm
/秒以上のスパッタ速度を意味し、「低速度」とは、お
およそ3nm/秒以下のスパッタ速度を意味する。
【0079】図5に、第1および第2のアルミニウム膜
34,35を成膜するためのスパッタ装置の一例を示
す。このスパッタ装置は、チャンバ50内に、電極をか
ねるターゲット51およびステージをかねる電極52を
有し、電極52上には処理される基板(ウエハ)Wが設
置されるように構成されている。チャンバ50には、第
1のガス供給路53が接続され、電極52には、第2の
ガス供給路54が接続されている。ガス供給路53,5
4からは、いずれもアルゴンガスが供給される。そし
て、第2のガス供給路54から供給されるガスによっ
て、ウエハWの温度が制御される。なお、チャンバ50
内のガスを排出するための手段は図示しない。
【0080】このようなスパッタ装置を用いて基板温度
をコントロールした一例を図6に示す。図6において、
横軸は経過時間を示し、縦軸は基板(ウエハ)温度を示
す。また、図6において、符号aで示すラインはスパッ
タ装置のステージ52の温度を350℃に設定したとき
の基板温度変化を示し、符号bで示すラインは第2のガ
ス供給路54を通して高温のアルゴンガスをチャンバ内
に供給することによってステージ52の温度を高めてい
ったときの基板温度の変化を示している。
【0081】例えば、基板の温度制御は以下のように行
われる。まず、ステージ52の温度は、予め、第2のア
ルミニウム膜を形成するための温度(350〜500
℃)に設定されている。第1のアルミニウム膜を形成す
る際には、第2のガス供給路54からのガスの供給はな
く、基板温度はステージ52による加熱によって、図6
の符号aで示すように徐々に上昇する。第2のアルミニ
ウム膜を形成する際には、第2のガス供給路54を介し
て加熱されたガスが供給されることによって図6の符号
bで示すように、基板温度は急激に上昇し、所定の温度
で一定になるように制御される。
【0082】図6に示す例では、ステージ温度が350
℃に設定され、そして、基板温度が125〜150℃に
設定されている間に第1のアルミニウム膜34が成膜さ
れ、その後すぐに第2のアルミニウム膜35の成膜が行
われる。
【0083】アルミニウム膜の成膜においては、成膜速
度および基板温度制御とともに、スパッタ装置に印加さ
れるパワーの制御も重要である。つまり、成膜速度とも
関連するが、第1のアルミニウム膜34の成膜は高いパ
ワーで行われ、第2のアルミニウム膜35は低いパワー
で行われ、さらに高いパワーから低いパワーに切り換え
る際にパワーをゼロにしないことが重要である。パワー
をゼロにすると、減圧下においても第1のアルミニウム
膜の表面に酸化膜が形成され、第1のアルミニウム膜に
対する第2のアルミニウム膜の濡れ性が低下し、両者の
密着性が悪くなる。言い換えれば、パワーを常に印加す
ることにより、成膜中のアルミニウム膜の表面に活性な
アルミニウムを供給し続けることができ、酸化膜の形成
を抑制できる。なお、パワーの大きさは、スパッタ装置
や成膜条件などに依存し一概に規定できないが、例えば
図6に示す温度条件の場合、高パワーが5〜10kW、
低パワーが300W〜1kWに設定されることが望まし
い。
【0084】このように、同一チャンバ内で第1のアル
ミニウム膜34および第2のアルミニウム膜35を連続
的に成膜することにより、温度およびパワーの制御を厳
密に行うことができ、従来よりも低温でかつ安定したア
ルミニウム膜を効率よく形成することが可能となる。
【0085】前記第1のアルミニウム膜34の膜厚は、
良好なステップカバレッジで連続層を形成することがで
きること、並びに該アルミニウム膜34より下層のバリ
ア層33および第1の層間絶縁膜I1からのガス化成分
の放出を抑制できることなどを考慮して、適正な範囲が
選択されるが、例えば200〜400nmが望ましい。
また、第2のアルミニウム膜35は、コンタクトホール
の大きさ並びにそのアスペクト比などによって決定され
るが、例えばアスペクト比が3程度で0.5μm以下の
ホールを埋めるためには、300〜1000nmの膜厚
が必要である。
【0086】(反射防止膜の成膜)さらに、別のスパッ
タチャンバで、スパッタによりTiNを堆積することに
より、膜厚30〜80nmの反射防止膜36が形成され
る。その後、Cl2とBCl3のガスを主体とする異方性
ドライエッチャーで前記バリア層33、第1のアルミニ
ウム膜34、第2のアルミニウム膜35および反射防止
膜36からなる堆積層を選択的にエッチングして、第1
の金属配線層30のパターニングを行う。
【0087】このようにして形成された金属配線層30
では、アスペクト比が0.5〜3で、口径が0.2〜
0.8μmのコンタクトホール内において、ボイドを発
生させることなく良好なステップカバレッジでアルミニ
ウムが埋め込まれることが確認された。
【0088】(F)次に、図3(A)に示す工程につい
て説明する。
【0089】(第2の層間絶縁膜I2の形成)第2の層
間絶縁膜I2は、基本的には前記第1の層間絶縁膜I1
と同様の構成を有する。すなわち、第2の層間絶縁膜I
2は、4層のシリコン酸化膜、つまり、下から順に、第
8のシリコン酸化膜70、第5のシリコン酸化膜72、
第6のシリコン酸化膜74および第7のシリコン酸化膜
76から構成されている。そして、これらのシリコン酸
化膜70,72,74および76は、アニール処理以外
は、前記シリコン酸化膜20,22,24および26と
同様な方法で成膜される。以下に主要な部分を説明する
が、共通する事項については記載を省略する。
【0090】a.第8のシリコン酸化膜70の形成 まず、テトラエトキシラン(TEOS)と酸素とを30
0〜500℃でプラズマ化学気相成長(CVD)法で反
応させることにより、膜厚50〜200nmの第8のシ
リコン酸化膜70が形成される。
【0091】b.第5のシリコン酸化膜72の形成 次に、好ましくは2.5×102Pa以下、より好まし
くは0.3×102〜2×102Paの減圧下において、
窒素ガスをキャリアとして、SiH4およびH22を0
〜10℃の温度でCVD法により反応させることによ
り、第5のシリコン酸化膜72を形成する。第5のシリ
コン酸化膜72は、前記第1のシリコン酸化膜22と同
様に、少なくとも、下層の第8のシリコン酸化膜70の
段差より大きい膜厚を有し、つまり該段差を十分にカバ
ーする膜厚で成膜される。また、第5のシリコン酸化膜
72の膜厚の上限は、該膜中にクラックが生じない程度
に設定される。具体的には、第5のシリコン酸化膜72
の膜厚は、より良好な平坦性を得るために、下層の段差
より厚いことが望ましく、好ましくは500〜1000
nmに設定される。
【0092】第5のシリコン酸化膜72の成膜温度は、
好ましくは0〜20℃、より好ましくは0〜10℃に設
定される。
【0093】この工程で形成される第5のシリコン酸化
膜72は、高い流動性を有し、平坦化特性に優れる。
【0094】c.第6のシリコン酸化膜74の形成 次に、SiH4PH3およびN2Oの存在下において、
温度300〜450℃で200〜600kHzの高周波
数でプラズマCVD法によって反応させることにより、
膜厚100〜600nmのPSG膜(第6のシリコン酸
化膜)74が形成される。
【0095】また、第6のシリコン酸化膜74は、前記
第2のシリコン酸化膜24と同様に、後に行われるアニ
ール処理によって前記第5のシリコン酸化膜72中に含
まれる水などのガス化成分の脱離が容易かつ十分に行わ
れることを考慮して、ポーラス(多孔性)であることが
必要である。そのためには、第6のシリコン酸化膜74
は、例えば温度が好ましくは450℃以下、より好まし
くは300〜400℃、好ましくは1MHz以下、より
好ましくは200〜600kHzの高周波プラズマCV
D法によって成膜され、リンなどの不純物が含まれるこ
とが望ましい。第2のシリコン酸化膜74にこのような
不純物が含まれることにより、第2のシリコン酸化膜7
4は、よりポーラスな状態となって膜に対するストレス
を緩和できる。このような不純物の濃度は、耐ストレス
性、ゲッタリング効果などの点を考慮して設定される。
例えば、不純物がリンの場合には、1〜6重量%の割合
で含まれることが望ましい。
【0096】また、プラズマCVDにおいて、酸素を含
む化合物としてN2Oを用いることにより、第5のシリ
コン酸化膜72中の水素ボンドの脱離が促進される。そ
の結果、第5のシリコン酸化膜72に含まれる水分など
のガス化成分をより確実に除去することができる。
【0097】この第6のシリコン酸化膜74の膜厚は、
好ましくは100nm以上、より好ましくは200〜6
00nmに設定される。
【0098】d.アニール処理 次に、温度350〜450℃でアニール処理を行う。こ
のアニール処理によって、前記第5のシリコン酸化膜7
2および第6のシリコン酸化膜74は緻密化され、良好
な絶縁性並びに耐水性を有する。すなわち、アニール温
度を350℃以上に設定することにより、第5のシリコ
ン酸化膜72でのシラノールの縮重合反応がほぼ完全に
行われ、該膜中に含まれる水分が十分に放出されて緻密
な膜を形成することができる。また、アニール温度を4
50℃以下に設定することにより、第1の配線層30を
構成するアルミニウム膜に悪影響を与えることがない。
【0099】e.第7のシリコン酸化膜76の形成 次に、TEOSと酸素とを用い、350〜400℃でプ
ラズマCVD法により膜厚1000〜1500nmの第
3のシリコン酸化膜76を形成する。
【0100】(G)次に、図3(B)に示す工程につい
て説明する。
【0101】(CMPによる平滑化)前記第7のシリコ
ン酸化膜76、および必要に応じて前記第6のシリコン
酸化膜74および第5のシリコン酸化膜72を、CMP
法によって所定の膜厚で研磨し、平滑化する。この平滑
化処理により、研磨によって第7のシリコン酸化膜74
あるいは第5のシリコン酸化膜72の一部が表面に露出
したとしても、平坦な表面を得ることができ、したがっ
て研磨量の管理が容易である。
【0102】(H)次に、図4(A)に示す工程につい
て説明する。
【0103】(ビアホールの形成)CHF3とCF4とを
主ガスとした反応性イオンエッチャーで第2の層間絶縁
膜I2および反射防止膜36を選択的に異方性エッチン
グすることにより、口径が0.3〜0.5μmのビアホ
ール62が形成される。
【0104】このビアホール62は、前記コンタクトホ
ール32と同様に、上端部から底部に向かって徐々に口
径が小さくなるテーパー状を成す。テーパーの角度θ
は、エッチング条件などによって一概には規定できない
が、たとえば、5〜15度の傾斜を有する。
【0105】(I)次に、図4(B)に示す工程につい
て説明する。
【0106】(脱ガス処理)まず、脱ガス工程を含む熱
処理ついて説明する。
【0107】ランプチャンバで、1.5×10-4Pa以
下のベース圧力、150〜350℃、好ましくは150
〜250℃の温度で30〜60秒間のランプ加熱(熱処
理D)を施す。次いで、別のチャンバで1×10-1〜1
5×10-1Paの圧力でアルゴンガスを導入し、300
〜500℃の温度で、30〜300秒間の熱処理(脱ガ
ス工程;熱処理E)を行うことによって、脱ガス処理を
行う。
【0108】この工程においては、まず、熱処理Dにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【0109】さらに、熱処理Eにおいて、主として、第
2の層間絶縁膜I2中のガス化成分(H,H2O)を除
去することができる。その結果、次工程のウェッテング
層およびアルミニウム膜の形成時に、第2の層間絶縁膜
I2からのガス化成分の発生が防止できる。
【0110】本実施の形態においては、ウェッテング
層、例えばTi膜は数十原子%のガス化成分(O,H,
2O,N)を固溶することから、この膜を形成する前
に、第2の層間絶縁膜I2中のガス化成分を除去するこ
とが、ビアホール内でのアルミニウム膜の成膜を良好に
行う上で、極めて有効である。ウェッテング層の下位の
第2の層間絶縁膜I2中のガス化成分を十分に除去して
おかないと、ウェッテング層の形成時の温度(通常、3
00℃以上)で、第2の層間絶縁膜I2中のガス化成分
が放出され、このガスがウェッテング層中に取り込まれ
る。さらに、このガスがアルミニウム膜の成膜時にウェ
ッテング層から離脱してウェッテング層とアルミニウム
膜との界面に出てくるため、アルミニウム膜の密着性や
流動性に悪影響を与える。
【0111】(ウェッテング層の成膜)スパッタ法によ
り、ウェッテング層63を構成する膜として、チタン膜
を20〜70nmの膜厚で形成する。スパッタの温度
は、膜厚に応じて、200〜450℃の範囲で選択され
る。
【0112】(アルミニウム膜の成膜前の脱ガス処理お
よびウエハの冷却)まず、ウエハの冷却を行う前に、ラ
ンプチャンバ内において、1.5×10-4Pa以下のベ
ース圧力、150〜250℃の温度で30〜60秒間の
熱処理(熱処理F)を行い、基板に付着した水などの物
質を除去する。その後、アルミニウム膜を成膜する前
に、基板温度を100℃以下、好ましくは常温〜50℃
の温度に下げる。この冷却工程は、上記熱処理Fにより
上昇した基板温度を下げるために重要なもので、例えば
水冷機能を有するステージ上にウエハを載置して該ウエ
ハ温度を所定温度まで下げる。
【0113】このようにウエハの冷却を行うことによ
り、第1のアルミニウム膜を成膜する際に、第2の層間
絶縁膜I2およびウェッテング層63、さらにウエハ全
面から放出されるガス量を極力少なくすることができ
る。その結果、ウェッテング層63と第1のアルミニウ
ム膜64との界面に吸着する、カバレッジ性や密着性に
有害なガスの影響を防ぐことができる。
【0114】(アルミニウム膜の成膜)まず、200℃
以下、より好ましくは30〜100℃の温度で、0.2
〜1.0重量%の銅を含むアルミニウムを膜厚150〜
300nmでスパッタによって高速度で成膜し、第1の
アルミニウム膜64が形成される。続いて、同一チャン
バ内で基板温度420〜460℃に加熱して、同様に銅
を含むアルミニウムをスパッタにより低速度で成膜し、
膜厚300〜600nmの第2のアルミニウム膜65が
形成される。
【0115】スパッタ装置としては、図5に示す装置と
同様のものを使用することができる。前記スパッタ装置
の構成、ウェハの温度制御およびスパッタ時のパワーに
ついては、第1の金属配線層30の場合と同様なので、
詳細な説明を省略する。
【0116】同一チャンバ内で第1のアルミニウム膜6
4および第2のアルミニウム膜65を連続的に成膜する
ことにより、温度およびパワーの制御を厳密に行うこと
ができ、従来よりも低温でかつ安定したアルミニウム膜
を効率よく形成することが可能となる。
【0117】前記第1のアルミニウム膜64の膜厚は、
良好なステップカバレッジで連続層を形成することがで
きること、並びに該アルミニウム膜64より下層のウェ
ッテング層63および第2の層間絶縁膜I2からのガス
化成分の放出を抑制できることなどを考慮して、適正な
範囲が選択されるが、例えば100〜300nmが望ま
しい。また、第2のアルミニウム膜65は、ビアホール
62の大きさ並びにそのアスペクト比などによって決定
されるが、例えばアスペクト比が3程度で0.5μm以
下のホールを埋めるためには、300〜800nmの膜
厚が必要である。
【0118】(反射防止膜の成膜)さらに、別のスパッ
タチャンバで、スパッタによりTiNを堆積することに
より、膜厚30〜80nmの反射防止膜66が形成され
る。その後、Cl2とBCl3のガスを主体とする異方性
ドライエッチャーで前記ウェッテング層63、第1のア
ルミニウム膜64、第2のアルミニウム膜65および反
射防止膜66からなる堆積層を選択的にエッチングし
て、第2の金属配線層60のパターニングを行う。
【0119】このようにして形成された金属配線層60
では、アスペクト比が0.5〜3で、口径が0.2〜
0.8μmのビアホール内において、ボイドを発生させ
ることなく良好なステップカバレッジでアルミニウムが
埋め込まれることが確認された。
【0120】以後、必要に応じて、第2の配線領域L2
と同様にして第3、第4…の多層配線領域を形成するこ
とができる。
【0121】本実施の形態において、第1および第2の
層間絶縁膜I1,I2が優れた平坦性を有する理由とし
ては、以下のことが考えられる。
【0122】(a)図1(B)および図3(A)に示す
工程で形成される第1のシリコン酸化膜22および第5
のシリコン酸化膜72は、シリコン化合物と過酸化水素
との反応によって形成される、シラノールを含む反応生
成物が高い流動性を有するため、ウエハ表面の凹凸がこ
れらの膜を形成した時点で高度に平坦化される。
【0123】(b)第1および第2の層間絶縁膜I1,
I2を構成する各シリコン酸化膜、特に第1,第2およ
び第3のシリコン酸化膜22,24,26ならびに第
5,第6および第7のシリコン酸化膜72,74,76
は、CMPにおいて同程度の研磨速度を有するため、表
面に異なったシリコン酸化膜が部分的に共存した場合で
あっても、良好な平坦性が得られる。
【0124】また、本実施の形態において、コンタクト
ホール32およびビアホール62に、第1および第2の
アルミニウム膜34,35ならびに第1および第2のア
ルミニウム膜64,65がそれぞれ良好に埋め込まれた
理由としては、以下のことが考えられる。
【0125】(a)脱ガス工程を行うことにより、各層
間絶縁膜I1、I2に含まれる水や窒素をガス化して充
分に放出することにより、その後の第1のアルミニウム
膜34,64および第2のアルミニウム35,65の成
膜において、層間絶縁膜I1,I2やバリア層33ある
いはウェッテング層63からのガスの発生を防止するこ
とで、バリア層33と第1のアルミニウム膜34、なら
びにウェッテング層63と第1のアルミニウム膜64と
の密着性を高め、良好なステップカバレッジの成膜が可
能であったこと。
【0126】(b)第1のアルミニウム膜34,64の
成膜において、基板温度を200℃以下の比較的低温に
設定することにより、層間絶縁膜I1,I2およびバリ
ア層33ならびにウェッテング層63に含まれる水分や
窒素を放出させないようにして、前記脱ガス工程の効果
に加えて第1のアルミニウム膜34,64の密着性を高
めたこと。
【0127】(c)さらに、第1のアルミニウム膜3
4,64自体が、基板温度が上がった場合に下層からの
ガスの発生を抑制する役割を果たすため、次の第2のア
ルミニウム膜35,65の成膜を比較的高い温度で行う
ことができ、第2のアルミニウム膜の流動拡散を良好に
行うことができること。
【0128】以上の方法によって、本発明に係る半導体
装置(図4(B)参照)を形成することができる。この
半導体装置は、少なくともMOS素子を含むシリコン基
板11、および前記シリコン基板11の上に形成された
第1の配線領域L1を有する。
【0129】前記第1の配線領域L1は、ベース層とな
る第4のシリコン酸化膜20、シリコン化合物と過酸化
水素との重縮合反応によって形成された第1のシリコン
酸化膜22、前記第1のシリコン酸化膜22の上に形成
され、リンなどの不純物を含有する第2のシリコン酸化
膜24、および前記第2のシリコン酸化膜24の上に形
成され、CMPにより平坦化された第3のシリコン酸化
膜26からなる第1の層間絶縁膜I1、前記層間絶縁膜
I1に形成されたコンタクトホール32、前記層間絶縁
膜I1および前記コンタクトホール32の表面に形成さ
れたバリア層33、および前記バリア層33の上に形成
された、アルミニウムあるいはアルミニウムを主成分と
する合金からなるアルミニウム膜34,35、を有す
る。そして、前記アルミニウム膜34は、バリア層33
を介してチタンシリサイド層19に接続されている。
【0130】前記第1の配線領域L1上に形成された第
2の配線領域L2は、ベース層となる第8のシリコン酸
化膜70、シリコン化合物と過酸化水素との重縮合反応
によって形成された第5のシリコン酸化膜72、前記第
5のシリコン酸化膜72の上に形成され、リンなどの不
純物を含有する第6のシリコン酸化膜74、および前記
第6のシリコン酸化膜74の上に形成され、CMPによ
り平坦化された第7のシリコン酸化膜76からなる第2
の層間絶縁膜I2、前記層間絶縁膜I2に形成されたビ
アホール62、前記層間絶縁膜I2および前記ビアホー
ル62の表面に形成されたウェッテング層63、および
前記ウェッテング層63の上に形成された、アルミニウ
ムあるいはアルミニウムを主成分とする合金からなるア
ルミニウム膜64,65、を有する。
【0131】以上のように、本実施の形態によれば、シ
リコン化合物と過酸化水素との気相反応によって得られ
る、シラノールを含むシリコン酸化膜を形成し、さらに
最上層にCMPによって平坦化されたシリコン酸化膜を
形成することにより、極めて良好な平坦性を有する層間
絶縁膜を形成することができる。特に、第1の層間絶縁
膜は、従来のBPSG膜に比べてかなり低温で成膜する
ことができるため、パンチスルーや接合リークなどの点
で特性を改善することができ、したがって、素子の微細
化および信頼性の高いコンタクト構造を達成することが
でき、また製造プロセス上も有利である。また、層間絶
縁膜が高度な平坦性を有することから、配線層の加工な
どを含めたプロセスマージンを増加させ、品質および歩
留まりを向上させることができる。
【0132】さらに、本実施の形態においては、アルミ
ニウム膜のスパッタ前に少なくとも脱ガス工程と冷却工
程を含み、さらに好ましくは同一チャンバ内で連続的に
アルミニウム膜を成膜することにより、0.2μm程度
までのコンタクトホールおよびビアホールをアルミニウ
ムあるいはアルミニウム合金だけで埋め込むことが可能
となり、信頼性および歩留まりの点で向上がはかれた。
また、コンタクト部を構成するアルミニウム膜における
銅等の偏析や結晶粒の異常成長もなく、マイグレーショ
ン等を含めた信頼性の点でも良好であることが確認され
た。
【0133】(他の実施の形態)本発明は上記実施の形
態に限定されず、その一部を以下の手段で置き換えるこ
とができる。
【0134】(a)前記実施の形態においては、第2の
シリコン酸化膜24のプラズマCVDによる成膜時に、
酸素を含む化合物として一酸化二窒素を用いたが、その
代わりにオゾンを用いることもできる。そして、第2の
シリコン酸化膜24を形成する前に、ウエハをオゾン雰
囲気にさらすことが望ましい。
【0135】例えば、図7に示すベルト炉を用い、ヒー
ター82によって400〜500℃に加熱された搬送ベ
ルト80上にウエハWを載置して所定の速度で移動させ
る。このとき、第1のガスヘッド86aからオゾンを供
給し、2〜8重量%のオゾン雰囲気中を前記ウエハWを
5分以上の時間をかけて通過させる。次いで、第2およ
び第3のガスヘッド86b,86cからオゾン、TEO
SおよびTMP(P(OCH33)をほぼ常圧で供給
し、リンの濃度が3〜6重量%のPSG膜(第2のシリ
コン酸化膜)24を、膜厚100〜600nmで成膜す
る。なお、図7において符号84は、カバーを示す。
【0136】このように一酸化二窒素の代わりにオゾン
を用いることにより、常圧CVDによってTEOSによ
るシリコン酸化膜を形成することができる。また、ベル
ト炉を用いることにより、成膜を連続的に効率よく行う
ことができる。
【0137】また、オゾン雰囲気中にウエハWをさらす
ことにより、熱脱離スペクトル(TDS)および赤外分
光法(FTIR)によって、第1のシリコン酸化膜22
は吸湿性や水分が十分少ないこと、反応ガスとして一酸
化二窒素を用いた場合と同様に層間絶縁膜I1の平坦性
およびMOSトランジスタの特性が良好であること、お
よび第1のシリコン酸化膜22にクラックが発生しない
ことが確認された。
【0138】(b)前記実施の形態では、第4のシリコ
ン酸化膜20として、プラズマCVDによるTEOSを
用いたシリコン酸化膜を用いたが、これに代わり他のシ
リコン酸化膜を用いてもよい。例えば、このような第4
のシリコン酸化膜として、モノシランと一酸化二窒素を
用いた減圧熱CVD法によって形成した膜でもよい。こ
のシリコン酸化膜は、下層のシリコン基板の表面形状に
忠実に成膜され、カバレッジ性がよいだけでなく、緻密
であるのでパッシベーション機能が高く、さらにアニー
ル処理において急激に昇温しても第1のシリコン酸化膜
22にクラックが発生しにくい。また、熱CVD法を用
いるため、プラズマダメージがない利点がある。
【0139】ただし、この方法による成膜は、ウエハ温
度を750〜800℃程度に設定する必要があるため、
サリサイド構造としてチタンシリサイドのように酸化さ
れやすい膜を使用する場合には適用できず、タングステ
ンシリサイドあるいはモリブデンシリサイドを使用する
必要がある。
【0140】(c)前記実施の形態では、第1の層間絶
縁膜I1は、4層のシリコン酸化膜から構成されている
が、これに限らず他のシリコン酸化膜を加えてもよい。
例えば、第4のシリコン酸化膜20と第1のシリコン酸
化膜22との間に、プラズマCVD法により形成され
た、膜厚100〜300nmのPSG膜(リンの濃度;
1〜6重量%)を形成してもよい。このPSG膜を入れ
ることにより、可動イオンのゲッタリング機能がさらに
向上して、トランジスタのしきい値特性および静止電流
の変動が減少することが確認された。
【0141】(d)さらに、上記実施の形態では、層間
絶縁膜I1,I2において、第3のシリコン酸化膜2
6,76を形成し、これをさらにCMPによって平坦化
した。しかし、第1のシリコン酸化膜22,72は、そ
れ自体で優れた平坦性を有するので、このシリコン酸化
膜26,76は必ずしも設けなくともよい。
【0142】なお、上記実施の形態では、2層の配線領
域を含む半導体装置について述べたが、本発明はもちろ
ん3層以上の配線領域を含む半導体装置にも適用でき、
また、Nチャネル型MOS素子を含む半導体装置のみな
らず、Pチャネル型あるいはCMOS型素子などの各種
の素子を含む半導体装置に適用することができる。
【0143】
【図面の簡単な説明】
【図1】(A),(B)および(C)は、本発明の半導
体装置の製造方法の一例を工程順に模式的に示す断面図
である。
【図2】(A)および(B)は、図1に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図3】(A)および(B)は、図2に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図4】(A)および(B)は、図3に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図5】本発明に係る実施の形態に用いられるスパッタ
装置の一例を模式的に示す図である。
【図6】図5に示すスパッタ装置を用いて基板温度を制
御したときの、時間と基板温度との関係を示す図であ
る。
【図7】半導体装置の製造に用いられるベルト炉を模式
的に示す図である。
【符号の説明】
11 シリコン基板 12 フィールド絶縁膜 13 ゲート酸化膜 14 ゲート電極 15 低濃度不純物層 16 高濃度不純物層 17 側壁スペーサ 18 シリコン酸化膜 19 チタンシリサイド層 20 第4のシリコン酸化膜 22 第1のシリコン酸化膜 24 第2のシリコン酸化膜 26 第3のシリコン酸化膜 30 第1の金属配線層 32 コンタクトホール 33 バリア層 34 第1のアルミニウム膜 35 第2のアルミニウム膜 60 第2の金属配線層 62 ビアホール 63 ウェッテング層 64 第1のアルミニウム膜 65 第2のアルミニウム膜 70 第8のシリコン酸化膜 72 第5のシリコン酸化膜 74 第6のシリコン酸化膜 76 第7のシリコン酸化膜 I1,I2 層間絶縁膜 L1,L2 配線領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 和己 長野県諏訪市大和3丁目3番5号 セイコ ーエプソン株式会社内 (72)発明者 守屋 直弘 長野県諏訪市大和3丁目3番5号 セイコ ーエプソン株式会社内

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 素子を含む半導体基板、前記半導体基板
    の上に形成された層間絶縁膜、前記層間絶縁膜に形成さ
    れたスルーホール、前記層間絶縁膜および前記スルーホ
    ールの表面に形成されたバリア層、および前記バリア層
    の上に形成された導電膜を含み、 前記層間絶縁膜は、 シリコン化合物と過酸化水素との重縮合反応によって形
    成された第1のシリコン酸化膜、および前記第1のシリ
    コン酸化膜の上に形成され、不純物を含有する第2のシ
    リコン酸化膜、 を含む半導体装置。
  2. 【請求項2】 請求項1において、 前記第2のシリコン酸化膜に含まれる前記不純物はリン
    である半導体装置。
  3. 【請求項3】 請求項1または請求項2において、 前記スルーホールは、その上端部から底部に向かって徐
    々に口径が小さくなるテーパ状である半導体装置。
  4. 【請求項4】 請求項1ないし請求項3のいずれかにお
    いて、 前記スルーホール内に形成される前記導電膜は、アルミ
    ニウムあるいはアルミニウムを主成分とする合金からな
    る半導体装置。
  5. 【請求項5】 素子を含む半導体基板の上に層間絶縁膜
    を形成する工程、前記層間絶縁膜にスルーホールを形成
    する工程、前記層間絶縁膜および前記スルーホールの表
    面にバリア層を形成する工程、および前記バリア層の表
    面に導電膜を形成する工程を含み、前記層間絶縁膜を形
    成する工程は、少なくとも以下の工程(a)〜(c)を
    含む半導体装置の製造方法。 (a)シリコン化合物と過酸化水素とを化学気相成長法
    によって反応させて第1のシリコン酸化膜を形成する工
    程、 (b)シリコン化合物、酸素および酸素を含む化合物の
    少なくとも1種、および不純物を含む化合物を化学気相
    成長法によって反応させて多孔性の第2のシリコン酸化
    膜を形成する工程、および (c)600〜850℃の温度でアニール処理を行う工
    程。
  6. 【請求項6】 請求項5において、 前記工程(a)で用いられるシリコン化合物は、モノシ
    ラン、ジシラン、SiH2Cl2、SiF4などの無機シ
    ラン化合物、およびCH3SiH3、トリプロピルシラ
    ン、テトラエトキシシランなどの有機シラン化合物から
    選択される少なくとも1種である半導体装置の製造方
    法。
  7. 【請求項7】 請求項5または請求項6において、 前記工程(a)は、前記シリコン化合物が無機シラン化
    合物であって、0〜20℃の温度条件下で減圧化学気相
    成長法によって行われる半導体装置の製造方法。
  8. 【請求項8】 請求項5または請求項6において、 前記工程(a)は、前記シリコン化合物が有機シラン化
    合物であって、100〜150℃の温度条件下で減圧化
    学気相成長法によって行われる半導体装置の製造方法。
  9. 【請求項9】 請求項5ないし請求項8のいずれかにお
    いて、 前記工程(b)は、300〜450℃の温度条件下でプ
    ラズマ化学気相成長法によって行われる半導体装置の製
    造方法。
  10. 【請求項10】 請求項9において、 前記工程(b)で用いられる前記酸素を含む化合物は一
    酸化二窒素である半導体装置の製造方法。
  11. 【請求項11】 請求項5ないし請求項8のいずれかに
    おいて、 前記工程(b)は、300〜550℃の温度条件下で常
    圧化学気相成長法によって行われる半導体装置の製造方
    法。
  12. 【請求項12】 請求項11において、 前記工程(b)で用いられる前記酸素を含む化合物はオ
    ゾンである半導体装置の製造方法。
  13. 【請求項13】 請求項5ないし請求項12において、 前記工程(b)で、前記第2のシリコン酸化膜を成膜す
    る前に、前記第1のシリコン酸化膜をオゾン雰囲気にさ
    らす半導体装置の製造方法。
  14. 【請求項14】 請求項5ないし請求項13のいずれか
    において、 前記工程(a)の前に、シリコン化合物、および酸素お
    よび酸素を含む化合物の少なくとも1種を化学気相成長
    法によって反応させてベース層となるシリコン酸化膜を
    形成する半導体装置の製造方法。
  15. 【請求項15】 請求項5ないし請求項14のいずれか
    において、 前記工程(c)におけるアニール処理は、連続的もしく
    は断続的に温度を上昇することによって行われる半導体
    装置の製造方法。
  16. 【請求項16】 請求項5ないし請求項15のいずれか
    において、 前記スルーホールは、その上端部から底部に向かって徐
    々に口径が小さくなるテーパ状である半導体装置の製造
    方法。
  17. 【請求項17】 請求項5ないし請求項16のいずれか
    において、 前記導電膜は、200℃以下の温度で、アルミニウムあ
    るいはアルミニウムを主成分とする合金からなる第1の
    アルミニウム膜を形成し、その後、300℃以上の温度
    で、アルミニウムあるいはアルミニウムを主成分とする
    合金からなる第2のアルミニウム膜を形成する半導体装
    置の製造方法。
  18. 【請求項18】 請求項5ないし請求項17のいずれか
    において、 前記工程(b)において用いられる不純物は、リンであ
    る半導体装置の製造方法。
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