JPH1174372A - Ｌｄｄｎチャンネルトランジスタ及び非ｌｄｄｐチャンネルトランジスタを具備するｃｍｏｓ集積回路装置 - Google Patents

Ｌｄｄｎチャンネルトランジスタ及び非ｌｄｄｐチャンネルトランジスタを具備するｃｍｏｓ集積回路装置

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JPH1174372A
JPH1174372A JP10184670A JP18467098A JPH1174372A JP H1174372 A JPH1174372 A JP H1174372A JP 10184670 A JP10184670 A JP 10184670A JP 18467098 A JP18467098 A JP 18467098A JP H1174372 A JPH1174372 A JP H1174372A
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JP10184670A
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Pervez H Sagarwala
エイチ． サガルワラ ペルベツ
Mehdi Zamanian
ザマニアン メーディ
Sandaresan Ravi
サンダレサン ラビ
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ST MICROELECTRON Inc
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S257/90—MOSFET type gate sidewall insulating spacer

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 Ｎチャンネル及びＰチャンネルトランジスタ
を具備する改良した集積回路及びその製造方法を提供す
る。 【解決手段】 本発明方法によれば、ゲート電極に自己
整合させてＮチャンネルトランジスタ用のＬＤＤ領域を
形成する。次いで、該構成体の上に第一酸化膜を形成し
且つＮ型シリコン領域を該第一酸化膜を介してＰ＋型ド
ーパントで注入しＰチャンネルトランジスタのソース及
びドレイン領域を形成する。第二酸化膜を該構成体の上
に形成する。次いで、これら二つの酸化物層をエッチン
グして第一酸化膜から形成した内側部分と第二酸化膜か
ら形成した外側部分とを有する側壁スペーサを形成す
る。Ｐ型シリコン領域をＮ＋型ドーパントで注入してＮ
チャンネルトランジスタの低固有抵抗領域を形成する。
Ｐチャンネルトランジスタのソース及びドレインにおけ
るＰ＋注入物は、典型的に、本装置の後の熱処理期間中
にゲートに向かって外拡散する。結果的に得られる集積
回路は、ＬＤＤＮチャンネルトランジスタとＬＤＤ領域
のないＰチャンネルトランジスタとを有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ集積回路装
置構成体及びその製造方法に関するものであって、更に
詳細には、自己整合型ゲートプロセスにおけるトランジ
スタドーピング分布に関するものである。
【０００２】
【従来の技術】図１は基板１０上に形成した従来のＣＭ
ＯＳ集積回路装置の一部を示しており、それは代表的な
Ｐチャンネル及びＮチャンネルトランジスタ１，３を有
している。Ｐチャンネルトランジスタ１はゲート電極２
を有しており且つＮチャンネルトランジスタ３はゲート
電極４を有しており、両方の電極はゲート酸化膜２４の
上に形成されており且つ両者は分離誘電体１６によって
離隔されている。ゲート酸化膜２４及び分離誘電膜１６
はシリコン基板１０のＮ型１２及びＰ型１４シリコン領
域の上側に存在している。従来の製造技術を使用して、
Ｎ型シリコン領域１２をマスクし且つＮ＋型ドーパント
をゲート電極４又は分離酸化膜１６によって被覆されて
いないＰ型シリコン領域内に注入してＮチャンネルトラ
ンジスタ３のソース及びドレイン領域６を形成する。次
いで、Ｎ型シリコン領域１２からマスクを除去し且つＰ
型シリコン領域１４をマスクする。次いで、Ｐ＋型ドー
パントをゲート電極２又は分離酸化膜１６によって被覆
されていないＮ型シリコン領域１２内へ注入して、Ｐチ
ャンネルトランジスタ１からなるソース及びドレイン領
域５を形成する。次いで、このマスクを除去し且つ典型
的に、該トランジスタの上に誘電膜を付着形成し且つ従
来のメタリゼーション層を使用して該トランジスタの各
々のソース、ドレイン、ゲートへ接続を形成することに
よって装置の形成を完了する。
【０００３】装置寸法、特にチャンネル長が減少される
に従い、従来のドレイン構造ＭＯＳ装置は例えばホット
キャリア効果などの短チャンネル効果に起因して信頼性
のないものとなる場合がある。従来のドレイン構造Ｎチ
ャンネルＭＯＳ装置３は従来のドレイン構造Ｐチャンネ
ルＭＯＳ装置１よりも短チャンネル効果に起因してより
長いチャンネル長において信頼性のないものとなる場合
がある。
【０００４】この問題を解消する一つの方法は、ドレイ
ン端部におけるピーク電界が減少されるように従来のド
レイン構造を修正することである。このことは、該装置
内に軽度にドープしたドレイン（ＬＤＤ）構造を発生さ
せるためにドレイン端部においてのドレインドーピング
密度を減少させることによって行うことが可能である。
該装置におけるＬＤＤ構造はゲート物質上の二酸化シリ
コンからなる側壁スペーサを使用して形成することが可
能である。
【０００５】図２はＬＤＤ８，１１を有する相補的なＮ
チャンネル１９及びＰチャンネル１７ＭＯＳＦＥＴを示
しており、それらは、典型的に、ＣＭＯＳＩＣ装置にお
ける複数個のこの様なＭＯＳＦＥＴのうちの典型的なも
のである。ＣＭＯＳ技術を使用してＬＤＤＭＯＳＦＥＴ
を形成する従来のプロセスにおいては、Ｎ型１２及びＰ
型１４ウエルをシリコン基板１０内に画定し且つ分離酸
化物１６によって分離させる。次いで、ゲート酸化膜２
４を形成し且つポリシリコンゲート電極２０，２２をゲ
ート酸化膜２４上においてパターン形成する。次いで、
Ｐ型シリコン領域１４をマスクし、次いでＰ型ドーパン
トをＮ型シリコン領域１２内に注入してＰチャンネルソ
ース及びドレイン領域７のＬＤＤ領域８を形成する。Ｐ
型シリコン領域１４からマスクを除去し且つ次いでＮ型
シリコン領域１２をマスクする。Ｎ型ドーパントをＰ型
シリコン領域１４内に注入してＮチャンネルソース及び
ドレイン領域９のＬＤＤ領域１１を形成する。次いで該
マスクを除去する。２０００乃至５０００Åの厚さの二
酸化シリコン層を該装置上に付着形成し、次いで該二酸
化シリコンを異方性エッチバックしてゲート電極２０，
２２上に酸化物側壁スペーサ１３，１５を形成する。Ｐ
型シリコン領域１４を、再度、マスクし、且つＰ＋ドー
パントをＮ型シリコン領域１２内に注入してＰチャンネ
ルソース及びドレイン領域９を形成する。次いで、該マ
スクを除去する。Ｎ型シリコン領域１４をマスクし、且
つＮ＋ドーパントを注入してＮチャンネルソース及びド
レイン領域９を形成する。従来の技術を使用して導電性
相互接続及び絶縁層を形成し、該装置の処理を完了す
る。
【０００６】ＬＤＤ装置の製造において公知の側壁スペ
ーサ技術を使用する場合の問題は、Ｎチャンネル装置の
ＬＤＤ処理期間中にＰチャンネル装置をマスクせねばな
らず、且つＰチャンネル装置のＬＤＤ処理期間中にＮチ
ャンネル装置をマスクせねばならないということであ
る。なぜならば、ＬＤＤ注入は製造中のＣＭＯＳ装置の
全てのマスクしていない区域へ浸透するからである。従
って、Ｐチャンネル装置を製造する期間中にＮチャンネ
ル装置の区域を保護するためにエキストラなマスキング
層が必要であり、且つＮチャンネル装置の製造期間中に
Ｐチャンネル装置の区域を保護するために別のエキスト
ラなマスキング層が必要とされる。
【０００７】図３は除去可能な側壁スペーサを使用して
ＬＤＤ装置を製造する従来の方法に従って製造したＬＤ
Ｄ８，１１を具備する複数個の相補的Ｎチャンネル２３
及びＰチャンネル２１ＭＯＳＦＥＴのうちの二つを示し
ている。Ｎ型及びＰ型ウエル１２，１４をシリコン基板
１０内に画定し且つ分離酸化膜１６によって分離させ
る。次いで、ゲート酸化膜２４を形成し且つポリシリコ
ンゲート電極２０，２２をゲート酸化膜２４の上にパタ
ーン形成する。酸化物又は窒化物からなる層を該装置の
上に付着形成し、次いで、異方的にエッチバックしてゲ
ート電極２０，２２に隣接して側壁スペーサを形成す
る。Ｐ型シリコン領域１４をマスクし且つＰ＋ドーパン
トをＮ型シリコン領域１２内に注入してＰチャンネルソ
ース及びドレイン領域７を形成する。該マスクを除去し
且つＮ型シリコン区域１２をマスクする。Ｎ＋ドーパン
トを注入してＮチャンネルソース及びドレイン領域９を
形成する。該マスクを除去し、次いで、側壁スペーサを
除去する。次いで、Ｐ型シリコン領域１４をマスクし且
つＰ型ドーパントをＮ型シリコン領域内に注入してＰチ
ャンネルソース及びドレイン領域７のＬＤＤ領域８を形
成する。Ｐ型シリコン領域１４からマスクを除去し、次
いで、Ｎ型シリコン領域１２をマスクする。Ｎ型ドーパ
ントをＰ型シリコン領域１４内に注入してＮチャンネル
ソース及びドレイン領域９のＬＤＤ領域１１を形成す
る。次いで、該マスクを除去する。従来の技術を使用し
て導電性相互接続及び絶縁層を形成して、本装置の処理
を完了する。ＬＤＤ装置を製造する場合に除去可能な側
壁スペーサ技術を使用することの一つの問題は、Ｎチャ
ンネル装置のＬＤＤ処理期間中にＰチャンネル装置をマ
スクせねばならず、且つＰチャンネル装置のＬＤＤ処理
期間中にＮチャンネル装置をマスクせねばならないとい
うことである。別の問題は、ＬＤＤ注入の前にエッチプ
ロセスによって側壁スペーサを除去せねばならないとい
うことである。従って、製造期間中に必要とされる二つ
のエキストラなマスキング層、即ちＰチャンネル装置の
製造における一つとＮチャンネル装置の製造における別
の一つとに加えて、該装置の製造においてはエキストラ
なエッチングも必要とされる。
【０００８】一方、インモスリミティッド（Ｉｎｍｏｓ
Ｌｔｄ．）へ譲渡されている発明者Ｃａｍｐｂｅｌｌ
ｅｔ ａｌ．「ＭＯＳＦＥＴ及び製造方法（ＭＯＳＦ
ＥＴａｎｄ Ｆａｂｒｉｃａｔｉｏｎ Ｍｅｔｈｏ
ｄ）」という名称の米国特許第５，０８７，５８２号に
記載されているように、単に二つのマスキングステップ
を使用して除去可能な側壁スペーサ技術を使用すること
が可能である。再度図３を参照すると、Ｐ型シリコン領
域１４をマスクした状態で、Ｐ＋ドーパントをＮ型シリ
コン領域１２内に注入させてＰチャンネルソース及びド
レイン領域７を形成した後に、Ｎ型シリコン領域１２上
方の側壁スペーサを除去し且つ、次いで、Ｐ型ドーパン
トをＮ型シリコン領域１２内に注入させてＰチャンネル
ソース及びドレイン領域７のＬＤＤ領域８を形成する。
該マスクを除去し、次いで、Ｎ型シリコン領域１２をマ
スクする。Ｎ＋ドーパントを注入してＮチャンネルソー
ス及びドレイン領域９を形成する。Ｐ型シリコン領域１
４上方の側壁スペーサを除去する。Ｎ型ドーパントをＰ
型シリコン領域１４内に注入させてＮチャンネルソース
及びドレイン領域９のＬＤＤ領域１１を形成する。次い
で、該マスクを除去する。従来の技術を使用して導電性
相互接続及び絶縁層を形成し、本装置の処理を完了す
る。
【０００９】ＬＤＤ装置の製造においてこの別法の除去
可能な側壁スペーサ技術を使用する場合の問題は、Ｎチ
ャンネルトランジスタにおいてＬＤＤ注入を形成する前
にエッチングプロセスによって側壁スペーサをＰ型シリ
コン領域から除去せねばならず、且つＰチャンネルトラ
ンジスタにおけるＬＤＤ注入を形成する前にＮ型シリコ
ン領域から別のエッチングによって側壁スペーサを除去
せねばならないということである。従って、Ｐチャンネ
ル装置の製造期間中にエキストラなエッチングが必要と
され、且つＮチャンネル装置の製造期間中に別のエキス
トラなエッチングが必要とされる。
【００１０】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したＣＭＯＳ集積回路装置及びその製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、ＣＭＯ
Ｓ装置におけるＮチャンネル及びＰチャンネルトランジ
スタを具備する集積回路を製造する方法が提供される。
本方法によれば、該装置の分離した活性区域を画定する
Ｎ型及びＰ型シリコン領域上にゲート電極を形成し、Ｐ
型シリコン内にＮ型ドーパントを注入してＮチャンネル
トランジスタのＬＤＤ領域を形成する。次いで、ゲート
電極上に第一絶縁層を形成し、且つ次いでＮ型シリコン
領域をＰ＋型ドーパント不純物で注入させてＰチャンネ
ルトランジスタの低固有抵抗ソース及びドレイン領域を
形成する。第一絶縁層の上に第二絶縁層を形成する。次
いで、第一及び第二絶縁層をエッチングして側壁スペー
サを形成する。次いで、Ｐ型シリコン領域をＮ＋型ドー
パント不純物で注入してＮチャンネルトランジスタの低
固有抵抗領域を形成する。
【００１２】結果的に得られるＣＭＯＳ集積回路は、Ｎ
型領域の活性表面区域内に形成された複数個のＰチャン
ネルトランジスタと、Ｐ型領域の分離された活性表面区
域内に形成された複数個のＮチャンネルトランジスタと
を有している。Ｐチャンネル及びＮチャンネルトランジ
スタの各々は、それぞれの活性表面の上側に存在し且つ
それから分離されているゲート電極を有している。該集
積回路は、更に、各々が低固有抵抗領域から構成されて
いるＰチャンネルソース及びドレイン領域を有すると共
に、各々が低固有抵抗領域及びＬＤＤ領域を有している
Ｎチャンネルソース及びドレイン領域を包含している。
一対の側壁スペーサを具備する各ゲート電極は、各々が
下側に存在するソース及びドレイン領域に対応している
内側部分及び外側部分を有している。各Ｐチャンネル低
固有抵抗領域は、そのそれぞれの側壁スペーサの内側部
分の少なくとも一部及び外側部分の下側に位置してい
る。各Ｎチャンネル低固有抵抗領域は、そのそれぞれの
側壁スペーサの内側部分の一部及び外側部分の少なくと
も一部の下側に位置している。各ＮチャンネルＬＤＤ領
域は、そのそれぞれの低固有抵抗領域からそのそれぞれ
の側壁スペーサの内側部分の下側へ延在している。
【００１３】
【発明の実施の形態】装置寸法、且つ特にチャンネル長
が小さくなるに従い、従来のドレイン構造ＭＯＳ装置は
例えばホットキャリア効果などの短チャンネル効果に起
因して信頼性がないものとなる場合があるので、ＭＯＳ
装置の製造においてＬＤＤ領域が使用される。従来のド
レイン構造ＰチャンネルＭＯＳ装置は従来のドレイン構
造ＮチャンネルＭＯＳ装置よりもより短いチャンネル長
において信頼性を維持する。図１１を参照すると、ＣＭ
ＯＳ技術を使用して製造したＭＯＳ装置は、そのソース
とドレイン４４′の間の距離７０、即ちそのチャンネル
長が最小長と最大長との間である場合に信頼性がある。
最小長は、それより短い場合には、従来の電圧がゲート
電極に印加された場合に短チャンネル効果に起因して該
トランジスタが信頼性をもって動作することのない該ト
ランジスタのソースとドレインとの間の距離である。最
大長は、それより大きい場合に、該トランジスタが効率
的にターンオンすることのない該トランジスタのソース
とドレインとの間の距離である。該トランジスタは、従
来の電圧が該トランジスタのゲート電極へ印加された場
合に、該トランジスタのソースとドレインとの間に電流
が流れない場合には効率的にターンオンすることはな
い。最小長及び最大長はゲート長さ、スペーサ長さ、拡
散サイクル、注入物の接合深さなどに依存する。従来の
電圧は、現在の技術においては、典型的に５、３．３、
又は２．７Ｖである。
【００１４】ＬＤＤ領域を使用する場合には、ソース及
びドレイン領域５４の低固有抵抗領域の間の長さ７２は
最小ＬＤＤ長さと最大ＬＤＤ長さとの間でなければなら
ない。最小ＬＤＤ長さはそれより短い場合には該トラン
ジスタが短チャンネル効果に起因して信頼性をもって動
作することのない該トランジスタのソース及びドレイン
領域５４の低固有抵抗領域５６の間の距離である。最大
ＬＤＤ長さは、それより大きい場合には該トランジスタ
が効率的にターンオンすることのない該トランジスタの
ソース及びドレイン領域５４の低固有抵抗領域の間の距
離である。該トランジスタは、従来の電圧が該トランジ
スタのゲート電極２２へ印加される場合に、該トランジ
スタのソースとドレインとの間に電流が流れない場合に
効率的にターンオンすることはない。現在の技術におい
ては、ＣＭＯＳ技術を使用して製造したＮチャンネル装
置の場合には、Ｎチャンネル最小ＬＤＤ長さ及びＮチャ
ンネル最大ＬＤＤ長さは、典型的に、主に、ＬＤＤを形
成する不純物のドーピングノード及びＬＤＤ長さに基づ
いている。
【００１５】本発明はトランジスタの装置寸法がゲート
電極幅がＰチャンネル最小長より小さいようなものであ
る場合に、簡単化したプロセスを使用して製造した面積
を減少させることを可能とした信頼性のあるトランジス
タを製造するためにそれぞれのトランジスタのソース及
びドレインの間の長さを調節するために二つの絶縁層を
使用している。
【００１６】以下に記載する処理ステップ及び構成は集
積回路を製造する場合の完全な処理の流れを構成するも
のではない。本発明は、当該技術分野において現在使用
されている集積回路製造技術に関連して実施することが
可能であり、本発明を理解する上で必要な処理ステップ
について詳細に説明する。製造期間中における集積回路
の一部の概略断面を示した添付の図面は縮尺通りに描い
たものではなく、本発明の重要な特徴をよりよく示すた
めに適宜拡縮して示してある。
【００１７】本発明の好適実施例に基づいて集積回路を
製造する方法について説明する。図４を参照すると、シ
リコン基板１０内にＮ型１２及びＰ型１４活性領域を形
成する。ＰチャンネルトランジスタをＮ型シリコン領域
１２内に形成し、且つＮチャンネルトランジスタをＰ型
シリコン領域１４内に形成し、尚、一つの代表的なＮ型
領域１２と一つの代表的なＰ型領域１４が図面中に示さ
れていることを理解すべきである。分離酸化膜領域１６
をシリコン基板１０上に成長させる。Ｎ型１２及びＰ型
１４シリコン領域上にゲート酸化膜の薄い層２４を形成
する。ゲート酸化膜２４は、好適には、コンフォーマル
即ち適合的で、ドープされておらず成長させた二酸化シ
リコンであって、典型的に６０Åと２５０Åとの間の厚
さを有している。ポリシリコンゲート電極２０，２２を
ゲート酸化物層２４の上に形成し、次いで、後にＮ型ド
ーパントでドープする。ゲート電極物質は、それが本発
明方法によって必要とされる爾後の付着及びエッチング
プロセスと適合性があれば異なるものとすることが可能
である。理解すべきことであるが、ゲート電極物質はシ
リサイド又はポリサイド組成物を有することが可能であ
る。該処理ステップはＣＭＯＳ構成体の選択とは独立的
なものであり、それはＮウエル、ツインウエル又はＰウ
エルとすることが可能であるが、添付の図面はＮウエル
及びＰウエルを有するＣＭＯＳ構成体を図示している。
更に理解すべきことであるが、添付の図面は一つの相補
的な対のＣＭＯＳトランジスタを示すに過ぎないが、単
一のシリコン基板上に本発明に基づいてこの様なトラン
ジスタからなるアレイを形成することが可能である。
【００１８】図５を参照すると、Ｎ型シリコン領域１２
の上にホトレジストマスク２６を付与する。次いで、Ｐ
型シリコン領域１４のマスクしていない区域内にＮ型ド
ーパントを注入させてＮチャンネルトランジスタのソー
ス及びドレイン領域内にＬＤＤ及びハロー注入物２８を
形成する。
【００１９】次いで、該マスクを除去し、且つ図６に示
したように本構成体の上に第一絶縁層２９を付着形成す
る。この第一絶縁層２９は、好適には、コンフォーマル
なドープしていない酸化物であるが、任意のコンフォー
マルな絶縁体を使用することが可能である。第一酸化膜
２９は、ゲート電極２０の両側における第一酸化膜２９
の厚さとゲート電極２０の幅の和から爾後の処理ステッ
プにおいてＰ＋型ドーパントが外拡散する距離を差し引
いたものがＰチャンネル最小長より大きいがＰチャンネ
ル最大長より小さいものであるように充分厚いものでな
ければならない。従来の技術においては、酸化膜２９は
５００Åと２５００Åとの間の厚さを有することが可能
である。
【００２０】次いで、従来のＰ＋型ドーパントを注入す
ることによって、Ｐチャンネルトランジスタのソース及
びドレイン領域４４を形成する。図７を参照すると、Ｐ
型シリコン領域１４の上にホトレジストマスク４２を付
与する。次いで、Ｎ型シリコン領域１２のマスクしてい
ない領域における第一酸化膜２９を貫通してＰ型ドーパ
ントを注入し、Ｐチャンネルトランジスタのソース及び
ドレイン領域４４を形成する。該Ｐ型ドーパントは、好
適には、ボロンであるが、ＢＦ2又は任意のその他のＰ
型ドーパントを使用することが可能である。
【００２１】図８を参照すると、マスク４２を除去し、
且つ本構成体の上に第二絶縁層４８を付着形成する。第
二絶縁層４８は、好適には、コンフォーマルなドープし
ていない酸化物であるが、任意のコンフォーマルな絶縁
体を使用することが可能である。第二酸化膜４８は、第
一２９及び第二４８酸化膜から形成した側壁スペーサの
幅とゲート電極２２の幅との和がＮチャンネル最小ＬＤ
Ｄ長より大きく且つＮチャンネル最大ＬＤＤ長より小さ
いように充分に厚いものでなければならない。現在の技
術においては、第二酸化膜４８は５００Åと２５００Å
との間を有することが可能である。
【００２２】次いで、酸化物層４８を異方性エッチング
して図９に示したように側壁スペーサ３８を形成する。
図８と９とを同時的に参照すると、第一酸化膜２９は側
壁スペーサ３８の内側部分３２を形成している。第二酸
化膜４８は側壁スペーサの外側部分５０を形成してい
る。全体的な側壁スペーサ３８の底端部の幅は、ゲート
電極２２の幅と結合されたゲート電極２２に隣接した二
つの側壁スペーサ３８の底端部の幅がＮチャンネル最小
ＬＤＤ長より大きく且つＮチャンネル最大ＬＤＤ長より
小さいものとすべきである。現在の技術においては、側
壁スペーサ３８の底端部の幅は１０００Åと５０００Å
との間とすることが可能である。
【００２３】次に、従来のＮ＋型ドーパントを注入する
ことによって、Ｎチャンネルトランジスタのソース及び
ドレイン領域を形成する。図１０を参照すると、Ｎ型シ
リコン活性区域１２の上にホトレジストマスク６８を付
与する。Ｎ＋型ドーパントをＰ型シリコン領域１４のマ
スクしていない区域内に注入させてＮチャンネルトラン
ジスタのソース及びドレイン領域５４を形成する。次い
で、マスク６８を除去する。
【００２４】図１１は爾後の熱プロセスの後に得られる
構成体を示している。Ｐ＋型注入物は更に側壁スペーサ
３８の下側に拡散する。該構成体は、ＬＤＤがない即ち
非ＬＤＤＭＯＳＦＥＴであるＰチャンネルＭＯＳＦＥＴ
６０とＮチャンネルＬＤＤＭＯＳＦＥＴ６２から構成さ
れている。従来の処理ステップを使用してＭＯＳＦＥＴ
を完成させることが可能である。ドープしているか又は
ドープしていない酸化物及び／又はＳＯＧなどの誘電体
（不図示）をＭＯＳＦＥＴの上に付着形成させ、且つ該
ＭＯＳＦＥＴのゲート２０，２２、ソース及びドレイン
領域４４′，５４とメタリゼーション層（不図示）との
間に接続を形成する。
【００２５】第一酸化物層のみを使用するＰチャンネル
ＭＯＳＦＥＴ６０のソース及びドレイン領域４４′の自
己整合型の形成及び全体的な側壁スペーサ３８を使用す
るＮチャンネルＭＯＳＦＥＴ６２のソース及びドレイン
領域５４の低固有抵抗部分５６の自己整合型の形成は、
最適化させた特性を有する相補的トランジスタ６０，６
２を形成することを可能としている。このことは、更
に、二つのマスキングステップと一つのエッチングとを
使用して使用される処理ステップの数を減少させてい
る。このことは、ゲート電極２０の幅が非常に短く、従
ってソース及びドレインがゲートに対して自己整合され
た場合には、後の熱処理ステップが該チャンネル長をＰ
チャンネル最小長よりも小さいものとするであろうよう
な場合に特に有用である。側壁スペーサの内側部分は、
注入されるべきソース及びドレイン領域がゲート電極か
ら更に離れ且つ離隔されることを可能とさせる。このこ
とは、Ｐチャンネルトランジスタが短チャンネル効果の
影響を受けることを防止する。側壁スペーサ３８はＮチ
ャンネルトランジスタ６２の低固有抵抗領域５６が、Ｐ
チャンネルトランジスタ６０のソース及びドレイン領域
４４′よりも更に離れて形成することを可能としてい
る。このことは、Ｎチャンネルトランジスタ６２が短チ
ャンネル効果によって影響されることを防止している。
【００２６】更に、図１１を参照して、本発明の好適実
施例に基づいて製造した集積回路の物理的な構造につい
て詳細に説明する。Ｐチャンネルトランジスタ６０はＮ
型シリコン領域１２内に位置されており、且つＮチャン
ネルトランジスタ６２はＰ型シリコン領域１４内に位置
している。好適には、コンフォーマルな即ち適合的なド
ープしていない二酸化シリコンからなる誘電体膜２４が
基板１０の活性Ｎ型１２及びＰ型１４シリコン領域の上
側に存在している。領域１２及び１４の活性表面部分は
分離酸化膜１６によって離隔されている。誘電体膜２４
の特性及び厚さは、ゲート酸化膜を形成するのに必要な
ものである。最近の処理技術においては、誘電体膜２４
は、通常、６０Åと２５０Åとの間の厚さに付着形成し
た二酸化シリコンである。ゲート電極２０及び２２がゲ
ート酸化膜２４の上側に存在している。側壁スペーサ３
８はゲート電極２０，２２に隣接している。側壁スペー
サ３８の各々は、内側部分３２と外側部分５０とを有し
ている。
【００２７】Ｐチャンネルトランジスタ６０のソース及
びドレイン領域４４′は、分離酸化膜１６の周りの部分
とゲート電極２０との間のＮ型シリコン領域１２内に設
けられている。Ｐチャンネルトランジスタ６０は従来の
ドレイントランジスタであるので、そのソース及びドレ
イン領域４４′は低固有抵抗領域から構成されている。
Ｐチャンネルトランジスタ６０のソース及びドレイン領
域４４′は、側壁スペーサ３８の外側部分５０の下側及
び側壁スペーサ３８の内側部分３２の少なくとも一部の
下側に位置している。Ｐチャンネルトランジスタ６０の
チャンネル長７０は、Ｐチャンネル最小長より大きく且
つＰチャンネル最大長より小さいものである。
【００２８】Ｎチャンネルトランジスタ６２のソース及
びドレイン領域５４は、分離酸化膜１６の周りの部分と
ゲート電極２２との間のＰ型シリコン領域１４内に設け
られている。Ｎチャンネルトランジスタ６２のソース及
びドレイン領域５４の低固有抵抗領域５６は、側壁スペ
ーサ３８の外側部分５０の少なくとも一部及び内側部分
の一部の下側に位置している。Ｎチャンネルトランジス
タ６２のソース及びドレイン領域５４のＬＤＤ領域２８
は、低固有抵抗領域５６から側壁スペーサ３８の内側部
分３２の下側へ横方向内側へ延在している。Ｎチャンネ
ルトランジスタ６０の低固有抵抗領域５６の間の距離７
２はＮチャンネル最小ＬＤＤ長より大きく且つＮチャン
ネル最大ＬＤＤ長より短い。
【００２９】ゲート電極２０の幅は、ソース及びドレイ
ン４４′がゲート２０に対して自己整合されていた場合
には、後の熱処理ステップによってチャンネル長７０を
Ｐチャンネル最小長より小さいものとするであろうよう
な非常に短いものとすることが可能である。この様に短
いゲート電極幅を受入れるために、第一酸化膜を使用し
て低固有抵抗ソース及びドレイン領域４４′を自己整合
させる。このことはＰチャンネルトランジスタ６０が短
チャンネル効果によって影響されることを防止してい
る。側壁スペーサ３８を使用して、注入期間中において
Ｎチャンネルトランジスタ６２のソース及びドレイン領
域５４の低固有抵抗領域５６を自己整合させる。このこ
とはＮチャンネルトランジスタ６２の低固有抵抗領域５
６の間隔を、Ｐチャンネルトランジスタ６０のソース及
びドレイン領域４４′よりも更に離れたものとすること
を可能とする。このことは、Ｐチャンネルトランジスタ
６０に対してＬＤＤ領域を必要とすることなしに、Ｎチ
ャンネルトランジスタ６２が短チャンネル効果によって
影響を受けることを防止している。
【００３０】理解されるように、本発明はＰチャンネル
トランジスタ６０のソース及びドレイン領域４４′をそ
のトランジスタに対して最適であるように離隔させて配
置させるという利点を有している。同様に、Ｎチャンネ
ル装置６２の低固有抵抗領域５６は、Ｐチャンネルトラ
ンジスタ６０のソース及びドレイン領域４４′よりも最
適に更に離隔させた間隔とすることが可能である。Ｎチ
ャンネルトランジスタ６２の低固有抵抗領域５６をこの
様な最適な間隔よりも近づけて配置させることは、Ｎチ
ャンネルトランジスタ６２を短チャンネル効果によって
損傷させる場合がある。ＮチャンネルＭＯＳ装置はＰチ
ャンネルＭＯＳ装置よりも短チャンネル効果によってよ
り影響を受けやすいという現象は本発明によって解決さ
れる問題を発生させる。二つの酸化物層を使用すること
は、従来のドレイン（即ち、非ＬＤＤ）Ｐチャンネルト
ランジスタ６０及びＬＤＤＮチャンネルトランジスタ６
２を形成することを可能とし、従ってそれぞれのトラン
ジスタのチャンネル長を最適化させ且つＣＭＯＳＩＣ装
置を製造する場合の処理ステップの数を減少させる。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来のドレインＣＭＯＳ装置を示した概略断
面図。
【図２】 Ｎチャンネル及びＰチャンネルトランジスタ
の両方がＬＤＤと側壁スペーサとを有する従来のＣＭＯ
Ｓ装置を示した概略断面図。
【図３】 Ｎチャンネル及びＰチャンネルトランジスタ
の両方がＬＤＤを有しているが最終的な装置構成におい
ては側壁スペーサを欠如している従来のＣＭＯＳ装置を
示した概略断面図。
【図４】 本発明に基づいてＣＭＯＳ装置における複数
個の相補的トランジスタのうちの二つを形成するプロセ
スにおける一つの段階における状態を示した概略断面
図。
【図５】 本発明に基づいてＣＭＯＳ装置における複数
個の相補的トランジスタのうちの二つを形成するプロセ
スにおける一つの段階における状態を示した概略断面
図。
【図６】 本発明に基づいてＣＭＯＳ装置における複数
個の相補的トランジスタのうちの二つを形成するプロセ
スにおける一つの段階における状態を示した概略断面
図。
【図７】 本発明に基づいてＣＭＯＳ装置における複数
個の相補的トランジスタのうちの二つを形成するプロセ
スにおける一つの段階における状態を示した概略断面
図。
【図８】 本発明に基づいてＣＭＯＳ装置における複数
個の相補的トランジスタのうちの二つを形成するプロセ
スにおける一つの段階における状態を示した概略断面
図。
【図９】 本発明に基づいてＣＭＯＳ装置における複数
個の相補的トランジスタのうちの二つを形成するプロセ
スにおける一つの段階における状態を示した概略断面
図。
【図１０】 本発明に基づいてＣＭＯＳ装置における複
数個の相補的トランジスタのうちの二つを形成するプロ
セスにおける一つの段階における状態を示した概略断面
図。
【図１１】 従来の導電性相互接続及び絶縁層を適用す
る前の製造プロセスにおける前進した段階においての複
数個の相補的トランジスタのうちの二つを示した概略断
面図。
【符号の説明】
１０ シリコン基板 １２ Ｎ型シリコン領域 １４ Ｐ型シリコン領域 １６ 分離酸化膜 ２０，２２ ゲート電極 ２４ ゲート酸化膜 ２６ ホトレジストマスク ２８ ＬＤＤ ２９ 第一絶縁層 ３２ 内側部分 ３８ 側壁スペーサ ４２ マスク ４４ ソース及びドレイン領域 ４８ 第二絶縁層 ５０ 外側部分 ５４ ソース及びドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペルベツ エイチ． サガルワラ アメリカ合衆国， テキサス 75052， グランド プレリー， ベント ツリー トレイル 4617 (72)発明者 メーディ ザマニアン アメリカ合衆国， テキサス 75010， カーロルトン， ハースストーン 2021 (72)発明者 ラビ サンダレサン アメリカ合衆国， テキサス 75025， プラノー， バークスデイル ドライブ 2801

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳ集積回路装置において、 Ｎ型領域の活性表面区域内に複数個のＰチャンネルトラ
    ンジスタが形成されており、 Ｐ型領域の分離された活性表面区域内に複数個のＮチャ
    ンネルトランジスタが形成されており、 前記Ｐチャンネル及びＮチャンネルトランジスタに対し
    てゲート電極が設けられており、前記ゲート電極はそれ
    ぞれの活性表面区域から分離されてその上側に存在して
    おり、 前記Ｐチャンネルトランジスタ用のＰ型ソース領域及び
    ドレイン領域が設けられており、各Ｐ型ソース及びドレ
    イン領域は低固有抵抗領域から構成されており、 前記Ｎチャンネルトランジスタに対してＮ型ソース及び
    ドレイン領域が形成されており、各Ｎ型ソース及びドレ
    イン領域は低固有抵抗領域とＬＤＤ領域を具備してお
    り、 各ゲート電極は各々が内側部分と外側部分とを具備する
    一対の側壁スペーサを具備しており、各側壁スペーサは
    下側に存在するソース及びドレイン領域に対応してお
    り、 各Ｐチャンネル低固有抵抗領域はそのそれぞれの側壁ス
    ペーサの外側部分及び内側部分の少なくとも一部の下側
    に位置されており、 各Ｎチャンネル低固有抵抗領域はそのそれぞれの側壁ス
    ペーサの外側部分の少なくとも一部及び内側部分の一部
    の下側に位置しており、 各ＮチャンネルＬＤＤ領域はそのそれぞれの低固有抵抗
    領域からそのそれぞれの側壁スペーサの内側部分の下側
    に延在している、ことを特徴とするＣＭＯＳ集積回路装
    置。
  2. 【請求項２】 請求項１において、前記側壁スペーサの
    内側部分が酸化物を有していることを特徴とするＣＭＯ
    Ｓ集積回路装置。
  3. 【請求項３】 請求項１において、前記側壁スペーサの
    外側部分が酸化物を有していることを特徴とするＣＭＯ
    Ｓ集積回路装置。
  4. 【請求項４】 請求項１において、前記Ｐチャンネルソ
    ース及びドレインがＢＦ2で注入したシリコンを有して
    いることを特徴とするＣＭＯＳ集積回路装置。
  5. 【請求項５】 請求項１において、 前記Ｐチャンネルトランジスタのソース領域及びドレイ
    ン領域の低固有抵抗領域の間の距離がＰチャンネル最小
    長とＰチャンネル最大長との間であり、 前記Ｐチャンネル最小長が前記トランジスタが短チャン
    ネル効果に起因して信頼性をもって動作することのない
    ものより短い距離であり、 前記Ｐチャンネル最大長は前記トランジスタが効率的に
    ターンオンすることのないものより大きい距離である、
    ことを特徴とするＣＭＯＳ集積回路装置。
  6. 【請求項６】 請求項１において、前記Ｎチャンネルト
    ランジスタの低固有抵抗領域の間の距離がＮチャンネル
    最小ＬＤＤ長とＮチャンネル最大ＬＤＤ長との間であ
    り、 前記Ｎチャンネル最小ＬＤＤ長は前記トランジスタが短
    チャンネル効果に起因して信頼性をもって動作すること
    のないものより短い距離であり、 前記Ｎチャンネル最大ＬＤＤ長は前記トランジスタが効
    率的にターンオンすることのないものより大きい距離で
    ある、ことを特徴とするＣＭＯＳ集積回路装置。
  7. 【請求項７】 請求項１において、前記側壁スペーサが
    約５００乃至２５００Åの全幅を有していることを特徴
    とするＣＭＯＳ集積回路装置。
  8. 【請求項８】 ＣＭＯＳ装置においてＰチャンネル及び
    Ｎチャンネルトランジスタを製造する方法において、 前記装置の分離した活性区域を画定するＮ型及びＰ型シ
    リコン領域上にＰチャンネル及びＮチャンネルトランジ
    スタ用のゲート電極を形成し、 前記ＮチャンネルトランジスタのＬＤＤ領域を形成する
    ために前記Ｐ型シリコン領域内にＮ型ドーパントを注入
    し、 前記ゲート電極及び前記Ｎ型及びＰ型シリコン領域上に
    第一絶縁層を形成し、 前記Ｐチャンネルトランジスタの低固有抵抗ソース及び
    ドレイン領域を形成するために前記Ｎ型シリコン領域内
    にＰ＋型ドーパントを注入し、 前記第一絶縁層の上に第二絶縁層を形成し、 前記第一及び第二絶縁層をエッチングして前記ゲート電
    極に隣接して前記シリコン領域上に側壁スペーサを設
    け、 前記Ｎチャンネルトランジスタのソース及びドレイン領
    域の低固有抵抗部分を形成するために前記Ｐ型領域の一
    部の中にＮ＋型ドーパント不純物を注入する、上記各ス
    テップを有することを特徴とする方法。
  9. 【請求項９】 請求項８において、更に、前記Ｐ＋型ド
    ーパントを注入するステップを実施した後に、前記Ｐ＋
    型注入物をそれぞれのゲートへ向かって拡散させるステ
    ップを有していることを特徴とする方法。
  10. 【請求項１０】 請求項８において、更に、 前記ＬＤＤ領域を形成するために前記Ｎ型ドーパントを
    注入するステップを実施する前に、前記Ｎ型シリコン領
    域を前記Ｎ型ドーパント注入からマスクするために前記
    Ｎ型シリコン領域をマスクし、 前記Ｎ型ドーパントを注入するステップを実施した後に
    前記Ｎ型シリコン領域からマスクを除去し、 前記Ｐ＋型ドーパントを注入するステップの前に実施す
    るものであって前記Ｐ＋型ドーパント注入から前記Ｐ型
    シリコン領域をマスクするために前記Ｐ型シリコン領域
    をマスクし、 前記Ｐ＋型ドーパントを注入するステップの後であって
    且つ第二絶縁層を形成する前記ステップの前に実施する
    ものであって前記Ｐ型シリコン領域からマスクを除去
    し、 前記Ｎ＋型ドーパントを注入するステップの前に実施す
    るものであって前記Ｎ型シリコン領域を前記Ｎ＋型ドー
    パント注入からマスクするために前記Ｎ型シリコン領域
    をマスクし、 前記Ｎ＋ドーパントを注入するステップの後に実施する
    ものであって前記Ｎ型シリコン領域からマスクを除去す
    る、上記各ステップを有することを特徴とする方法。
  11. 【請求項１１】 請求項８において、前記第一絶縁層が
    酸化物を有していることを特徴とする方法。
  12. 【請求項１２】 請求項８において、前記第二絶縁層が
    酸化物を有していることを特徴とする方法。
  13. 【請求項１３】 請求項８において、前記Ｐ＋型ドーパ
    ント不純物がＢＦ2を有していることを特徴とする方
    法。
  14. 【請求項１４】 請求項８において、 前記Ｐチャンネルトランジスタのソース及びドレイン領
    域の低固有抵抗領域の間の距離がＰチャンネル最小長と
    Ｐチャンネル最大長との間であり、 前記Ｐチャンネル最小長が前記トランジスタが短チャン
    ネル効果に起因して信頼性をもって動作することのない
    ものより短い距離であり、 前記Ｐチャンネル最大長が前記トランジスタが効率的に
    ターンオンすることのないものより大きな距離である、
    ことを特徴とする方法。
  15. 【請求項１５】 請求項８において、前記第一絶縁層が
    約５００乃至２５００Åの厚さを有していることを特徴
    とする方法。
  16. 【請求項１６】 請求項８において、前記Ｎチャンネル
    トランジスタの低固有抵抗領域間の距離は、Ｎチャンネ
    ル最小ＬＤＤ長とＮチャンネル最大ＬＤＤ長との間であ
    り、 前記Ｎチャンネル最小ＬＤＤ長は前記トランジスタが短
    チャンネル効果に起因して信頼性をもって動作すること
    のないものより低い距離であり、 前記Ｎチャンネル最大ＬＤＤ長は前記トランジスタが効
    率的にターンオンすることのないものより大きい距離で
    ある、ことを特徴とする方法。
  17. 【請求項１７】 請求項８において、前記第二絶縁層が
    約５００乃至２５００Åの厚さを有していることを特徴
    とする方法。
  18. 【請求項１８】 請求項８において、前記側壁スペーサ
    が前記第一絶縁層から形成した内側部分と前記第二絶縁
    層から形成した外側部分とを有していることを特徴とす
    る方法。
  19. 【請求項１９】 Ｐチャンネル及びＮチャンネルトラン
    ジスタの製造方法において、 Ｎ型及びＰ型シリコン領域上にＰチャンネル及びＮチャ
    ンネルトランジスタ用のゲート電極であって分離絶縁層
    領域によって分離されているゲート電極を形成し、 前記Ｎ型シリコン領域をマスクし、 ＬＤＤを形成するために前記Ｐ型シリコン領域内にＮ型
    ドーパントを注入し、 前記Ｎ型シリコン領域からマスクを除去し、 前記ゲート電極及び前記Ｎ型及びＰ型シリコン領域上に
    第一絶縁層を形成し、 前記Ｐ型シリコン領域をマスクし、 前記Ｐチャンネルトランジスタのソース及びドレイン領
    域を形成するために前記Ｎ型シリコン領域内にＰ＋型ド
    ーパントを注入し、 前記Ｐ型シリコン領域からマスクを除去し、 前記第一絶縁層上に第二絶縁層を形成し、 前記第一及び第二絶縁層をエッチングして前記ゲート電
    極に隣接し前記シリコン領域上に側壁スペーサを設け、 前記Ｎ型シリコン領域をマスクし、 前記Ｎチャンネルトランジスタのソース及びドレイン領
    域の低固有抵抗領域を形成するために前記Ｐ型シリコン
    領域内にＮ＋型ドーパントを注入し、 前記Ｎ型シリコン領域からマスクを除去し、 前記Ｐ＋型注入物を前記ゲート電極に向かって拡散させ
    る、上記各ステップを有することを特徴とする方法。
  20. 【請求項２０】 請求項１９において、前記第一及び第
    二絶縁層が酸化物を有していることを特徴とする方法。
  21. 【請求項２１】 請求項１９において、前記Ｐ＋型ドー
    パント注入物がＢＦ2を有していることを特徴とする方
    法。
  22. 【請求項２２】 請求項１９において、 前記Ｐチャンネルトランジスタのソース及びドレイン領
    域の低固有抵抗領域の間の距離がＰチャンネル最小長と
    Ｐチャンネル最大長との間であり、 前記Ｐチャンネル最小長が前記トランジスタが短チャン
    ネル効果に起因して信頼性をもって動作することのない
    ものより小さな距離であり、 前記Ｐチャンネル最大長が前記トランジスタが効率的に
    ターンオンすることのないものより大きい距離である、
    ことを特徴とする方法。
  23. 【請求項２３】 請求項１９において、前記第一絶縁層
    が約５００乃至２５００Åの厚さを有していることを特
    徴とする方法。
  24. 【請求項２４】 請求項１９において、前記Ｎチャンネ
    ルトランジスタの低固有抵抗領域間の距離がＮチャンネ
    ル最小ＬＤＤ長とＮチャンネル最大ＬＤＤ長との間であ
    り、 前記Ｎチャンネル最小ＬＤＤ長は短チャンネル効果に起
    因して前記トランジスタが信頼性をもって動作すること
    のないものより小さい距離であり、 前記Ｎチャンネル最大ＬＤＤ長は前記トランジスタが効
    率的にターンオンすることのないものより大きな距離で
    ある、ことを特徴とする方法。
  25. 【請求項２５】 請求項１９において、前記第二絶縁層
    が約５００乃至２５００Åの厚さを有していることを特
    徴とする方法。
  26. 【請求項２６】 請求項１９において、前記側壁スペー
    サが前記第一絶縁層から形成した内側部分と前記第二絶
    縁層から形成した外側部分とを有していることを特徴と
    する方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076136A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置の製造方法
US6806540B2 (en) 2000-10-11 2004-10-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100864494B1 (ko) * 2002-06-17 2008-10-20 삼성전자주식회사 다결정 규소 박막 트랜지스터 어레이 기판 및 그의 제조방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221709B1 (en) * 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor
US6632718B1 (en) * 1998-07-15 2003-10-14 Texas Instruments Incorporated Disposable spacer technology for reduced cost CMOS processing
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
US6660608B1 (en) * 2002-02-25 2003-12-09 Advanced Micro Devices, Inc. Method for manufacturing CMOS device having low gate resistivity using aluminum implant
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US6940705B2 (en) 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US20050035410A1 (en) * 2003-08-15 2005-02-17 Yee-Chia Yeo Semiconductor diode with reduced leakage
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7071052B2 (en) * 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
EP1695381A4 (en) * 2003-12-04 2008-09-17 Ibm METHOD OF GENERATING NONAMORPHER ULTRADÜNNER SEMICONDUCTOR COMPONENTS USING A SURGERY IMPLANT LAYER
JP2005203436A (ja) * 2004-01-13 2005-07-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952849A (ja) * 1982-09-20 1984-03-27 Fujitsu Ltd 半導体装置の製造方法
JPS60241256A (ja) * 1984-05-16 1985-11-30 Hitachi Ltd 半導体装置およびその製造方法
US4663645A (en) * 1984-05-23 1987-05-05 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
GB8820058D0 (en) 1988-08-24 1988-09-28 Inmos Ltd Mosfet & fabrication method
US5273914A (en) * 1988-10-14 1993-12-28 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor devices
EP0456318B1 (en) * 1990-05-11 2001-08-22 Koninklijke Philips Electronics N.V. CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors
JP2907344B2 (ja) * 1990-06-27 1999-06-21 株式会社東芝 半導体装置およびその製造方法
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
KR940005802B1 (ko) * 1991-07-09 1994-06-23 삼성전자 주식회사 Cmos 반도체장치 및 그 제조방법
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US6221709B1 (en) * 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076136A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置の製造方法
US6806540B2 (en) 2000-10-11 2004-10-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7094652B2 (en) 2000-10-11 2006-08-22 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100864494B1 (ko) * 2002-06-17 2008-10-20 삼성전자주식회사 다결정 규소 박막 트랜지스터 어레이 기판 및 그의 제조방법

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