JPS5952849A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5952849A
JPS5952849A JP57163473A JP16347382A JPS5952849A JP S5952849 A JPS5952849 A JP S5952849A JP 57163473 A JP57163473 A JP 57163473A JP 16347382 A JP16347382 A JP 16347382A JP S5952849 A JPS5952849 A JP S5952849A
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region
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wiring
channel
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Takehide Shirato
猛英 白土
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は相補型Ｍ、ＩＳ半導体集和回路装置の製造方法
に係り、特に寸スタ・スライス方式による相補型ＭＩＳ
半導体集伊回路装置の製造方法に関する〇 （ｂ）　　技術の背景 半導体集積回路を製造する方法の一つに、従来から製造
されている一つの集積回路を、別の機能を有する集積回
路に変換する方法がある０これはプロセスの拡散工程終
了までのパターンを従来と共通にし、以後のマスクエ稈
を変えることにより２種以上の機能の異なる集積回路を
製造する方法で、通常マスタ・スライス方式と呼ばれて
いる。
そしてこの方式は、集積回路設計の１晴間及び労力、１
１造費用の節減、供給手番の短縮等優れた効果を持って
いる◇ （ｃ）従来技術と問題点 従来から良く行われているマスク・スライス方法は、配
線を変えて２才や以上の機能の異なる集積回路を一す造
する方法、セあるＯ そしてそのうちの一つの方法は、電極コンタクト窓を各
品秒に共通するように形成して督き、配線形成用マスク
を変える。ことにより品特によって特有の配線パターン
を形成する方法であり、他の一方法は電極コンタクｌ１
ｊ８形成用のマスクを変えて品種によって特有の“１極
コンタクト窓パターンを形成し、配線パターンは各品種
に共通するように形成する方法である。
上記のように従来のマスタ・スライス法はプロセス工程
の最終に近い段階で工程の変更がなされるので、製造工
程が俵雑化しないという利点はあるＯ しかしながら上記従来方法に於ては、要求された機能に
特有の配線形成用マスク成るいけ電極コンタクト窓形成
用マスクを製造しなければならないために、その分だけ
半導体集積回路装瞳の製造手番が長くな９、且つ々スフ
製造の費用分だけコ１つ スト高ｌなるという問題があった０ （ｄ）　　発明の目的 本発明は上記問題点を除去するために１マスク工程を使
用することなしに異なる配線を持つ２種以上の機能の異
なる集積回路を゛形成するマスク・スライス法を提供す
るものであり、その目的とするところは相補型ＭＩ８集
積回路装置の製造手番の短縮及び製造原価の低減にある
。
（ｅ）　　発明の構成 即ち本発明は、相補型ＭＩＳ集積回路装置の製造方法に
於て、選択的にウェルが配設されてなる半導体被処理基
板のウェル内に、該ウェルと反対の第２不純物拡散領域
をそれぞれ形成しにおき、該被処理半導体基板面ｋｐ型
散着くはｎ型いずれかの不純物をイオン注入することに
よって前記ウェル面及び基板表出領域面の各々に第３の
不純物拡散領域を形成し、゛該第３の不純物拡散領域に
よって前記ウェル内に形成されている二つの第１不純物
拡散領域又は基板表出領域に形成されている二つの第２
不純物拡散領域のいずれかの間に電流通路を形成せしめ
、これにより配線経路を適宜変更して複数種類の異なる
集積回路を形成することを特徴とする。
（ｆ）　　発明の実施例 以下本発明を、実施例について図を用い詳細に説明する
。
第１図は本発明の方法の一実施例により最終出力段の配
線変換を行った相補型ＭＯ８集積回路装’Ｉ１．　（Ｉ
　Ｃ）の完成時に於ける要部断面図（イ）及び要部回路
４図（ロ）、第２図は他の一実施例により抵抗層の配線
変換を行った相補型ＭＯ８ＩＣの完成時に於ける要部断
面図、第３図（イ）乃至（ト）は本発明の方法の一実施
例に於ける工程断面図である。
本発明の方法により最終出力段の配線を変換して、ｎチ
ャネル・オーブン・ドレイン出力型にした相補型ＭＯ８
ＩＣに於ける最終出力段の断面構造はｆｌｌえば第１図
（イ）に示すようになる。
図中、１はｎ型シリコン（Ｓｌ）基板、２はｐ−型ウェ
ル、３はフィールド酸化膜、４はゲート酸化膜、５は多
結晶Ｓｉゲート亀・陰、６８はｎ　型ソース領域、６ｄ
は１１＋型ドレイ／饋に′ト、７ｉ、を嫁化膜、８１１
ｐ＋型ソース領域、ｓｄｔ’ｓｐ＋型ドレイン領域、９
はｎ型低嫉匿拡散領域、１０はりん蛭１ゑガラス＜ｐｓ
Ｇ）絶縁膜、１１は′６律コンタクトで、１２　ｏｕｔ
は出力配線、１２ｓはソース配線、１２ａはゲート配線
、１３はｎチャネルＭＯ８）ランジスタのチャネルスト
ッパ領域、１４けｐチャネルＭＯ８）ランジスタのチャ
ネルストッパ領ｂＱ、ｃｈはチ４ネル領Ｊ１１！、、　
ＴｒｎはｎチャネルＭＯＳトランジスタ、Ｔｒｐｌ’ｉ
ｐチャネルＭ０８トランジスタを示している。
そして該ｔけ終出力段の回路は第１図（ロ）に示すよう
になる。ＲＤ　ｌ’３Ｊに於てＴｒｎはｎチャネルＭＯ
８）ラヅジスタ、ＴｒｐはｐチャネルＭＯ８）ランジス
タ、Ｇはゲート、Ｓｎはｎ　＋ｌｌ：リソース、■）ｎ
けｎ＋型トドレインＳｐはｐ　型ソース、１〕ｐ（よｐ
Ｊ貝ドレイン、ＶｃｃｌｄｔｔＮＩＩ、ＶＢ２は接地、
Ｌｌｎ’＋’ｉゲート配純（入力配線）、Ｌｇはソース
配ＰれＬ　ｏ　ｕ　ｔ。
・は出力配線、ＰｏｕｔＦｉ出力パッド、９はｎ型低濃
度拡散領域を示している０ 即ち該実施例の構造に於ては最終出力段にｎチャネルＭ
Ｏ０ＳトランジスタＴｒｎとｐチャネルＭＯ８］・ラン
ジスタＴｒｐが並列に接続されている。そして両トラン
ジスタＴｒｎ　＋、　Ｔｒｐはいずれもソース及びドレ
イン領域がチャネル領域ｃｈから離れて形成されている
。
該実施例に於てはソース、ドレイン領域ｆ３８＋Ｇｄ、
８ｓ、８ｄとチャネル領域Ｃｈの間のｐ−ウェル２面及
びｎ型基板１面にｎ型低＃耽拡散領域９が形成され、該
ｎ型低濃度拡散領域９によってｎチャネルｈｔｏｓトラ
ンジスタＴｒｎに導電路即ち配線が形成される。そして
ｐチャネル番トランジスタＴｒｐＫは上記低濃度拡散領
域９によって導電路は形成されないので、５ｍＩｃはｎ
チャネル・オープン・ドレイン出力型となる占 第２１＊Ｉは本発明を適用し、抵抗層を介して配線、経
路の変換を行った例で、１ツ１中１１ｄ　ｎ型Ｓｌ基板
、２はｐ−型ウェル、３はフィールド酸イビ膜、６Ｃは
ｎ＋＋コンタクト領域、７は酸化膜、１３Ｃ１，８ｃｌ
は−ｐ＋型コンタクト領域、９ａ、９ｂはｎ型低濃度拡
散領域即ちｎ型抵抗層、１０はＰＳＧ絶縁膜、１１は電
極コンタクト窓、１２１ｎは入力配線、１２ａｕｔｏ、
　１２ｏｕｔ電は出力配線、１３はｎチャネルＭＯＳト
ランジスタのチャネルストッパ領域、１４はｐチャネル
ＭＯ８）ランジスタのチャネルストッパ領域を示してい
る。
即ち該構造に於ては、ｐ＋＋コンタクト領域８ｃｌと８
ｃｌとｎ型抵抗層９ｂの間には接合が形成され、電流が
遮断される。従ってｐウェル２内の抵抗層９ａを介し出
力配線１２ｏｕｔ４に向って配線路が形成される。
次に本発明の方法を、上記第１の実施例によって説明す
る。
本発明の方法により相補型ＭＯ８ＩＣを形成するに際し
ては通常行われる方法により第３図（イ）妃示すような
構造の半導体被処理基板を準備する。
ここで図中１はｎ型Ｓｌ基板、２はｐ−型ウェル、３は
フィール“ド酸化膜′％４はゲート、酸化膜、５は多結
晶Ｓｔゲート電極、１７はｎチャネルＭＯＳトランジス
タのチャネルストッパ領域、１８はｐチャネルＭＯＳト
ランジスタのチャネルストッパ領域を示している。
そして先ず第３図（ロ）に示すように、上記被処理基板
上にｎ＋＋ソース及びドレイン領域を形成しようとする
場所を表出する第１の開孔１３を有する第１の、レジス
ト１摸ト スを用いて形成し、該レジスリ膜１４４マスク圧してｐ
−ウェル２面に選択的にｎ型不純物例えばひ累（Ａｓ）
を高濃度にイオン注入する。なお図中Ａｓ＋はひ素イオ
ン、６′は高濃度Ａｓ”（ｎ型不純物）注入領域を示す
。
次いで第３図（ハ）に示すように、前記第１のレジスト
膜１４及び表出しているゲート酸化膜４を除去した後、
通常の熱酸化を行ってｎ型Ｓｔ基板１面、ｐ−ウェル２
面、及び多結晶Ｓｉ°ゲート電極５面に厚さＳＯＯ先程
先程酸化膜７を形成する。
なおこの熱処理工程により前記高濃度Ａｓ注入領域６′
はｎ＋型ンース領域６Ｂ及びｎ＋型ドレイン゛領域６ｄ
となる。
次いで第３図に）に示すように、該被処理基板上Ｋｐ＋
型ソース及びドレイン領域を形成しようとｆる場所を表
出する第２の開孔１５を有する第２のレジスト膜１６を
、通常のフォト−プロセスを用いて形成し、該レジスト
膜１６をマスクにしてｎ型Ｓｔ基板１面に選択的に、ｐ
型不純物例えばほう素ＣＢ）を高濃度にイオン注入する
。図中Ｂ＋はほう素イオン、８は高濃度Ｂ　　（ｐ型不
純物）注入領域を示す。
上記工程を終了し、第２のレジスト１摸１６を除去した
後の状態を示したのが第３図（ホ）で、この状態に於て
はチャネル領域ｃｈとｎ＋＋ソース領域６Ｂ、ｎ＋型ト
ドレイン領域６ｄび高濃度ｐ型不純物注入領域８　が離
れているので、いずれのトランジスタも導通しない〇 本発明の方法に於ては、上記状態で半導体被処理基板が
保管される。
そしてユーザから要求された出力型式に対応して、マス
クを用いず前記被処理半導体基板面の全面にｎ型若しく
はｐ型の不純物をイオン注入し、いずれかのトランジス
タを導通せしめることにより所望の出力型式を持った出
力配線を形成する。
即チ例えばｎチャネル・オープン・ドレイン出力型ＩＣ
を要求された際には、第３図（へ）に示すように該被処
理基板面の全面にりん（Ｐ）を低＃度にイオン注入する
。この際の注入条件は、注入量ｔ　ｏ　Ｉｔ〜１０”（
ａｔｍ／７）！注入エネルギー１００　（ＫｅＶ）程度
が適切である。（図中Ｐ＋はりんイオン、９′は低濃度
Ｐ＋注入領域） 次いア第３．１（ト）Ｋオすよ悼、該彼処つ基よ１ＰＳ
Ｇ絶縁膜１０を形成し、次いで従来から用いられている
マスクを使用し、フォトエツチング技術によりｆｔ極コ
ンタクト窓１１を形成し、次いで高温アニール処理でＰ
ＳＧ膜１０からの外方拡散（アウトディフーージッン）
を防ぐための薄い酸化膜７′を電極コンタクト窓１１内
に形成し、次いでソース領域及びドレイン領域の深さを
規定するための所定のアニール処理を施こす。核アニー
ル処理により前記ｐ型不純物高濃度注入領域８′は該領
域に注入された前記低濃度のｎ型不純物（りん）を相殺
してｐ＋＋ソース領域８Ｂ及びｐ＋＋ドレイン領域８ｄ
となる。又表出ｐウェル２面及びｎ型Ｓ１基板１面には
ｎ聖像ａｍ拡散領域９が形成される。
そしてｎチャネルＭ６ＳトランジスタＴｒｎのみが機能
し得る状態にな妙、該トランジスタＴｒｎを介して出力
配線経路が形成される。（図中、ＴｒｐはｐチャネルＭ
ＯＳトランジスタ） 次いで電極コンタクト窓１１内の薄い酸化膜７をエツチ
ング除去した後通常通り公知の方法により、該ＰＳＧ絶
縁膜上にアルミニウム（Ａｌ）等からなる配線を形成し
、前に述べた第１図（イ）に示すような要部断面構造を
有し、第１図（ロ）に示すような回路のｎチャネル・オ
ープン・ドレイン型の出力型式を持つ相補型ＭＯ８ＩＣ
が形成される。
なお該Ｉ　Ｃ’ｘ　ｐチャネルφオープンΦドレイン出
力型にする場合は、前記第３図（へ）を用いて説明した
全面イオン注入する不純物をほう素（Ｂ）等のｐ型不純
物にすれば良い。
又前述したように本発明の方法は、上記実施例に示した
出力トランジスタによる配線経路の変換に限らず、抵抗
層による配１１ｉＩｉ！経路の変換にも適用することが
できる。
（ｇ）　　発明の詳細 な説明したように本発明の方法は、電極コンタクト窓の
配置成るいは金属配線のパターンを変えることによりＩ
Ｃの機能を変える従来のマスタ９スライス法′と異なり
、全面イオン注入により半導体基板面に形成される不純
物拡散層のイオン種をｎ型若しくけｐ型に変えることに
より配線経路を変更して、二種以上の機能の異なるＩＣ
を形成する相補型ＭＩＳ　ＩＣのマスク書スライス法で
あるＯ 従って本発明によれば、マスク・スライスに際して特別
なマスクを必要としないので、相補型ＭＩＳ　ＩＣの製
続手番は大幅に短縮され、且つ製造費用も低減される。
【図面の簡単な説明】
第１図は本発明の方法の一実施例により最終出力段の配
線変換を行った相補型ＭＯ８ＩＣの完成時に於ける要部
断面図（イ）及び要部回路図（ロ）、第２図は他の一実
施例により抵抗層の配線変換を行った相補型ＭＯ８ＩＣ
の完成時に於ける要部断面図、第３図（イ）乃至（ト）
は本発明の方法の一実施例に於ける工程断面図である。 図に於いて、１はｎ型シリコン基板、２はｐ−型ウェル
、３はフィールド酸化膜、４はゲート酸化膜、５は多結
晶シリコン・ゲート電極、６　は高濃度ひ素注入領域、
６ｓはｎ＋＋ソース領域、６ｄはｎ＋型トドレイン領域
７は酸化膜、８′は高ｒｌＡ匹はう素注入領域、８ｓは
ｐ＋＋ソース領域、８ｄはｐ　型トレイン領域、９は低
濃度りん注入領域、９はｎ型低儂度拡散領域、１０はＰ
ＳＧ絶縁膜、１１は電極コンタクト窓、１２ｏｕｔは出
力配線、１２ｓはソース配線、１２Ｇはゲート配線、１
３は８１の開孔、１４Ｆｉ第１のレジスト膜、１５は第
２の開孔、１６は第２のレジスト膜、１７はｎチャネル
ＭＯＳトランジスタのチャネルストツバ領域、１８はｐ
チャネルＭＯ８）ランジスタのチャネルストッパ領域％
Ａ８＋はひ素イオン、Ｂ＋はほう素イオン、Ｐ　はりん
イオン、ｃｈはチャネル領域、ＴｒｎはｎチャネルＭＯ
８）ランジスタ、ＴｒｐはｐチャネルＭＯ８）ランジス
タ、Ｇはゲート、Ｓｎはｎ＋型ンソー、Ｄｎはｎ＋型ド
レイン、ｓｐはｐ＋型ソース、Ｄｐはｐ＋型ドレイン、
Ｌｉｎはゲート配線（人力）、Ｌ８はソース配線、Ｌｏ
ｕｔは出力配線を示す。 Ｐ　ｌ　図 （７） 筆　２　図 Ｐ　３　陥 （ハノ

Claims (1)

  1. 【特許請求の範囲】 相補型ＭＩＳ集積回路を形成するに際して、選択的にウ
    ェルが配設されてなる半導体被処理基板のウェル内に、
    該ウェルと反対導電型を有する二つの第１不純物拡散領
    域を、又基板表出領域に該ナイ 基板と反射導電型を有する二つの第２不純物拡散領域を
    それぞれ形成しておき、該被処理半導体基板面にｐ散着
    しくはｎ型いずれかの不純物をイオン注入することによ
    って前記ウェル面及び基板表出領域面の各々に第３の不
    純物拡散領域を形成し、該第３の不純物拡散領域によっ
    て前記ウェル内に形成されている二つの第１不純物拡散
    領域又は基板表出領域に形成されている二つの第２不純
    物拡散領域のいずれかの間ＶＣ′ｆＩｉ、流通路を形成
    せしめ、これにより配純経路を適宜変更して複数種類の
    異なる集積回路を形成することを特徴とする半導体＠罷
    の製造方法。
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