JPH1174375A - 単一マスクによって相補型ウェル及び自己整合溝を形成する方法 - Google Patents

単一マスクによって相補型ウェル及び自己整合溝を形成する方法

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JPH1174375A
JPH1174375A JP10182292A JP18229298A JPH1174375A JP H1174375 A JPH1174375 A JP H1174375A JP 10182292 A JP10182292 A JP 10182292A JP 18229298 A JP18229298 A JP 18229298A JP H1174375 A JPH1174375 A JP H1174375A
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layer
well
semiconductor
forming
polysilicon
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Robert T Fuller
ティー フラー ロバート
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 従来の材料及び従来の方法が使用される場合
にも段部の問題を解決しうるＣＭＯＳトランジスタを製
造する方法を提供することを目的とする。 【解決手段】 単結晶基板に形成されるＣＭＯＳトラン
ジスタを製造する方法は、単結晶上に第１の絶縁材料の
層を形成する第１の段階からなる。次に半導体材料の層
は第１の絶縁材料の上に形成される。続く段階は下層の
半導体層の第１の部分を露出するために半導体層の上の
ｐウェル又はｎウェルマスク層のうちの１つを形成及び
パターン形成することを含む。このパターン形成段階が
完了すると、１つの極性の第１のドーピング物質は半導
体層の第１の部分と整合された基板の領域の中に注入さ
れる。第１の部分は次に第２の絶縁材料へ変換され、マ
スク層は除去され、それにより半導体層の残りの部分が
露出される。第１のドーピング物質と反対の極性の第２
のドーピング物質は次に残りの部分の中に注入される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（「ＦＥＴ」）装置に関し、更に特定的には改善され
たＦＥＴ装置及びこれを形成する方法に関する。
【０００２】
【従来の技術】最新のＣＭＯＳ技術はＮＭＯＳ及びＰＭ
ＯＳトランジスタを同時に最適化するために相補型のｎ
ウェル及びｐウェルを使用する。従来の相補型ウェル形
成方法は一又は二マイクロリトグラフィーマスキング段
部を使用する。二マスク製造方法はシリコン面の平坦さ
又はトポグラフィーを劣化させない利点を有する。これ
はｎウェル及びｐウェル領域の間の小さな（例えば数千
オングストローム）の段部がＮＭＯＳ及びＰＭＯＳトラ
ンジスタの間のゲート波長変化を起こしうる最新のＣＭ
ＯＳ技術において重要な要件である。ＣＭＯＳトランジ
スタのゲート波長変化は製造効率及び産出高を悪化させ
うる。結果として、一マスク製造工程中に段部又は望ま
しくない表面トポグラフィーが形成されるため、従来の
一マスク製造方法における工程の簡単さは、この製造方
法の半導体技術における使用を正当化するには強力且つ
充分な利点及び改善ではない。
【０００３】従来の一マスク製造方法における表面トポ
グラフィーの問題は選択的な熱酸化工程によって発生す
る。米国特許第５，２５２，５０１号明細書は、（通常
フォトレジストマスクと共に）ウェルのうちの１つを画
成するためのイオン注入マスクとしてパターン形成さ
れ、使用される酸化／窒化積層を使用する方法を開示す
る。フォトレジストを除去した後、注入された領域の上
の酸化ハードマスクを選択的に画成する酸化段階が実行
される。第２のイオン注入段階は第２の（逆の）ウェル
領域を画成するために使用される。この方法では選択的
な熱酸化段階によるシリコン消費によってｎウェル及び
ｐウェル領域の間に望ましくない表面トポグラフィー又
は段部が発生される。
【０００４】
【発明が解決しようとする課題】既知の方法は選択的な
半導体成長方法を使用することによって上記の段部の問
題を解決しようとする。しかしながら段部の問題に対す
るこの解法は、従来の材料及び従来の方法が使用される
場合には上記の段部の問題を解決しない。
【０００５】
【課題を解決するための手段】本発明は、単結晶基板上
に第１の絶縁材料の層を形成する段階と、上記絶縁材料
上に半導体材料の層を形成する段階と、下層の上記半導
体層の第１の部分を露出するよう上記半導体層上にｐウ
ェル又はｎウェルマスク層のうちの１つを形成及びパタ
ーン形成する段階と、上記半導体層の上記第１の部分と
整合する上記基板の領域の中に１つの極性の第１のドー
ピング物質を注入する段階と、上記半導体層の上記第１
の部分を第２の絶縁材料に変換する段階と、上記半導体
層の残りの部分を露出するよう上記マスク層を除去する
段階と、上記半導体材料の残りの露出された部分と整合
する上記基板の領域の中に上記第１のドーピング物質と
反対の極性の第２のドーピング物質を注入する段階とか
らなる電界効果トランジスタを製造する方法を含む。
【０００６】本発明はまた、二酸化シリコンの層を形成
するようシリコン単結晶基板を酸化させる段階と、上記
二酸化シリコン上にポリシリコンの層を付着させる段階
と、ｐウェル領域を画成するよう上記ポリシリコン上に
窒化層を形成及びパターン形成する段階と、上記基板の
中にｐウェルを形成するようｐ型ドーピング物質を注入
する段階と、上記ポリシリコン層のｐウェル領域を酸化
させる段階と、上記窒化層を除去する段階と、上記基板
の中にｎウェルを形成するようｎ型ドーピング物質を注
入する段階とからなる電界効果トランジスタを製造する
方法であって、ポリシリコンの段部を形成するよう上記
ポリシリコン層のｐウェル領域及びｎウェル領域を除去
する段階と、ポリシリコンの段部とｐウェル及びｎウェ
ルとに整合する溝を形成する段階とを含む方法を含む。
【０００７】便宜上、本発明は複数のＣＭＯＳトランジ
スタからなる集積回路に関する。ＣＭＯＳトランジスタ
は単結晶基板の中に形成される。基板の中にはｐウェル
領域及びｎウェル領域の複数の相補型の離間した対があ
る。各ウェル領域の間には半導体材料料によって充填さ
れた自己整合溝がある。各ウェル領域はまたソース、ゲ
ート及びドレインを有する。
【０００８】有利には、このトランジスタを製造する方
法は、単結晶基板上に第１の絶縁材料の層を形成する第
１の段階を含む。次に、半導体材料の層は第１の絶縁材
料の上に形成される。続く段階は下層の半導体層の第１
の部分を露出するよう、半導体層の上のｐウェル又はｎ
ウェルマスク層のうちの１つを形成及びパターン形成す
ることを含む。このパターン形成段階が完了すると、１
つの極性の第１のドーピング物質は半導体層の第１の部
分と整合される基板の領域の中に注入される。この第１
の部分は次に第２の絶縁材料へ変換され、マスク層は除
去され、それにより半導体層の残りの部分を露出させ
る。第１のドーピング物質と反対の極性の第２のドーピ
ング物質は次に残りの部分に注入される。
【０００９】方法はまた、半導体材料の第１の部分及び
露出された残りの部分を除去する段階を含む。この除去
工程は半導体材料の段部を露出させる。次に段部は溝を
形成するために段部と整合された基板の部分と共に除去
される。溝は第２の半導体材料によって充填される。
【００１０】
【発明の実施の形態】以下例として添付の図面を参照し
て本発明を説明する。本発明では、一マスク形成方法は
熱酸化手順によって形成された段部を使用する。上面が
略共通な平面にある２つの相補型ウェルの間に配置され
る自己整合溝を形成するよう、段部は下層の基板の一部
と共に除去される。
【００１１】図１は複数のＣＭＯＳトランジスタ１０か
らなる集積回路を示す。ＣＭＯＳトランジスタ１０は単
結晶基板１２に形成される。基板１２の中にはｐウェル
領域１６及びｎウェル領域１８の複数の相補型離間対が
ある。これらのウェル領域１６，１８の間には第２の半
導体材料２２によって充填された自己整合溝２０があ
る。各ウェル領域１６，１８の中には１組の高い不純物
濃度の領域１７，１９，２１，２３がある。高い不純物
濃度の領域１７，１９，２１，２３は夫々が配置されて
いるウェル領域１６，１８の極性と反対の極性によって
ドープされている。
【００１２】各ウェル領域の中では、高い不純物濃度の
領域のうちの１つの領域はソースとして、他の領域はド
レインとして指定される。夫々の領域の各ソース及びド
レインの間にはゲート２４がある。ゲート２４は、基板
１０上の絶縁層１４と、絶縁層１４上の半導体材料２９
とからなる。本発明の方法はしかしながら図１の（ｂ）
に示される構造について説明される。
【００１３】図１の（ｂ）に示される本発明のＣＭＯＳ
トランジスタは、図２乃至１０に図示される一マスク技
術によって得られる。図２を参照するに、第１の絶縁材
料１４の層は単結晶基板１２上に付着される。特に、基
板１２は例えば単結晶シリコンからなる開始ウェーハで
ある。望ましくは酸化層である絶縁層１４はウェーハ１
２の上面１３の上方又は上に形成される。酸化層１４は
２５０乃至３５０オングストロームの範囲の絶縁材料を
形成する低温化学蒸着技術又は高速熱酸化方法によって
形成される。これらの方法は、更なる素子の蒸着のため
に第１の絶縁層１４が適当に基板１２の上方に、望まし
くは基板１２の上に付着されることを確実にする。
【００１４】絶縁材料１４を基板１２上に付着させる最
初の段階の後、図３に示されるように第１の半導体材料
２６の層は絶縁材料１４の上方に、望ましくは絶縁材料
１４上に付着される。半導体材料２６は４，５００乃至
５，５００オングストロームの範囲の厚さを有し、低圧
化学蒸着（ＬＰＣＶＤ）方法によって付着されうる。本
発明の本実施例では、半導体材料２６はポリシリコン材
料である。
【００１５】図４に示される次の段階は、下層の半導体
層２６の第１の部分３０を露出させるよう半導体層２６
の上方、望ましくは半導体層２６の上にｐウェル又はｎ
ウェルマスク層２８を形成及びパターン形成する段階を
含む。マスク層２８は従来どおり７００乃至９００オン
グストロームの厚さを有する。本発明の１つの実施例で
は、マスク層２８は窒化材である。
【００１６】図５を参照するに、１つの極性の第１のド
ーピング物質は第１の部分３０と整合される基板１２の
領域３２の中に注入される。第１のドーピング物質は半
導体材料２６に浸透するよう使用される高注入エネルギ
ー源である。従来どおり、注入されるのは２ｅ１２のド
ーズ量であり、３６０ＫｅＶのエネルギーのホウ素であ
り、ｐウェル１６を形成する。マスク層２８はホウ素イ
オンが下層の基板１２へ浸透することを防止する。
【００１７】図６に示されるように、第１の部分３０は
ポリバッファド局部化酸化隔離（従来「ＰＢＬＯＣＯ
Ｓ」として知られる）方法を使用して第２の絶縁材料３
４へ変換される。第２の絶縁材料３４は、本実施例では
二酸化シリコンの派生物である。通常、ＰＢＬＯＣＯＳ
方法は第１の部分３０を摂氏約１０００℃で約２時間加
熱する熱酸化工程である。この工程中、基板１２は影響
を受けない。
【００１８】第１の部分３０の変換の後、マスク層２８
は除去され、半導体層２６の残りの部分３６が露出され
る。図７に示されるように、第１のドーピング物質と反
対の極性の第２のドーピング物質は露出された残りの部
分３６と整合された基板１２の領域３８の中に注入され
る。第２のドーピング物質は通常リンイオンと共にｎウ
ェル１８を形成する。酸化層３４はリンイオンがｐウェ
ル３２に侵入することを防止する。
【００１９】図８を参照するに、第１の部分３０及び半
導体材料２６の露出された残りの部分３６は除去され
る。この除去工程により半導体材料２６の段部４０が露
出される。第１の部分３０及び露出された残りの部分３
６を除去する標準的な工程はリアクティブイオンエッチ
ングシステムにおける異方性エッチングである。図９を
参照するに、段部４０は露出された絶縁材料１４と共に
望ましくは窒化層である第２の保護層４２によってコー
ティングされる。第２の保護層４２の段部４０を覆う部
分は除去される。この除去工程は通常エッチバック又は
化学的機械的研磨方法によって完了する。これにより、
段部４０は露出され、第２の保護層４２によって囲まれ
る。
【００２０】続いて段部４０は溝２０を形成するために
段部４０と整合された基板１２の部分と共に除去され
る。段部及び基板１２の部分を除去する溝形成工程は従
来のエッチング方法である。溝２０は最も深いウェル、
即ちｎウェル又はｐウェルの深さに略等しいことが望ま
しい。溝２０が形成された後、残りの第２の保護層４２
及び酸化層１４の所定の部分は図１０に示されるように
除去される。この除去工程は、望ましくは半導体産業に
おいて既知のストリッピング手順によって行われる。
【００２１】図１の（ｂ）を参照するに、溝２０は、酸
化層１１を形成するために基板１２が酸化されたのと同
様に熱酸化され、ＬＰＣＶＤ方法によって望ましくはポ
リシリコンの第２の半導体材料２２によって充填され
る。接合部をあまり深く押さずにｎウェル及びｐウェル
の夫々の中のドーピング物質を完全に活性化するため
に、高温の高速サーマルアニール（ＲＴＡ）が使用され
る。
【００２２】本発明は、単結晶基板に形成された複数の
ＣＭＯＳトランジスタからなる集積回路に関する。基板
の中にはｐウェル領域及びｎウェル領域の複数の相補型
離間対がある。各ウェル領域の間には半導体材料によっ
て充填された自己整合溝がある。各領域はまたソース、
ゲート及びドレインを有する。このトランジスタを製造
する方法は単結晶基板上に第１の絶縁材料の層を形成す
る第１の段階からなる。次に、半導体材料の層は第１の
絶縁材料の上に形成される。続く段階は、下層の半導体
層の第１の部分を露出するために半導体層の上のｐウェ
ル又はｎウェルマスク層のうちの１つを形成及びパター
ン形成することを含む。このパターン形成段階が完了す
ると、１つの極性の第１のドーピング物質は半導体層の
第１の部分と整合された基板の領域の中に注入される。
第１の部分は次に第２の絶縁材料へ変換され、マスク層
は除去され、それにより半導体層の残りの部分が露出さ
れる。第１のドーピング物質と反対の極性の第２のドー
ピング物質は次に残りの部分の中に注入される。
【図面の簡単な説明】
【図１】（ａ）は本発明のＣＭＯＳトランジスタの概略
図を示す図であり、（ｂ）は図１の破線によって示され
るボックス１の内部を拡大して示す図である。
【図２】本発明の工程を示す図である。
【図３】本発明の１つの工程を示す図である。
【図４】本発明の他の工程を示す図である。
【図５】本発明の更なる工程を示す図である。
【図６】本発明の更なる工程を示す図である。
【図７】本発明の更なる工程を示す図である。
【図８】本発明の更なる工程を示す図である。
【図９】本発明の更なる工程を示す図である。
【図１０】本発明の更なる工程を示す図である。
【符号の説明】
１０ ＣＭＯＳトランジスタ １２ 基板 １３ 基板の上面 １４ 第１の絶縁材料 １６ ｐウェル １８ ｎウェル １７，１９，２１，２３ ソース、ドレイン ２０ 自己整合溝 ２２ 第２の半導体材料 ２４ ゲート ２６ 第１の半導体材料 ２８ マスク層 ２９ 半導体材料 ３０ 第１の部分 ３２ （ｐウェル）領域 ３４ 第２の絶縁材料 ３６ 残りの部分 ３８ （ｎウェル）領域 ４０ 段部 ４２ 第２の保護層

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 単結晶基板上に第１の絶縁材料の層を形
    成する段階と、 該絶縁材料上に半導体材料の層を形成する段階と、 下層の上記半導体層の第１の部分を露出するよう該半導
    体層上にｐウェル又はｎウェルマスク層のうちの１つを
    形成及びパターン形成する段階と、 上記半導体層の上記第１の部分と整合する上記基板の領
    域の中に１つの極性の第１のドーピング物質を注入する
    段階と、 上記半導体層の上記第１の部分を第２の絶縁材料に変換
    する段階と、 上記半導体層の残りの部分を露出するよう上記マスク層
    を除去する段階と、 上記半導体材料の残りの露出された部分と整合する上記
    基板の領域の中に該第１のドーピング物質と反対の極性
    の第２のドーピング物質を注入する段階とからなる電界
    効果トランジスタを製造する方法。
  2. 【請求項２】 半導体材料の段部を形成するよう上記半
    導体材料の第１及び露出された残りの部分を除去する段
    階と、 上記半導体材料の段部と上記第１及び第２のウェルとに
    整合する溝を形成する段階とを含む、請求項１記載の方
    法。
  3. 【請求項３】 上記半導体材料の段部の周りに第２のマ
    スク層を形成及びパターン形成する段階を含む、請求項
    １又は２記載の方法。
  4. 【請求項４】 上記第１のドーピング物質の注入によっ
    てｐウェルを形成する段階と、 上記第２のドーピング物質の注入によってｎウェルを形
    成する段階とを含む、請求項１乃至３のうちいずれか１
    項記載の方法。
  5. 【請求項５】 上記第１の部分を変換する段階は摂氏約
    １０００℃で約２時間に亘って起こり、 上記第１の部分を変換する段階は熱酸化によって起こ
    る、請求項１乃至４のうちいずれか１項記載の方法。
  6. 【請求項６】 上記溝の深さは最も深いウェルの深さに
    略等しく、 上記溝の側壁を酸化させる段階と、上記溝を第２の半導
    体材料によって充填する段階とを含む、請求項２記載の
    方法。
  7. 【請求項７】 上記第１及び第２の半導体材料はポリシ
    リコン材料である、請求項１乃至６のうちいずれか１項
    記載の方法。
  8. 【請求項８】 第１の絶縁材料の層は単結晶基板上に形
    成され、 半導体材料の層は該絶縁材料の上に形成され、 ｐウェル又はｎウェルマスク層のうちの１つは該半導体
    層上に形成及びパターン形成され、上記第１の部分の変
    換は上記半導体材料に対してのみ生じ、注入された領域
    は酸化されない、請求項１乃至７のうちいずれか１項記
    載の方法。
  9. 【請求項９】 二酸化シリコンの層を形成するようシリ
    コン単結晶基板を酸化させる段階と、 該二酸化シリコン上にポリシリコンの層を付着させる段
    階と、 ｐウェル領域を画成するよう該ポリシリコン上に窒化層
    を形成及びパターン形成する段階と、 上記基板の中にｐウェルを形成するようｐ型ドーピング
    物質を注入する段階と、 上記ポリシリコン層のｐウェル領域を酸化させる段階
    と、 上記窒化層を除去する段階と、 上記基板の中にｎウェルを形成するようｎ型ドーピング
    物質を注入する段階とからなる電界効果トランジスタを
    製造する方法であって、 ポリシリコンの段部を形成するよう該ポリシリコン層の
    ｐウェル領域及びｎウェル領域を除去する段階と、 ポリシリコンの段部とｐウェル及びｎウェルとに整合す
    る溝を形成する段階とを含む方法。
  10. 【請求項１０】 上記半導体材料の段部の周りに第２の
    マスク層を形成及びパターン形成する段階を更に含み、 また上記ｐウェル領域を酸化させる段階は摂氏約１００
    ０℃で約２時間に亘って起こり、上記ｐウェル領域を酸
    化させる段階は熱酸化によって起こる請求項９記載の方
    法。
  11. 【請求項１１】 上記溝の深さは最も深いウェルの深さ
    に略等しく、 上記溝の側壁を酸化させ上記溝を第２のポリシリコン材
    料によって充填する段階を含み、ポリシリコンの層は該
    二酸化シリコン上に付着され、窒化層は該ポリシリコン
    上に形成及びパターン形成される、請求項９又は１０記
    載の方法。
JP10182292A 1997-06-30 1998-06-29 単一マスクによって相補型ウェル及び自己整合溝を形成する方法 Withdrawn JPH1174375A (ja)

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US885707 1997-06-30
US08/885,707 US5956583A (en) 1997-06-30 1997-06-30 Method for forming complementary wells and self-aligned trench with a single mask

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EP (1) EP0889518A1 (ja)
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599813B2 (en) 2001-06-29 2003-07-29 International Business Machines Corporation Method of forming shallow trench isolation for thin silicon-on-insulator substrates
US6703187B2 (en) * 2002-01-09 2004-03-09 Taiwan Semiconductor Manufacturing Co. Ltd Method of forming a self-aligned twin well structure with a single mask
KR100589489B1 (ko) * 2003-12-31 2006-06-14 동부일렉트로닉스 주식회사 횡형 디모스의 제조방법
US9018048B2 (en) * 2012-09-27 2015-04-28 Stmicroelectronics S.R.L. Process for manufactuirng super-barrier rectifiers

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4470191A (en) * 1982-12-09 1984-09-11 International Business Machines Corporation Process for making complementary transistors by sequential implantations using oxidation barrier masking layer
US4509991A (en) * 1983-10-06 1985-04-09 International Business Machines Corporation Single mask process for fabricating CMOS structure
US4584027A (en) * 1984-11-07 1986-04-22 Ncr Corporation Twin well single mask CMOS process
US4656730A (en) * 1984-11-23 1987-04-14 American Telephone And Telegraph Company, At&T Bell Laboratories Method for fabricating CMOS devices
US4654119A (en) * 1985-11-18 1987-03-31 International Business Machines Corporation Method for making submicron mask openings using sidewall and lift-off techniques
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
US4735681A (en) * 1986-08-15 1988-04-05 Motorola Inc. Fabrication method for sub-micron trench
US4906585A (en) * 1987-08-04 1990-03-06 Siemens Aktiengesellschaft Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches
US5272367A (en) * 1988-05-02 1993-12-21 Micron Technology, Inc. Fabrication of complementary n-channel and p-channel circuits (ICs) useful in the manufacture of dynamic random access memories (drams)
GB8820058D0 (en) * 1988-08-24 1988-09-28 Inmos Ltd Mosfet & fabrication method
US5132241A (en) * 1991-04-15 1992-07-21 Industrial Technology Research Institute Method of manufacturing minimum counterdoping in twin well process
US5252501A (en) * 1991-12-30 1993-10-12 Texas Instruments Incorporated Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography
US5219783A (en) * 1992-03-20 1993-06-15 Texas Instruments Incorporated Method of making semiconductor well structure
US5567550A (en) * 1993-03-25 1996-10-22 Texas Instruments Incorporated Method of making a mask for making integrated circuits
US5759881A (en) * 1993-09-10 1998-06-02 Micron Technology, Inc. Low cost well process
JPH07326745A (ja) * 1994-05-31 1995-12-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US5573962A (en) * 1995-12-15 1996-11-12 Vanguard International Semiconductor Corporation Low cycle time CMOS process

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