JPH1174465A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1174465A JPH1174465A JP9233451A JP23345197A JPH1174465A JP H1174465 A JPH1174465 A JP H1174465A JP 9233451 A JP9233451 A JP 9233451A JP 23345197 A JP23345197 A JP 23345197A JP H1174465 A JPH1174465 A JP H1174465A
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Abstract
(57)【要約】
【課題】 内部ＩＯ方式のフロアプランを用いた自動配
置・配線に適用し、チップ性能・品質向上、面積縮小お
よび工数削減を図ることができる半導体集積回路装置を
提供する。 【解決手段】 ８マクロセル構成のシンクロナスキャッ
シュＳＲＡＭであって、この半導体チップは、横（Ｘ）
方向に渡るような１１列の領域に縦（Ｙ）方向が分けら
れ、それぞれＲＡＭマクロセル領域Ａ、ＩＯセル領域
Ｂ、標準セル領域Ｃに割り当てられて構成され、レイア
ウト設計において、ＲＡＭマクロセル領域ＡとＩＯセル
領域Ｂとの間に標準セル領域Ｃが配置され、またＦＵＳ
Ｅマクロセル１０、ＰＬＬマクロセル１１の高さをＩＯ
セルに合わせ、このＩＯセル領域Ｂの空いた領域にＦＵ
ＳＥマクロセル１０、ＰＬＬマクロセル１１が配置さ
れ、さらに内部バンプ群２０の下層にＩＯセル群９が配
置されている。
置・配線に適用し、チップ性能・品質向上、面積縮小お
よび工数削減を図ることができる半導体集積回路装置を
提供する。 【解決手段】 ８マクロセル構成のシンクロナスキャッ
シュＳＲＡＭであって、この半導体チップは、横（Ｘ）
方向に渡るような１１列の領域に縦（Ｙ）方向が分けら
れ、それぞれＲＡＭマクロセル領域Ａ、ＩＯセル領域
Ｂ、標準セル領域Ｃに割り当てられて構成され、レイア
ウト設計において、ＲＡＭマクロセル領域ＡとＩＯセル
領域Ｂとの間に標準セル領域Ｃが配置され、またＦＵＳ
Ｅマクロセル１０、ＰＬＬマクロセル１１の高さをＩＯ
セルに合わせ、このＩＯセル領域Ｂの空いた領域にＦＵ
ＳＥマクロセル１０、ＰＬＬマクロセル１１が配置さ
れ、さらに内部バンプ群２０の下層にＩＯセル群９が配
置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置技術に関し、特に高速キャッシュＳＲＡＭ、高性能マ
イクロプロセッサなどのレイアウト設計において、内部
ＩＯ方式のフロアプランを用いた自動配置・配線に好適
な半導体集積回路装置に適用して有効な技術に関する。
置技術に関し、特に高速キャッシュＳＲＡＭ、高性能マ
イクロプロセッサなどのレイアウト設計において、内部
ＩＯ方式のフロアプランを用いた自動配置・配線に好適
な半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討したところに
よれば、半導体集積回路装置の一例としてのＳＲＡＭ、
マイクロプロセッサなどのレイアウト設計においては、
半導体チップの周辺に内部バンプが設けられる構造に対
応して、ＩＯセル領域が半導体チップの周辺部に配置さ
れる周辺ＩＯ方式のフロアプランが一般的に知られてい
る。
よれば、半導体集積回路装置の一例としてのＳＲＡＭ、
マイクロプロセッサなどのレイアウト設計においては、
半導体チップの周辺に内部バンプが設けられる構造に対
応して、ＩＯセル領域が半導体チップの周辺部に配置さ
れる周辺ＩＯ方式のフロアプランが一般的に知られてい
る。
【０００３】なお、このような半導体集積回路装置のレ
イアウト設計技術に関しては、たとえば昭和５９年１１
月３０日、株式会社オーム社発行、社団法人電子通信学
会編の「ＬＳＩハンドブック」Ｐ１６１〜Ｐ１８９など
に記載される技術などが挙げられる。
イアウト設計技術に関しては、たとえば昭和５９年１１
月３０日、株式会社オーム社発行、社団法人電子通信学
会編の「ＬＳＩハンドブック」Ｐ１６１〜Ｐ１８９など
に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
な半導体集積回路装置のレイアウト設計技術において
は、周辺ＩＯ方式のフロアプランが一般的で、内部ＩＯ
方式のフロアプラン、特に自動配置・配線を適用した際
の領域分割、マクロセルモデルなどが明確にされていな
い。
な半導体集積回路装置のレイアウト設計技術において
は、周辺ＩＯ方式のフロアプランが一般的で、内部ＩＯ
方式のフロアプラン、特に自動配置・配線を適用した際
の領域分割、マクロセルモデルなどが明確にされていな
い。
【０００５】また、集積回路を階層的な構造でとらえ、
各階層毎に設計を進めていく階層設計において、セル設
計から始まるようなボトムアップ方式の設計では、マク
ロセル・メガセル間の干渉や、配線長の増加、領域を有
効に活用できないフロアプランに陥りやすく、また設計
工数も増加することが考えられる。
各階層毎に設計を進めていく階層設計において、セル設
計から始まるようなボトムアップ方式の設計では、マク
ロセル・メガセル間の干渉や、配線長の増加、領域を有
効に活用できないフロアプランに陥りやすく、また設計
工数も増加することが考えられる。
【０００６】そこで、本発明の目的は、高速キャッシュ
ＳＲＡＭ、高性能マイクロプロセッサなどのレイアウト
設計において、内部ＩＯ方式のフロアプランを用いた自
動配置・配線に適用し、チップ性能・品質向上、面積縮
小および工数削減を図ることができる半導体集積回路装
置を提供するものである。
ＳＲＡＭ、高性能マイクロプロセッサなどのレイアウト
設計において、内部ＩＯ方式のフロアプランを用いた自
動配置・配線に適用し、チップ性能・品質向上、面積縮
小および工数削減を図ることができる半導体集積回路装
置を提供するものである。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明による半導体集積回路装
置は、内部ＩＯセル構造を持つＬＳＩに適用されるもの
であり、半導体チップを複数の領域もしくは段に分け、
同領域をＲＡＭマクロセル領域、ＩＯセル領域、標準セ
ル領域の３種に分類して割り当て、ＲＡＭマクロセル領
域とＩＯセル領域間には標準セル領域を配置するもので
ある。
置は、内部ＩＯセル構造を持つＬＳＩに適用されるもの
であり、半導体チップを複数の領域もしくは段に分け、
同領域をＲＡＭマクロセル領域、ＩＯセル領域、標準セ
ル領域の３種に分類して割り当て、ＲＡＭマクロセル領
域とＩＯセル領域間には標準セル領域を配置するもので
ある。
【００１０】具体的に、ＲＡＭマクロセル領域にはＲＡ
Ｍマクロセル、標準セル領域には標準セル、ＩＯセル領
域にはＩＯセルとＲＡＭマクロセル以外のマクロセルを
配置し、このＩＯセル領域のＩＯセルとマクロセルを同
一のセル高さを持つようにしたものである。
Ｍマクロセル、標準セル領域には標準セル、ＩＯセル領
域にはＩＯセルとＲＡＭマクロセル以外のマクロセルを
配置し、このＩＯセル領域のＩＯセルとマクロセルを同
一のセル高さを持つようにしたものである。
【００１１】また、ＩＯセルの上層、もしくはＩＯセル
と標準セル間の配線領域の上層には内部バンプを配置し
て、特にキャッシュＳＲＡＭ、マイクロプロセッサなど
に適用するようにしたものである。
と標準セル間の配線領域の上層には内部バンプを配置し
て、特にキャッシュＳＲＡＭ、マイクロプロセッサなど
に適用するようにしたものである。
【００１２】よって、前記半導体集積回路装置によれ
ば、ＩＯセル領域と標準セル領域とを分離し、ＩＯセル
とその他のマクロセルを並べて配置することにより、デ
ータパスの流れが一方化でき、複雑な配線により両者が
干渉を起こすことを防止でき、マクロセル・メガセル同
士の干渉防止による面積の縮小を図ることができる。
ば、ＩＯセル領域と標準セル領域とを分離し、ＩＯセル
とその他のマクロセルを並べて配置することにより、デ
ータパスの流れが一方化でき、複雑な配線により両者が
干渉を起こすことを防止でき、マクロセル・メガセル同
士の干渉防止による面積の縮小を図ることができる。
【００１３】さらに、予めマクロセルのセル高さをＩＯ
セルに合わせ、この空いた領域にマクロセルを配置する
ことにより、レイアウト設計において、自動配置・配線
の適用による効率的なレイアウトが可能となり、さらに
設計工数の削減および品質の向上を図ることができる。
セルに合わせ、この空いた領域にマクロセルを配置する
ことにより、レイアウト設計において、自動配置・配線
の適用による効率的なレイアウトが可能となり、さらに
設計工数の削減および品質の向上を図ることができる。
【００１４】また、内部バンプの下層にＩＯセルを配置
し、そのＩＯセルと接続されている内部の標準セル、特
にラッチ回路を近接して配置することにより、これらを
渡る転送ディレイが小さくでき、パッケージのピン−Ｉ
Ｏセル−内部セルを渡る転送ディレイを低減することが
できる。
し、そのＩＯセルと接続されている内部の標準セル、特
にラッチ回路を近接して配置することにより、これらを
渡る転送ディレイが小さくでき、パッケージのピン−Ｉ
Ｏセル−内部セルを渡る転送ディレイを低減することが
できる。
【００１５】この結果、自動配置の対象となる標準セル
領域を独立に設けることで、容易に自動配置・配線が可
能となり、設計工数が大幅に削減できるので、チップ性
能・品質向上、面積縮小、工数削減が可能となる。
領域を独立に設けることで、容易に自動配置・配線が可
能となり、設計工数が大幅に削減できるので、チップ性
能・品質向上、面積縮小、工数削減が可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１７】図１は本発明の一実施の形態である半導体
集積回路装置を示す概略レイアウト図、図２は電源配線
を示す概略レイアウト図、図３は標準セルを示す概略レ
イアウト図、図４は標準セルを示す回路図、図５は半導
体集積回路装置を示す機能ブロック図である。
集積回路装置を示す概略レイアウト図、図２は電源配線
を示す概略レイアウト図、図３は標準セルを示す概略レ
イアウト図、図４は標準セルを示す回路図、図５は半導
体集積回路装置を示す機能ブロック図である。
【００１８】まず、図１により本実施の形態の半導体集
積回路装置のレイアウト構成を説明する。
積回路装置のレイアウト構成を説明する。
【００１９】本実施の形態の半導体集積回路装置は、た
とえば８マクロセル構成のシンクロナスキャッシュＳＲ
ＡＭとされ、この半導体チップは、横（Ｘ）方向に渡る
ような１１列の領域に縦（Ｙ）方向が分けられ、それぞ
れＲＡＭマクロセル領域Ａ、ＩＯセル領域Ｂ、標準セル
領域Ｃに割り当てられて構成されている。
とえば８マクロセル構成のシンクロナスキャッシュＳＲ
ＡＭとされ、この半導体チップは、横（Ｘ）方向に渡る
ような１１列の領域に縦（Ｙ）方向が分けられ、それぞ
れＲＡＭマクロセル領域Ａ、ＩＯセル領域Ｂ、標準セル
領域Ｃに割り当てられて構成されている。
【００２０】特に、ＲＡＭマクロセル領域ＡとＩＯセル
領域Ｂとの間には標準セル領域Ｃが配置されている。こ
れは、ＲＡＭマクロセルとＩＯセルとの間は必ず標準セ
ルを介して接続され、またＩＯセルの上層の内部バンプ
とメモリセルとの間の距離を大きくし、α線ノイズを防
止するためである。
領域Ｂとの間には標準セル領域Ｃが配置されている。こ
れは、ＲＡＭマクロセルとＩＯセルとの間は必ず標準セ
ルを介して接続され、またＩＯセルの上層の内部バンプ
とメモリセルとの間の距離を大きくし、α線ノイズを防
止するためである。
【００２１】ＲＡＭマクロセル領域Ａには、複数のメモ
リセル、デコーダ、ドライバ、センスアンプなどを有す
るメモリアレイと、アドレス、データなどのレジスタ回
路などからなるＲＡＭマクロセル０〜７が配置される。
これらのＲＡＭマクロセル０〜７は、半導体チップの１
１列に分けられた内の１，５，７，１１列目に、それぞ
れ２つずつ配置されている。
リセル、デコーダ、ドライバ、センスアンプなどを有す
るメモリアレイと、アドレス、データなどのレジスタ回
路などからなるＲＡＭマクロセル０〜７が配置される。
これらのＲＡＭマクロセル０〜７は、半導体チップの１
１列に分けられた内の１，５，７，１１列目に、それぞ
れ２つずつ配置されている。
【００２２】ＩＯセル領域Ｂには、アドレス、データ、
制御信号などのバッファ回路などからなるＩＯセル群９
と、不良メモリセルの冗長救済のためのフューズ（ＦＵ
ＳＥ）回路などからなるＦＵＳＥマクロセル１０、およ
びクロック位相合わせなどのＰＬＬ（Phase Locked Loo
p ）回路などからなるＰＬＬマクロセル１１が配置され
る。このＩＯセル群９の各ＩＯセルとＦＵＳＥマクロセ
ル１０およびＰＬＬマクロセル１１は同一のセル高さと
なっている。これらのＩＯセル群９の各ＩＯセルは、半
導体チップの３，９列目に配置され、またＦＵＳＥマク
ロセル１０は３列目の左端と右端、ＰＬＬマクロセル１
１は９列目の中央にそれぞれ配置されている。
制御信号などのバッファ回路などからなるＩＯセル群９
と、不良メモリセルの冗長救済のためのフューズ（ＦＵ
ＳＥ）回路などからなるＦＵＳＥマクロセル１０、およ
びクロック位相合わせなどのＰＬＬ（Phase Locked Loo
p ）回路などからなるＰＬＬマクロセル１１が配置され
る。このＩＯセル群９の各ＩＯセルとＦＵＳＥマクロセ
ル１０およびＰＬＬマクロセル１１は同一のセル高さと
なっている。これらのＩＯセル群９の各ＩＯセルは、半
導体チップの３，９列目に配置され、またＦＵＳＥマク
ロセル１０は３列目の左端と右端、ＰＬＬマクロセル１
１は９列目の中央にそれぞれ配置されている。
【００２３】標準セル領域Ｃには、アドレス、データ、
制御信号などのレジスタ回路と、ＲＡＭインタフェー
ス、モードセレクタなどの論理回路などからなる標準セ
ル群１２が配置されている。これらの標準セル群１２の
各標準セルは、半導体チップの２，４，６，８，１０列
目に配置されている。
制御信号などのレジスタ回路と、ＲＡＭインタフェー
ス、モードセレクタなどの論理回路などからなる標準セ
ル群１２が配置されている。これらの標準セル群１２の
各標準セルは、半導体チップの２，４，６，８，１０列
目に配置されている。
【００２４】以上のような、複数のＲＡＭマクロセル領
域Ａ、ＩＯセル領域Ｂ、標準セル領域Ｃによる構成にお
いて、半導体チップの表面上、すなわちＩＯセル領域Ｂ
のＩＯセルの上層、ＩＯセル領域Ｂと標準セル領域Ｃと
の間の配線領域の上層には、パッケージのピンに接続さ
れる内部バンプ群２０が配置されている。
域Ａ、ＩＯセル領域Ｂ、標準セル領域Ｃによる構成にお
いて、半導体チップの表面上、すなわちＩＯセル領域Ｂ
のＩＯセルの上層、ＩＯセル領域Ｂと標準セル領域Ｃと
の間の配線領域の上層には、パッケージのピンに接続さ
れる内部バンプ群２０が配置されている。
【００２５】これらの内部バンプ群２０の各内部バンプ
は、図１のようなシンボルによる割り付けとなってお
り、それぞれ制御信号用バンプＳｉｇｎａｌ、データ用
バンプＳｉｇｎａｌ（ＤＱ，ＣＱ）、内部電源用バンプ
ＶＳＳ，ＶＤＤ、外部電源用バンプＶＳＳＱ，ＶＤＤＱ
を表している。
は、図１のようなシンボルによる割り付けとなってお
り、それぞれ制御信号用バンプＳｉｇｎａｌ、データ用
バンプＳｉｇｎａｌ（ＤＱ，ＣＱ）、内部電源用バンプ
ＶＳＳ，ＶＤＤ、外部電源用バンプＶＳＳＱ，ＶＤＤＱ
を表している。
【００２６】なお、図１において、ＲＡＭマクロセル領
域ＡのＲＡＭマクロセル０〜７、ＩＯセル領域ＢのＩＯ
セル群９の各ＩＯセルに図示した矢印はセルの向きを示
し、この矢印の起点がセルの原点を表している。図示は
しないが、ＩＯセル領域ＢのＦＵＳＥマクロセル１０お
よびＰＬＬマクロセル１１、標準セル領域Ｃの標準セル
群１２の各標準セルについても同様である。
域ＡのＲＡＭマクロセル０〜７、ＩＯセル領域ＢのＩＯ
セル群９の各ＩＯセルに図示した矢印はセルの向きを示
し、この矢印の起点がセルの原点を表している。図示は
しないが、ＩＯセル領域ＢのＦＵＳＥマクロセル１０お
よびＰＬＬマクロセル１１、標準セル領域Ｃの標準セル
群１２の各標準セルについても同様である。
【００２７】次に、図２により電源配線のレイアウトを
説明する。この電源配線には、内部電源ＶＳＳ，ＶＤ
Ｄ、外部電源ＶＳＳＱ，ＶＤＤＱの他に、リファレンス
電源、基板制御電源などもあり、半導体チップの内部回
路において用いられている。
説明する。この電源配線には、内部電源ＶＳＳ，ＶＤ
Ｄ、外部電源ＶＳＳＱ，ＶＤＤＱの他に、リファレンス
電源、基板制御電源などもあり、半導体チップの内部回
路において用いられている。
【００２８】内部電源ＶＳＳ，ＶＤＤは、メタル４層の
配線において、内部バンプ群２０の下層を半導体チップ
のＹ方向に櫛形状に配置されるとともに、メタル３層の
配線においてもＩＯセル群９および標準セル群１２の上
層を半導体チップのＸ方向に配置されている。
配線において、内部バンプ群２０の下層を半導体チップ
のＹ方向に櫛形状に配置されるとともに、メタル３層の
配線においてもＩＯセル群９および標準セル群１２の上
層を半導体チップのＸ方向に配置されている。
【００２９】外部電源ＶＳＳＱ，ＶＤＤＱは、メタル３
層の配線において、ＩＯセル群９の上層を半導体チップ
のＸ方向に配置されている。また、図示はしないが、リ
ファレンス電源、基板制御電源なども、メタル３層の配
線において、ＩＯセル群９の上層を半導体チップのＸ方
向に配置されている。
層の配線において、ＩＯセル群９の上層を半導体チップ
のＸ方向に配置されている。また、図示はしないが、リ
ファレンス電源、基板制御電源なども、メタル３層の配
線において、ＩＯセル群９の上層を半導体チップのＸ方
向に配置されている。
【００３０】次に、図３により標準セル群１２の各標準
セルのレイアウトを説明する。この標準セルによるセル
列は、Ｘミラー反転して隣接配置が可能となっており、
また半導体ウェハ上のメタル１層、メタル２層までの領
域内で形成されている。
セルのレイアウトを説明する。この標準セルによるセル
列は、Ｘミラー反転して隣接配置が可能となっており、
また半導体ウェハ上のメタル１層、メタル２層までの領
域内で形成されている。
【００３１】この標準セルのパターンは、図３のような
シンボルによる割り付けとなっており、それぞれアクテ
ィブ領域Ｌ，ＬＫ、ファーストゲートポリシリコンＦＧ
３，ＰＦＧ３，ＦＧ、コンタクトＬＣＯＮＴ，ＦＣＯＮ
Ｔ、スルーホールＴＨ１，ＴＨ２、メタル１層Ｍ１、メ
タル２層Ｍ２、入出力ピンＩＮ１，ＩＮ２，ＯＵＴを表
している。
シンボルによる割り付けとなっており、それぞれアクテ
ィブ領域Ｌ，ＬＫ、ファーストゲートポリシリコンＦＧ
３，ＰＦＧ３，ＦＧ、コンタクトＬＣＯＮＴ，ＦＣＯＮ
Ｔ、スルーホールＴＨ１，ＴＨ２、メタル１層Ｍ１、メ
タル２層Ｍ２、入出力ピンＩＮ１，ＩＮ２，ＯＵＴを表
している。
【００３２】この標準セルは、たとえば図４に示すよう
な回路構成となっており、ＰＭＯＳトランジスタＴＰ１
およびＮＭＯＳトランジスタＴＮ１からなるＣＭＯＳ回
路と、ＰＭＯＳトランジスタＴＰ１に接続されるＮＷＥ
ＬＬ電位制御用のスイッチＰＭＯＳトランジスタＴＰ２
と、ＮＭＯＳトランジスタＴＮ１に接続される基板電位
制御用のスイッチＮＭＯＳトランジスタＴＮ２とから構
成されている。
な回路構成となっており、ＰＭＯＳトランジスタＴＰ１
およびＮＭＯＳトランジスタＴＮ１からなるＣＭＯＳ回
路と、ＰＭＯＳトランジスタＴＰ１に接続されるＮＷＥ
ＬＬ電位制御用のスイッチＰＭＯＳトランジスタＴＰ２
と、ＮＭＯＳトランジスタＴＮ１に接続される基板電位
制御用のスイッチＮＭＯＳトランジスタＴＮ２とから構
成されている。
【００３３】この回路構成において、ＰＭＯＳトランジ
スタＴＰ１、ＮＭＯＳトランジスタＴＮ１のゲートはそ
れぞれ入力ピンＩＮ１，ＩＮ２に接続され、共通接続さ
れたドレイン間が出力ピンＯＵＴに接続されている。ま
た、電源電圧としては、内部電源ＶＤＤ，ＶＳＳ、ＮＷ
ＥＬＬ電位ＶＤＢ、基板電位ＶＳＢ、ＮＷＥＬＬ電位制
御電源ＶＤＢＣ、基板電位制御電源ＶＳＢＣが供給され
ている。
スタＴＰ１、ＮＭＯＳトランジスタＴＮ１のゲートはそ
れぞれ入力ピンＩＮ１，ＩＮ２に接続され、共通接続さ
れたドレイン間が出力ピンＯＵＴに接続されている。ま
た、電源電圧としては、内部電源ＶＤＤ，ＶＳＳ、ＮＷ
ＥＬＬ電位ＶＤＢ、基板電位ＶＳＢ、ＮＷＥＬＬ電位制
御電源ＶＤＢＣ、基板電位制御電源ＶＳＢＣが供給され
ている。
【００３４】これらの電源配線は、図３に示すように、
内部電源ＶＤＤ，ＶＳＳが、メタル１層Ｍ１の配線にお
いて、半導体チップのＸ方向に配置されている。同様
に、ＮＷＥＬＬ電位ＶＤＢ、基板電位ＶＳＢ、ＮＷＥＬ
Ｌ電位制御電源ＶＤＢＣ、基板電位制御電源ＶＳＢＣ
は、メタル１層Ｍ１の配線において、半導体チップのＸ
方向に配置されている。
内部電源ＶＤＤ，ＶＳＳが、メタル１層Ｍ１の配線にお
いて、半導体チップのＸ方向に配置されている。同様
に、ＮＷＥＬＬ電位ＶＤＢ、基板電位ＶＳＢ、ＮＷＥＬ
Ｌ電位制御電源ＶＤＢＣ、基板電位制御電源ＶＳＢＣ
は、メタル１層Ｍ１の配線において、半導体チップのＸ
方向に配置されている。
【００３５】次に、図５により本実施の形態のシンクロ
ナスキャッシュＳＲＡＭの機能ブロック構成を説明す
る。このシンクロナスキャッシュＳＲＡＭの構成は、公
知の技術と同様なので、ここでの詳細な説明は省略し、
構成のみを示す。
ナスキャッシュＳＲＡＭの機能ブロック構成を説明す
る。このシンクロナスキャッシュＳＲＡＭの構成は、公
知の技術と同様なので、ここでの詳細な説明は省略し、
構成のみを示す。
【００３６】このシンクロナスキャッシュＳＲＡＭにお
いて、ＲＡＭマクロセル０〜７の部分は×８マクロセル
構成となっており、複数のメモリセルなどからなるメモ
リアレイＭＡと、このメモリアレイＭＡのアドレスデコ
ーダＡＤなどからなる周辺回路と、セカンドステージア
ドレスレジスタＳＡＲ、クロックイネーブルレジスタＣ
ＥＲ、リード／ライトレジスタＲ／ＷＲ、ブロックセレ
クトレジスタＢＳＲ、セカンドステージインプットデー
タレジスタＳＩＤＲなどの複数のレジスタが設けられて
いる。
いて、ＲＡＭマクロセル０〜７の部分は×８マクロセル
構成となっており、複数のメモリセルなどからなるメモ
リアレイＭＡと、このメモリアレイＭＡのアドレスデコ
ーダＡＤなどからなる周辺回路と、セカンドステージア
ドレスレジスタＳＡＲ、クロックイネーブルレジスタＣ
ＥＲ、リード／ライトレジスタＲ／ＷＲ、ブロックセレ
クトレジスタＢＳＲ、セカンドステージインプットデー
タレジスタＳＩＤＲなどの複数のレジスタが設けられて
いる。
【００３７】ＩＯセル群９の部分には、アドレス信号Ｓ
Ａのバッファと、データ信号ＤＱのバッファと、ライト
ストローブ信号ＷＳ、リード／ライト信号Ｒ／Ｗ、チッ
プセレクト信号ＳＳＢ（ＳＳＢの“Ｂ”はＳＳの反転信
号、以下の信号名においても同様）、ライトイネーブル
信号ＳＷＥＢ、モードセレクト信号Ｍ１，Ｍ２、クロッ
ク信号Ｋ，ＫＢ，Ｃ，ＣＢ，ＧＢなどの各制御信号のバ
ッファが設けられている。また、制御信号としては、テ
スト用の信号ＴＣＫ，ＴＭＳ，ＴＤＯ，ＺＺや、データ
ワイド信号ＤＷなども入出力される。
Ａのバッファと、データ信号ＤＱのバッファと、ライト
ストローブ信号ＷＳ、リード／ライト信号Ｒ／Ｗ、チッ
プセレクト信号ＳＳＢ（ＳＳＢの“Ｂ”はＳＳの反転信
号、以下の信号名においても同様）、ライトイネーブル
信号ＳＷＥＢ、モードセレクト信号Ｍ１，Ｍ２、クロッ
ク信号Ｋ，ＫＢ，Ｃ，ＣＢ，ＧＢなどの各制御信号のバ
ッファが設けられている。また、制御信号としては、テ
スト用の信号ＴＣＫ，ＴＭＳ，ＴＤＯ，ＺＺや、データ
ワイド信号ＤＷなども入出力される。
【００３８】標準セル群１２の部分には、ＩＯセル群９
のバッファを介したＲＡＭマクロセル０〜７への各信号
のラッチ回路として、リード／ライトレジスタＲ／Ｗ
Ｒ、ファーストステージアドレスレジスタＦＡＲ、ファ
ーストステージチップイネーブルレジスタＦＣＥＲ、フ
ァーストステージグローバルライトレジスタＦＧＷＲ、
ファーストステージバイトライトレジスタＦＢＷＲ、セ
カンドステージバイトライトレジスタＳＢＷＲ、ファー
ストステージインプットデータレジスタＦＩＤＲ、ＲＡ
ＭインタフェースロジックＲＡＭＩＬ、データセレクタ
ＤＳ、ＲＡＭクロックサプライヤＲＡＭＣＳなどが設け
られている。
のバッファを介したＲＡＭマクロセル０〜７への各信号
のラッチ回路として、リード／ライトレジスタＲ／Ｗ
Ｒ、ファーストステージアドレスレジスタＦＡＲ、ファ
ーストステージチップイネーブルレジスタＦＣＥＲ、フ
ァーストステージグローバルライトレジスタＦＧＷＲ、
ファーストステージバイトライトレジスタＦＢＷＲ、セ
カンドステージバイトライトレジスタＳＢＷＲ、ファー
ストステージインプットデータレジスタＦＩＤＲ、ＲＡ
ＭインタフェースロジックＲＡＭＩＬ、データセレクタ
ＤＳ、ＲＡＭクロックサプライヤＲＡＭＣＳなどが設け
られている。
【００３９】さらに、この標準セル群１２の部分には、
ＲＡＭマクロセル０〜７からの出力を制御する各信号の
ラッチ回路として、ファーストステージアドレススタッ
クレジスタＦＡＳＲ、セカンドステージアドレスレジス
タＳＡＲ、セカンドステージアドレススタックレジスタ
ＳＡＳＲ、コンペアレジスタＣＲ、ライトイネーブルレ
ジスタＷＥＲ、バイパスセレクタＢＳ、スルーアウトデ
ータレジスタＴＯＤＲ、イネーブルコントロールレジス
タＥＣＲ、モードセレクトロジックＭＳＬ、ファースト
ステージアウトプットデータレジスタＦＯＤＲ、ファー
ストステージアウトプットイネーブルレジスタＦＯＥＲ
などが設けられている。
ＲＡＭマクロセル０〜７からの出力を制御する各信号の
ラッチ回路として、ファーストステージアドレススタッ
クレジスタＦＡＳＲ、セカンドステージアドレスレジス
タＳＡＲ、セカンドステージアドレススタックレジスタ
ＳＡＳＲ、コンペアレジスタＣＲ、ライトイネーブルレ
ジスタＷＥＲ、バイパスセレクタＢＳ、スルーアウトデ
ータレジスタＴＯＤＲ、イネーブルコントロールレジス
タＥＣＲ、モードセレクトロジックＭＳＬ、ファースト
ステージアウトプットデータレジスタＦＯＤＲ、ファー
ストステージアウトプットイネーブルレジスタＦＯＥＲ
などが設けられている。
【００４０】また、標準セル群１２の部分において、Ｉ
Ｏセル群９のバッファと標準セル群１２の各レジスタと
の間に接続される、複数のジョイントテストアクション
グループレジスタＪＴＡＧＲはバウンダリスキャンによ
るテスト用のデータラッチ回路であり、これらのジョイ
ントテストアクショングループレジスタＪＴＡＧＲはジ
ョイントテストアクショングループコントローラＪＴＡ
ＧＣにより制御される。
Ｏセル群９のバッファと標準セル群１２の各レジスタと
の間に接続される、複数のジョイントテストアクション
グループレジスタＪＴＡＧＲはバウンダリスキャンによ
るテスト用のデータラッチ回路であり、これらのジョイ
ントテストアクショングループレジスタＪＴＡＧＲはジ
ョイントテストアクショングループコントローラＪＴＡ
ＧＣにより制御される。
【００４１】このシンクロナスキャッシュＳＲＡＭの動
作は、クロック信号Ｋ，ＫＢに同期して行われ、外部か
らのアドレス信号ＳＡによりメモリアレイＭＡ内の任意
のメモリセルが選択され、このメモリセルに対する書き
込み動作は、入力データＤＱがバッファおよびレジスタ
を介して選択されたメモリセルに書き込まれ、また読み
出し動作は、選択されたメモリセルからバッファおよび
レジスタを介して出力データＤＱとして読み出される。
作は、クロック信号Ｋ，ＫＢに同期して行われ、外部か
らのアドレス信号ＳＡによりメモリアレイＭＡ内の任意
のメモリセルが選択され、このメモリセルに対する書き
込み動作は、入力データＤＱがバッファおよびレジスタ
を介して選択されたメモリセルに書き込まれ、また読み
出し動作は、選択されたメモリセルからバッファおよび
レジスタを介して出力データＤＱとして読み出される。
【００４２】以上のように構成されるシンクロナスキャ
ッシュＳＲＡＭは、自動配置・配線によるレイアウト設
計により、ＲＡＭマクロセル０〜７、ＩＯセル群９の各
ＩＯセル、ＦＵＳＥマクロセル１０、ＰＬＬマクロセル
１１、標準セル群１２の各標準セルをそれぞれの領域に
配置し、これらのセル間を配線してデバイス設計が行わ
れる。
ッシュＳＲＡＭは、自動配置・配線によるレイアウト設
計により、ＲＡＭマクロセル０〜７、ＩＯセル群９の各
ＩＯセル、ＦＵＳＥマクロセル１０、ＰＬＬマクロセル
１１、標準セル群１２の各標準セルをそれぞれの領域に
配置し、これらのセル間を配線してデバイス設計が行わ
れる。
【００４３】このデバイス設計に基づいて、半導体ウェ
ハの露光、エッチングなどの繰り返しによるウェハプロ
セス処理が行われ、この半導体ウェハは個々の半導体チ
ップにダイシングされた後に、たとえばワイヤボンディ
ング、モールド封止などの組み立て工程を経てパッケー
ジ構造の半導体集積回路装置として完成されるようにな
っている。
ハの露光、エッチングなどの繰り返しによるウェハプロ
セス処理が行われ、この半導体ウェハは個々の半導体チ
ップにダイシングされた後に、たとえばワイヤボンディ
ング、モールド封止などの組み立て工程を経てパッケー
ジ構造の半導体集積回路装置として完成されるようにな
っている。
【００４４】従って、本実施の形態の半導体集積回路装
置によれば、ＲＡＭマクロセル領域Ａ、ＩＯセル領域
Ｂ、標準セル領域Ｃのレイアウト設計において、以下の
ような作用効果を得ることができる。
置によれば、ＲＡＭマクロセル領域Ａ、ＩＯセル領域
Ｂ、標準セル領域Ｃのレイアウト設計において、以下の
ような作用効果を得ることができる。
【００４５】例えば、ＩＯセル群９の上層は内部電源、
外部電源、リファレンス電源などで占められ、信号配線
が平行に走る余地がないが、通常、ＩＯセルとマクロセ
ル間の直接的なデータ転送はほとんどなく、両者は標準
セルを介して接続される。従って、標準セル領域Ｃと分
離し、ＩＯセルとＦＵＳＥマクロセル１０、ＰＬＬマク
ロセル１１を並べて配置することにより、データパスの
流れが一方化でき、複雑な配線により両者が干渉を起こ
すことを防止することができる。
外部電源、リファレンス電源などで占められ、信号配線
が平行に走る余地がないが、通常、ＩＯセルとマクロセ
ル間の直接的なデータ転送はほとんどなく、両者は標準
セルを介して接続される。従って、標準セル領域Ｃと分
離し、ＩＯセルとＦＵＳＥマクロセル１０、ＰＬＬマク
ロセル１１を並べて配置することにより、データパスの
流れが一方化でき、複雑な配線により両者が干渉を起こ
すことを防止することができる。
【００４６】さらに、自動配置・配線を用いた設計で
は、ＩＯセル群９のセル列に標準セルを配置することは
難しいが、予めＦＵＳＥマクロセル１０、ＰＬＬマクロ
セル１１の高さをＩＯセルに合わせ、このＩＯセル領域
Ｂの空いた領域にＦＵＳＥマクロセル１０、ＰＬＬマク
ロセル１１を配置することにより、効率的なレイアウト
を行うことができる。
は、ＩＯセル群９のセル列に標準セルを配置することは
難しいが、予めＦＵＳＥマクロセル１０、ＰＬＬマクロ
セル１１の高さをＩＯセルに合わせ、このＩＯセル領域
Ｂの空いた領域にＦＵＳＥマクロセル１０、ＰＬＬマク
ロセル１１を配置することにより、効率的なレイアウト
を行うことができる。
【００４７】また、内部バンプ群２０の下層にＩＯセル
群９を配置し、このＩＯセルと接続されている内部の標
準セル、特にラッチ回路を近接して配置することによ
り、これらを渡る転送ディレイを小さくすることができ
る。
群９を配置し、このＩＯセルと接続されている内部の標
準セル、特にラッチ回路を近接して配置することによ
り、これらを渡る転送ディレイを小さくすることができ
る。
【００４８】この結果、自動配置の対象となる標準セル
領域Ｃを独立に設けることで、容易に自動配置・配線が
可能となり、設計工数が大幅に削減することができる。
領域Ｃを独立に設けることで、容易に自動配置・配線が
可能となり、設計工数が大幅に削減することができる。
【００４９】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５０】たとえば、前記実施の形態においては、８
マクロセル構成のシンクロナスキャッシュＳＲＡＭに適
用した場合について説明したが、これに限定されるもの
ではなく、記憶容量などの特性に合わせて２マクロセ
ル、４マクロセルなどの他のマクロセル構成についても
広く適用可能である。
マクロセル構成のシンクロナスキャッシュＳＲＡＭに適
用した場合について説明したが、これに限定されるもの
ではなく、記憶容量などの特性に合わせて２マクロセ
ル、４マクロセルなどの他のマクロセル構成についても
広く適用可能である。
【００５１】さらに、シンクロナスキャッシュＳＲＡＭ
の半導体チップを１１列の領域にＹ方向を分ける場合に
ついて説明したが、これに限らず、マクロセル構成に合
わせて分割数を他の複数列の領域に分けることも可能で
ある。
の半導体チップを１１列の領域にＹ方向を分ける場合に
ついて説明したが、これに限らず、マクロセル構成に合
わせて分割数を他の複数列の領域に分けることも可能で
ある。
【００５２】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるシンクロナ
スキャッシュＳＲＡＭによる半導体集積回路装置に適用
した場合について説明したが、これに限定されるもので
はなく、汎用ＳＲＡＭ、ＤＲＡＭ、ＲＡＭ、ＲＯＭ、Ｐ
ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの他の半導体記
憶装置や、マイクロプロセッサなどの半導体集積回路装
置についても広く適用可能であり、特に高速化対応の高
性能・高品質の半導体集積回路装置について適用するこ
とができる。
てなされた発明をその属する技術分野であるシンクロナ
スキャッシュＳＲＡＭによる半導体集積回路装置に適用
した場合について説明したが、これに限定されるもので
はなく、汎用ＳＲＡＭ、ＤＲＡＭ、ＲＡＭ、ＲＯＭ、Ｐ
ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの他の半導体記
憶装置や、マイクロプロセッサなどの半導体集積回路装
置についても広く適用可能であり、特に高速化対応の高
性能・高品質の半導体集積回路装置について適用するこ
とができる。
【００５３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５４】(1).半導体チップの複数の領域もしくは段
に分けられた、それぞれの領域にＲＡＭマクロセル領
域、ＩＯセル領域、標準セル領域を割り当て、ＲＡＭマ
クロセル領域とＩＯセル領域間には標準セル領域を配置
して、ＩＯセル領域と標準セル領域とを分離し、ＩＯセ
ルとその他のマクロセルを並べて配置することで、デー
タパスの流れが一方化でき、複雑な配線により両者が干
渉を起こすことを防止することができるので、マクロセ
ル・メガセル同士の干渉防止による面積の縮小が可能と
なる。
に分けられた、それぞれの領域にＲＡＭマクロセル領
域、ＩＯセル領域、標準セル領域を割り当て、ＲＡＭマ
クロセル領域とＩＯセル領域間には標準セル領域を配置
して、ＩＯセル領域と標準セル領域とを分離し、ＩＯセ
ルとその他のマクロセルを並べて配置することで、デー
タパスの流れが一方化でき、複雑な配線により両者が干
渉を起こすことを防止することができるので、マクロセ
ル・メガセル同士の干渉防止による面積の縮小が可能と
なる。
【００５５】(2).予めマクロセルのセル高さをＩＯセル
に合わせ、この空いた領域にマクロセルを配置すること
で、レイアウト設計において自動配置・配線を適用する
ことができるので、自動配置・配線による効率的なレイ
アウトが可能となり、さらに設計工数の削減および品質
の向上が可能となる。
に合わせ、この空いた領域にマクロセルを配置すること
で、レイアウト設計において自動配置・配線を適用する
ことができるので、自動配置・配線による効率的なレイ
アウトが可能となり、さらに設計工数の削減および品質
の向上が可能となる。
【００５６】(3).内部バンプの下層にＩＯセルを配置
し、そのＩＯセルと接続されている内部の標準セル、特
にラッチ回路を近接して配置することで、これらを渡る
転送ディレイを小さくすることができるので、パッケー
ジのピン−ＩＯセル−内部セルを渡る転送ディレイの低
減が可能となる。
し、そのＩＯセルと接続されている内部の標準セル、特
にラッチ回路を近接して配置することで、これらを渡る
転送ディレイを小さくすることができるので、パッケー
ジのピン−ＩＯセル−内部セルを渡る転送ディレイの低
減が可能となる。
【００５７】(4).前記(1) 〜(3) により、高速キャッシ
ュＳＲＡＭ、高性能マイクロプロセッサなどの半導体集
積回路装置のレイアウト設計において、自動配置の対象
となる標準セル領域を独立に設けることで容易に自動配
置・配線が可能となり、かつ設計工数を大幅に削減する
ことができるので、チップ性能・品質の向上、チップ面
積の縮小および設計工数の削減が可能となる。
ュＳＲＡＭ、高性能マイクロプロセッサなどの半導体集
積回路装置のレイアウト設計において、自動配置の対象
となる標準セル領域を独立に設けることで容易に自動配
置・配線が可能となり、かつ設計工数を大幅に削減する
ことができるので、チップ性能・品質の向上、チップ面
積の縮小および設計工数の削減が可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置を示す概略レイアウト図である。
置を示す概略レイアウト図である。
【図２】本発明の一実施の形態の半導体集積回路装置に
おいて、電源配線を示す概略レイアウト図である。
おいて、電源配線を示す概略レイアウト図である。
【図３】本発明の一実施の形態の半導体集積回路装置に
おいて、標準セルを示す概略レイアウト図である。
おいて、標準セルを示す概略レイアウト図である。
【図４】本発明の一実施の形態の半導体集積回路装置に
おいて、標準セルを示す回路図である。
おいて、標準セルを示す回路図である。
【図５】本発明の一実施の形態の半導体集積回路装置を
示す機能ブロック図である。
示す機能ブロック図である。
Ａ ＲＡＭマクロセル領域 Ｂ ＩＯセル領域 Ｃ 標準セル領域 ０〜７ ＲＡＭマクロセル ９ ＩＯセル群 １０ ＦＵＳＥマクロセル １１ ＰＬＬマクロセル １２ 標準セル群 ２０ 内部バンプ群 ＴＰ１ ＰＭＯＳトランジスタ ＴＮ１ ＮＭＯＳトランジスタ ＴＰ２ スイッチＰＭＯＳトランジスタ ＴＮ２ スイッチＮＭＯＳトランジスタ ＭＡ メモリアレイ ＡＤ アドレスデコーダ ＳＡＲ セカンドステージアドレスレジスタ ＣＥＲ クロックイネーブルレジスタ Ｒ／ＷＲ リード／ライトレジスタ ＢＳＲ ブロックセレクトレジスタ ＳＩＤＲ セカンドステージインプットデータレジスタ Ｒ／ＷＲ リード／ライトレジスタ ＦＡＲ ファーストステージアドレスレジスタ ＦＣＥＲ ファーストステージチップイネーブルレジス
タ ＦＧＷＲ ファーストステージグローバルライトレジス
タ ＦＢＷＲ ファーストステージバイトライトレジスタ ＳＢＷＲ セカンドステージバイトライトレジスタ ＦＩＤＲ ファーストステージインプットデータレジス
タ ＲＡＭＩＬ ＲＡＭインタフェースロジック ＤＳ データセレクタ ＲＡＭＣＳ ＲＡＭクロックサプライヤ ＦＡＳＲ ファーストステージアドレススタックレジス
タ ＳＡＲ セカンドステージアドレスレジスタ ＳＡＳＲ セカンドステージアドレススタックレジスタ ＣＲ コンペアレジスタ ＷＥＲ ライトイネーブルレジスタ ＢＳ バイパスセレクタ ＴＯＤＲ スルーアウトデータレジスタ ＥＣＲ イネーブルコントロールレジスタ ＭＳＬ モードセレクトロジック ＦＯＤＲ ファーストステージアウトプットデータレジ
スタ ＦＯＥＲ ファーストステージアウトプットイネーブル
レジスタ ＪＴＡＧＲ ジョイントテストアクショングループレジ
スタ ＪＴＡＧＣ ジョイントテストアクショングループコン
トローラ
タ ＦＧＷＲ ファーストステージグローバルライトレジス
タ ＦＢＷＲ ファーストステージバイトライトレジスタ ＳＢＷＲ セカンドステージバイトライトレジスタ ＦＩＤＲ ファーストステージインプットデータレジス
タ ＲＡＭＩＬ ＲＡＭインタフェースロジック ＤＳ データセレクタ ＲＡＭＣＳ ＲＡＭクロックサプライヤ ＦＡＳＲ ファーストステージアドレススタックレジス
タ ＳＡＲ セカンドステージアドレスレジスタ ＳＡＳＲ セカンドステージアドレススタックレジスタ ＣＲ コンペアレジスタ ＷＥＲ ライトイネーブルレジスタ ＢＳ バイパスセレクタ ＴＯＤＲ スルーアウトデータレジスタ ＥＣＲ イネーブルコントロールレジスタ ＭＳＬ モードセレクトロジック ＦＯＤＲ ファーストステージアウトプットデータレジ
スタ ＦＯＥＲ ファーストステージアウトプットイネーブル
レジスタ ＪＴＡＧＲ ジョイントテストアクショングループレジ
スタ ＪＴＡＧＣ ジョイントテストアクショングループコン
トローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西山 雅彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 斉藤 佳代子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 自動配置・配線によるレイアウト設計を
適用し、内部ＩＯセル構造を持つ半導体集積回路装置で
あって、半導体チップが所定方向に対して複数の領域に
分割され、それぞれの領域にＲＡＭマクロセル領域、Ｉ
Ｏセル領域、標準セル領域が割り当てられ、前記ＲＡＭ
マクロセル領域と前記ＩＯセル領域との間には前記標準
セル領域が配置されていることを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記ＲＡＭマクロセル領域にはＲＡＭマクロセル
が配置され、前記標準セル領域には標準セルが配置さ
れ、かつ前記ＩＯセル領域にはＩＯセルと前記ＲＡＭマ
クロセル以外のマクロセルが配置されていることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置であ
って、前記ＩＯセル領域の前記ＩＯセルと前記マクロセ
ルとは同一のセル高さを持つことを特徴とする半導体集
積回路装置。 - 【請求項４】 請求項２記載の半導体集積回路装置であ
って、前記ＩＯセル領域に配置されたＩＯセルの上層、
もしくはこのＩＯセルと前記標準セル領域に配置された
標準セルとの間の配線領域の上層には内部バンプが配置
されていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置であって、前記半導体集積回路装置は、キ
ャッシュＳＲＡＭ、マイクロプロセッサであることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233451A JPH1174465A (ja) | 1997-08-29 | 1997-08-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233451A JPH1174465A (ja) | 1997-08-29 | 1997-08-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174465A true JPH1174465A (ja) | 1999-03-16 |
Family
ID=16955254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233451A Pending JPH1174465A (ja) | 1997-08-29 | 1997-08-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518593B2 (en) | 2000-09-11 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit and method of designing integrated circuit |
| US7818706B2 (en) | 2005-05-20 | 2010-10-19 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| JP2017034092A (ja) * | 2015-07-31 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1997
- 1997-08-29 JP JP9233451A patent/JPH1174465A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518593B2 (en) | 2000-09-11 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit and method of designing integrated circuit |
| US7818706B2 (en) | 2005-05-20 | 2010-10-19 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| JP2017034092A (ja) * | 2015-07-31 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |