JP2000200878A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

Info

Publication number
JP2000200878A
JP2000200878A JP10374881A JP37488198A JP2000200878A JP 2000200878 A JP2000200878 A JP 2000200878A JP 10374881 A JP10374881 A JP 10374881A JP 37488198 A JP37488198 A JP 37488198A JP 2000200878 A JP2000200878 A JP 2000200878A
Authority
JP
Japan
Prior art keywords
substrate
integrated circuit
circuit device
semiconductor integrated
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10374881A
Other languages
English (en)
Other versions
JP3955404B2 (ja
Inventor
Kenji Kanemitsu
賢司 金光
Kozo Watabe
浩三 渡部
Norio Suzuki
範夫 鈴木
Norio Ishizuka
典男 石塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP37488198A priority Critical patent/JP3955404B2/ja
Priority to TW088122163A priority patent/TW472340B/zh
Priority to MYPI99005705A priority patent/MY129570A/en
Priority to SG1999006624A priority patent/SG77721A1/en
Priority to KR1019990062554A priority patent/KR100676365B1/ko
Priority to CNA2004100598420A priority patent/CN1553494A/zh
Priority to CNB991270827A priority patent/CN1173394C/zh
Priority to US09/473,297 priority patent/US6544839B1/en
Publication of JP2000200878A publication Critical patent/JP2000200878A/ja
Priority to US10/270,188 priority patent/US20030038337A1/en
Priority to US10/919,432 priority patent/US6967141B2/en
Priority to KR1020040087220A priority patent/KR20040098617A/ko
Priority to US11/189,833 priority patent/US7524729B2/en
Application granted granted Critical
Publication of JP3955404B2 publication Critical patent/JP3955404B2/ja
Priority to US12/244,621 priority patent/US20090029524A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 素子分離溝の形状を最適化してＭＩＳＦＥＴ
の微細化を推進する。 【解決手段】 素子分離溝２に囲まれた活性領域Ｌの基
板１の表面は、活性領域Ｌの中央部では平坦な水平面と
なっているが、活性領域Ｌの肩部では、素子分離溝２の
側壁に向かって下降する傾斜面となっている。この傾斜
面は、傾斜角度の異なる２つの傾斜面（Ｓ1 、Ｓ2 ）を
含んでいる。活性領域Ｌの中央部に近い第１の傾斜面
（Ｓ1 ）は、比較的急峻な傾斜面であり、素子分離溝２
の側壁に近い第２の傾斜面（Ｓ2 ）は、第１の傾斜面
（Ｓ1 ）よりも緩やかな傾斜面である。また、上記活性
領域Ｌの肩部における基板１の表面は、全体的に丸みが
付けられており、角張った領域が存在しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細なＭＩＳＦＥ
Ｔ(Metal Insulator Semiconductor Field Effect Tran
sistor) を形成するための素子分離構造およびその形成
プロセスに適用して有効な技術に関する。
【０００２】
【従来の技術】ＬＳＩ製造プロセスにおける素子分離技
術として、選択酸化（Local Oxidization of Silicon；
ＬＯＣＯＳ）法が広く用いられてきたが、半導体素子の
微細化に伴って新たな素子分離技術の導入が進められて
いる。
【０００３】シリコン基板に形成した溝の内部に酸化シ
リコン膜などの絶縁膜を埋め込んだ素子分離溝(Shallow
Groove Isolation ；ＳＧＩ) は、（ａ）素子分離間隔
を縮小することができる、（ｂ）素子分離膜厚の制御が
容易で、フィールド反転電圧の設定が容易である、
（ｃ）溝の内部の側壁と底部とで不純物を打ち分けるこ
とによって、反転防止層を拡散層やチャネル領域から分
離できるので、サブスレッショルド特性の確保、接合リ
ーク、バックゲート効果の低減に対しても有利であるな
ど、選択酸化法に比べて優れた特長を備えている。
【０００４】上記素子分離溝の一般的な形成方法は、次
の通りである。まず、シリコン基板を熱酸化してその表
面に薄い酸化シリコン膜を形成し、さらにその上部にＣ
ＶＤ(Chemical Vapor Deposition) 法で窒化シリコン膜
を堆積した後、フォトレジスト膜をマスクにしたドライ
エッチングで素子分離領域の窒化シリコン膜を除去す
る。次に、上記フォトレジスト膜を除去し、窒化シリコ
ン膜をマスクにしたドライエッチングで基板に３５０nm
〜４００nm程度の深さの溝を形成した後、基板を熱酸化
することによって、溝の内壁に薄い酸化シリコン膜を形
成する。この酸化シリコン膜は、溝の内壁に生じたエッ
チングダメージの除去と、後の工程で溝の内部に埋め込
まれる酸化シリコン膜のストレス緩和を目的として形成
される。
【０００５】次に、溝の内部を含む基板上にＣＶＤ法で
厚い酸化シリコン膜を堆積した後、基板を熱処理し、溝
の内部に埋め込んだ酸化シリコン膜を緻密に焼締め（デ
ンシファイ）する。続いて、化学的機械研磨(Chemical
Mechanical Polishing; ＣＭＰ) 法で窒化シリコン膜の
上部の酸化シリコン膜を除去し、溝の内部のみに酸化シ
リコン膜を残した後、不要となった窒化シリコン膜をエ
ッチングで除去することにより、素子分離溝が完成す
る。
【０００６】ところで、上記のような素子分離構造にお
いては、活性領域の基板表面に形成するゲート酸化膜が
活性領域の端部（肩部）で局所的に薄くなり、この肩部
にゲート電圧の電界が集中する結果、低いゲート電圧で
もドレイン電流が流れてしまう現象（キンク特性あるい
はハンプ特性などと呼ばれる）が生じることが知られて
おり、これを解決する対策として、活性領域の肩部に丸
みを付ける技術などが提案されている。
【０００７】例えば、特開昭６３−２３７１号公報は、
上記のような素子分離溝によって囲まれた基板の活性領
域にチャネル幅が１μm 以下の微細なＭＩＳＦＥＴを形
成した場合、しきい値電圧( Ｖth) が低下する、いわゆ
る狭チャネル効果が顕在化し、デバイスとして使用不可
能になる問題を指摘している。これは、基板に溝を形成
してその内部に絶縁膜を埋め込んだ素子分離構造では、
活性領域の肩部が直角に近い尖った断面形状となるた
め、この領域にゲート電圧の電界が集中し、低いゲート
電圧でもチャネルが形成されてしまうからである。
【０００８】上記公報は、このような狭チャネル効果を
抑制するために、基板に溝を形成した後、９５０℃のウ
ェット酸化を行なって活性領域の肩部に曲率（丸み）を
持たせると共に、活性領域の肩部のゲート酸化膜を厚く
することによって、しきい値電圧の低下を防ぐ技術を開
示している。
【０００９】また、特開平２−２６０６６０号公報も、
上記したキンク（ハンプ）特性の発生を防ぐために、活
性領域の肩部に丸みを付け、この領域にゲート電圧の電
界が集中するのを抑制する技術を開示している。この公
報においては、概略次のような方法によって活性領域の
肩部に丸みを付けている。
【００１０】まず、半導体基板の素子形成領域を酸化膜
と耐酸化性膜の積層膜からなるマスクで覆い、この状態
で基板を熱酸化することによって、素子分離領域の基板
面にその一端が素子形成領域に食い込むように酸化膜を
形成する。次に、上記耐酸化性膜をマスクにしたウェッ
トエッチングによって、素子分離領域の上記酸化膜を除
去し、続いて上記耐酸化性膜をマスクにした反応性イオ
ンエッチングによって、素子分離領域の基板に溝を形成
した後、基板を熱酸化することによって、上記溝の内壁
面に熱酸化膜を形成し、併せて溝の肩部に丸みを付け
る。
【００１１】
【発明が解決しようとする課題】図３０は、活性領域の
肩部近傍の拡大図である。図の左側部分は活性領域の基
板を示し、その表面にはゲート酸化膜６０が形成されて
いる。また、図の左側部分は素子分離溝を示し、その内
部には酸化シリコン膜６１が埋め込まれている。さら
に、活性領域および素子分離溝の上部には、図の左右方
向に延在するゲート電極６２が形成されている。
【００１２】図示のように、基板に形成した溝の内部に
酸化シリコン膜６１を埋め込んで形成した素子分離溝に
おいては、酸化シリコン膜６１の表面が活性領域の近傍
で下方に後退（リセス）するという特徴がある。これ
は、活性領域の基板上に形成した窒化シリコン膜をマス
クにしたエッチングで基板に溝を形成し、次いでこの溝
の内部に酸化シリコン膜６１を埋め込んでその表面を平
坦化した後、不要となった窒化シリコン膜をエッチング
で除去すると、活性領域の基板表面と溝に埋め込まれた
酸化シリコン膜６１の表面との間に窒化シリコン膜の膜
厚に相当する段差が発生する。そこで、この段差を低減
するために、酸化シリコン膜６１の表面をフッ酸でウェ
ットエッチングすると、窒化シリコン膜と接していた箇
所、すなわち活性領域の近傍の酸化シリコン膜６１は、
その上面だけでなく側面もフッ酸に晒されるので、活性
領域から離れた領域の酸化シリコン膜６１に比べて被エ
ッチング量が多くなるからである。
【００１３】このように、活性領域の近傍の酸化シリコ
ン膜６１が下方に後退（リセス）すると、活性領域の肩
部の基板表面に形成されるゲート酸化膜６０の端部が素
子分離溝の側壁の一部にまで達するようになる。ところ
が、素子分離溝の側壁にはチャネル形成用の不純物が打
ち込まれ難いため、この領域の不純物濃度は活性領域の
平坦部の不純物濃度よりも低下する。その結果、ゲート
電極に電圧を印加したときに、活性領域の平坦部にチャ
ネルが形成されるよりも先に活性領域の肩部にサブチャ
ネルが形成されてしまうので、しきい値電圧が低下する
と考えられる。特に、ＭＩＳＦＥＴの微細化に伴ってゲ
ート幅が小さくなると、サブチャネルの影響が顕著にな
り、しきい値電圧の低下量が大きくなる。このような現
象は、n型の多結晶シリコンでゲート電極を形成する表
面チャネル型ＭＩＳＦＥＴで特に深刻な問題となる。
【００１４】上記のようなしきい値電圧の低下を防ぐ対
策として、チャネル形成用の不純物のドーズ量を増や
し、活性領域の肩部における不純物濃度の低下を補償す
ることも考えられる。しかし、この方法では基板の不純
物濃度が高くなるために、例えばＤＲＡＭ(Dynamic Ran
dom Access Memory)の場合には、蓄積ノードの半導体領
域近傍における電界強度が大きくなり、リーク電流の増
大によるリフレッシュ特性の低下や、ビット線の寄生容
量の増大といった問題を引き起こす。
【００１５】このように、素子分離溝によって囲まれた
基板の活性領域に微細なＭＩＳＦＥＴを形成しようとす
る場合は、単に活性領域の肩部を丸くするだけの対策で
は、しきい値電圧の低下を防ぐことはできず、上記した
ような活性領域の肩部におけるサブチャネルの形成を抑
制する対策が不可欠である。
【００１６】本発明の目的は、素子分離溝の形状を最適
化してＭＩＳＦＥＴの微細化を推進する技術を提供する
ことにある。
【００１７】本発明の他の目的は、微細化されたＤＲＡ
Ｍのリフレッシュ特性を向上させる技術を提供すること
にある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２０】（１）本発明の半導体集積回路装置は、素
子分離溝によって周囲を規定された活性領域の基板にＭ
ＩＳＦＥＴが形成され、前記活性領域の周辺部における
前記基板の表面には、前記素子分離溝の側壁に向かって
下降する傾斜面が形成され、前記傾斜面は、前記活性領
域の中央部側に位置する第１の傾斜面、および前記第１
の傾斜面と前記素子分離溝の側壁との間に位置し、前記
第１の傾斜面よりも緩やかに傾斜する第２の傾斜面を含
んでいる。
【００２１】（２）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００２２】（ａ）単結晶シリコンからなる基板を熱酸
化することによって、前記基板の表面に第１の酸化シリ
コン膜を形成した後、前記第１の酸化シリコン膜上に耐
酸化膜を形成し、次いで、素子分離領域の前記耐酸化膜
および前記第１の酸化シリコン膜をエッチングすること
によって、前記基板の表面を選択的に露出させる工程、
（ｂ）前記基板を熱酸化することによって、前記（ａ）
工程で露出させた前記基板の表面に、前記第１の酸化シ
リコン膜よりも厚い膜厚を有する第２の酸化シリコン膜
を形成する工程、（ｃ）前記第２の酸化シリコン膜をエ
ッチングすることによって、前記素子分離領域の前記基
板の表面を露出させる工程、（ｄ）前記（ｃ）工程で露
出させた前記基板をエッチングすることによって、前記
素子分離領域の前記基板に溝を形成した後、前記基板を
熱酸化することによって、前記溝の内壁に第３の酸化シ
リコン膜を形成する工程、（ｅ）前記溝の内部を含む前
記耐酸化膜上に第４の酸化シリコン膜を形成した後、前
記耐酸化膜をストッパに用いて前記第４の酸化シリコン
膜を研磨することによって、前記素子分離領域の前記基
板に前記第４の酸化シリコン膜が埋め込まれた素子分離
溝を形成する工程、（ｆ）前記耐酸化膜を除去した後、
ＭＩＳＦＥＴのしきい値電圧を制御するための不純物を
前記基板に導入する工程、（ｇ）前記基板をエッチング
してその表面を露出させた後、前記基板の表面にゲート
絶縁膜を形成し、さらに前記ゲート絶縁膜上にＭＩＳＦ
ＥＴのゲート電極を形成する工程。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２４】図１は、製造工程の途中における基板の要
部平面図、図２は、図１のＡ−Ａ’線に沿った基板の断
面図、図３は、同じくＢ−Ｂ’線に沿った基板の断面図
である。
【００２５】例えばｐ型の単結晶シリコンからなる基板
１の主面に形成されたｐ型ウエル３には、素子分離溝２
によって周囲を規定された活性領域Ｌが形成されてい
る。活性領域Ｌは細長い島状の平面パターンを有し、そ
の平面寸法は、例えば長辺方向が０. ６μｍ、短辺方向
が０. １２μｍである。これらの活性領域Ｌのそれぞれ
には、ソース、ドレインの一方を共有する２個のメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。メモリ
セル選択用ＭＩＳＦＥＴＱｓは、ＤＲＡＭのメモリセル
の一部を構成し、後の工程でその上部に形成される情報
蓄積用容量素子Ｃと直列に接続される。
【００２６】上記メモリセル選択用ＭＩＳＦＥＴＱｓ
は、主としてゲート酸化膜７、ゲート電極８Ａおよび一
対のｎ型半導体領域１０、１０（ソース、ドレイン）に
よって構成されている。メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極８Ａは、ワード線ＷＬと一体に構成さ
れ、図１の上下方向（第２方向）に沿って同一の線幅お
よび同一の間隔で直線的に延在している。また、図１の
左右方向（第１方向）に沿ったゲート電極８Ａ（ワード
線ＷＬ）の線幅（ゲート長）および間隔は、フォトリソ
グラフィの解像限界で決まる最小寸法（例えば０. １２
μｍ）で構成されている。ゲート電極８Ａは、例えばＰ
（リン）などのｎ型不純物がドープされた低抵抗多結晶
シリコン膜の上部にＷＮ（窒化タングステン）などのバ
リアメタル膜とＷ（タングステン）膜とを積層したポリ
メタル構造で構成されている。また、ゲート電極８Ａ
（ワード線ＷＬ）の上部には、ゲート電極８Ａ（ワード
線ＷＬ）と同一の平面パターンを有する窒化シリコン膜
９が形成されている。
【００２７】図４（ａ）は、図１の上下方向（第２方
向）に沿った活性領域Ｌおよびその近傍の素子分離溝２
を拡大して示す図、図４（ｂ）および図５は、図１の上
下方向（第２方向）に沿った活性領域Ｌの肩部の近傍を
拡大して示す図である。
【００２８】活性領域Ｌを囲む素子分離溝２は、基板１
（ｐ型ウエル２）に形成した溝の内部に酸化シリコン膜
６を埋め込んだ構成になっている。この素子分離溝２の
内壁と酸化シリコン膜６との界面には、酸化シリコン膜
６と基板１との間に生じるストレスを緩和するための薄
い酸化シリコン膜１１が形成されている。素子分離溝２
に埋め込まれた上記酸化シリコン膜６の表面（上面）
は、活性領域Ｌの基板１の表面（ゲート酸化膜７）とほ
ぼ同じ高さになっているが、活性領域Ｌの近傍では下方
（基板１側）に後退（リセス）している。
【００２９】一方、上記素子分離溝２に囲まれた活性領
域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な
水平面となっているが、活性領域Ｌの肩部では、素子分
離溝２の側壁に向かって下降する傾斜面となっている。
図４（ｂ）に示すように、この傾斜面は、傾斜角度の異
なる２つの傾斜面（Ｓ1 、Ｓ2 ）を含んでいる。活性領
域Ｌの中央部に近い第１の傾斜面（Ｓ1 ）は、比較的急
峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾
斜面（Ｓ2 ）は、第１の傾斜面（Ｓ1 ）よりも緩やかな
傾斜面である。
【００３０】また、上記活性領域Ｌの肩部における基板
１の表面は、全体的に丸みが付けられており、角張った
領域が存在しない。活性領域Ｌの肩部には前述した傾斜
角度の異なる２つの傾斜面（Ｓ1 、Ｓ2 ）が形成されて
いるので、活性領域Ｌの水平に近い平坦面と第１の傾斜
面（Ｓ1 ）との境界部、および素子分離溝２の側壁と第
２の傾斜面（Ｓ2 ）との境界部は、いずれも角が丸めら
れた凸面になっている。また、急峻な第１の傾斜面（Ｓ
1 ）と緩やかな第２の傾斜面（Ｓ2 ）との境界部は、角
が丸められた凹面になっている。すなわち、図５に示す
ように、活性領域Ｌの肩部に対する接線が活性領域Ｌの
水平な平坦面に対してなす角度（θ）は、活性領域Ｌ側
（図の左側）から素子分離溝２側（図の右側）に向かっ
て徐々に増加（θA ＜θB ）した後、徐々に減少（θB
＞θC ）し、素子分離溝２の側壁に達する手前で再び増
加する（θC ＜θD ）ように変化する。
【００３１】上記活性領域Ｌの基板１表面には、メモリ
セル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜７が形成さ
れ、さらにその上部にはゲート電極８Ａが形成されてい
る。前記のように、素子分離溝２に埋め込まれた酸化シ
リコン膜６の表面は活性領域Ｌの近傍で下方に後退（リ
セス）し、活性領域Ｌの肩部を覆っていないので、ゲー
ト酸化膜７は活性領域Ｌの肩部にも形成され、その端部
は前記第２の傾斜面（Ｓ2 ）の下端まで延在している。
また、活性領域Ｌの肩部における基板１の表面は、全体
的に丸みが付けられており、角張った領域が存在しない
ので、活性領域Ｌの肩部におけるゲート酸化膜７の膜厚
は、活性領域の中央部におけるゲート酸化膜７の膜厚と
ほぼ等しくなっている。
【００３２】ゲート酸化膜７の下部の基板１（ｐ型ウエ
ル３）の表面近傍には、ゲート電極８Ａに所定の電圧を
印加したときにソース、ドレイン間に流れる電流の通路
となるチャネルを構成するｐ型半導体領域１２が形成さ
れている。このｐ型半導体領域１２には、メモリセル選
択用ＭＩＳＦＥＴＱｓのしきい値電圧( Ｖth) を調整す
るためのｐ型不純物（ホウ素）がドープされている。す
なわち、メモリセル選択用ＭＩＳＦＥＴＱｓは、表面チ
ャネル型で構成されている。基板１（ｐ型ウエル３）の
表面近傍に形成されたｐ型半導体領域１２の端部は、活
性領域Ｌの肩部に形成された前記第２の傾斜面（Ｓ2 ）
の下端まで延在し、第２の傾斜面（Ｓ2）におけるゲー
ト電極８Ａの下端よりも下方に位置している。後述する
ように、このｐ型半導体領域１２に導入された不純物
（ホウ素）の濃度は、活性領域の中央部と活性領域Ｌの
肩部とでほぼ等しくなっている。
【００３３】次に、上記ＤＲＡＭの製造方法を図６〜図
２９を用いて説明する。なお、図６〜図１９、図２１お
よび図２３〜図２９のそれぞれの左側部分は、ＤＲＡＭ
のメモリアレイの一部を示し、右側部分は、ＤＲＡＭの
周辺回路の一部を示している。
【００３４】まず、図６に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る基板１を約８５０℃で熱酸化してその表面に膜厚１０
nm程度の薄い酸化シリコン膜（第１の酸化シリコン膜）
４０を形成した後、酸化シリコン膜４０の上部にＣＶＤ
法で膜厚１２０nm程度の窒化シリコン膜（耐酸化膜）４
１を堆積する。窒化シリコン膜４１は、素子分離領域の
基板１をエッチングして溝を形成する際のマスクとして
使用する。また、窒化シリコン膜４１は、酸化されにく
い性質を持つので、その下部の基板１の表面が酸化され
るのを防ぐマスクとしても使用される。窒化シリコン膜
４１の下部の酸化シリコン膜４０は、基板１と窒化シリ
コン膜４１との界面に生じるストレスを緩和し、このス
トレスに起因して基板１の表面に転位などの欠陥が発生
するのを防ぐために形成する。
【００３５】次に、図７に示すように、フォトレジスト
膜ＰＲ１をマスクにしたドライエッチングで素子分離領
域の窒化シリコン膜４１とその下部の酸化シリコン膜４
０とを選択的に除去することによって、基板１の表面を
露出させる。このとき、露出した基板１の表面に酸化シ
リコン膜４０が僅かでも残っていると異物発生の原因と
なるので、基板１をオーバーエッチングして酸化シリコ
ン膜４０を完全に除去する。また、このオーバーエッチ
ングを行ない、素子分離領域の基板１を後退させること
によって、後の工程で形成される活性領域Ｌの肩部に傾
斜面ができ易くなる。基板１のオーバーエッチング量
は、１０〜３０nm程度あればよい。
【００３６】次に、フォトレジスト膜ＰＲ１をアッシン
グで除去した後、周知のＳＣ−１液（アンモニア水／過
酸化水素水の混合液）およびＳＣ−２液（塩酸／過酸化
水素水の混合液）を使った洗浄によって、基板１の表面
に残った異物を除去し、さらにフッ酸を使った洗浄によ
って、基板１の表面の自然酸化膜を除去する。この洗浄
を行なうと、酸化膜が等方的に浅くエッチングされるの
で、図８に示すように、窒化シリコン膜４１の端部下に
露出した酸化シリコン膜４０も浅くエッチングされ、そ
の端部が窒化シリコン膜４１の端部から内側（活性領域
Ｌ側）へ後退する。これにより、後の工程で形成される
活性領域Ｌの肩部に傾斜面ができ易くなる。なお、この
後退量が大きいと、窒化シリコン膜３と酸化シリコン膜
２との接触面積が減少し、両者の界面で剥離が生じ易く
なるので注意を要する。酸化シリコン膜４０の後退量
は、その膜厚に相当する量（例えば１０nm程度）を大き
く超えないようにすることが望ましい。
【００３７】次に、図９に示すように、基板１を約８０
０〜１０００℃で熱酸化することによって、素子分離領
域の基板１の表面に酸化シリコン膜４０よりも厚い膜厚
（例えば２０〜６５nm程度）の酸化シリコン膜（第２の
酸化シリコン膜）４２を形成する。この熱酸化処理を行
なうことにより、窒化シリコン膜４１の端部から内側
（活性領域Ｌ側）へ向かって酸化シリコン膜４２のバー
ズビーク(bird's beak)が伸びる。
【００３８】次に、図１０に示すように、基板１の表面
に形成された上記酸化シリコン膜４２をフッ酸を使った
ウェットエッチングで除去することにより、素子分離領
域の基板１の表面を再び露出させる。ここまでの工程に
より、後の工程で形成される活性領域Ｌの肩部の基板１
表面に傾斜面ができる。なお、上記酸化シリコン膜４２
はドライエッチングで除去してもよく、あるいはウェッ
トエッチングとドライエッチングとを併用して除去して
もよい。
【００３９】次に、図１１に示すように、窒化シリコン
膜４１をマスクにしたドライエッチングで素子分離領域
の基板１に深さ３５０〜４００nm程度の溝２ａを形成す
る。このとき、活性領域Ｌの肩部もエッチングされるた
め、傾斜面の途中が後退して凹面が形成される。また、
この溝２ａを形成する際には、基板１をエッチングする
ガス（例えばＣＦ4 ＋Ｏ2 ）の組成を調節することによ
って、その側壁に８０°程度のテーパを設ける。溝２ａ
の側壁にテーパを設けることにより、後の工程で堆積さ
れる酸化シリコン膜（６）が溝２ａの内部に埋め込まれ
易くなる。
【００４０】次に、前記ＳＣ−１液、ＳＣ−２液および
希フッ酸を使った洗浄によって、溝２ａの内壁に付着し
たエッチング残渣を除去した後、図１２に示すように、
基板１を約８００〜１０００℃で熱酸化することによっ
て、溝２ａの内壁に膜厚１０nm程度の薄い酸化シリコン
膜（第３の酸化シリコン膜）１１を形成する。この酸化
シリコン膜１１は、溝２ａの内壁に生じたドライエッチ
ングのダメージを回復すると共に、後の工程で溝２ａの
内部に埋め込まれる酸化シリコン膜６と基板１との界面
に生じるストレスを緩和するために形成する。また、こ
の熱酸化処理を行なうことにより、活性領域Ｌの肩部の
基板１表面が丸められ、前記図４（ａ）、図４（ｂ）に
示した形状に類似した形状となる。
【００４１】次に、図１３に示すように、溝２ａの内部
を含む基板１上にＣＶＤ法で酸化シリコン膜（第４の酸
化シリコン膜）６を堆積する。この酸化シリコン膜６
は、溝２ａの深さよりも厚い膜厚（例えば４５０〜５０
０nm程度）で堆積し、溝２ａの内部が酸化シリコン膜６
で完全に埋め込まれるようにする。酸化シリコン膜６
は、例えば酸素とテトラエトキシシラン((Ｃ2 Ｈ5)4 Ｓ
ｉ) とを使って成膜される酸化シリコン膜のように、ス
テップカバレージのよい成膜方法で形成する。なお、こ
の酸化シリコン膜６を堆積する工程に先立って、溝２ａ
の内壁にＣＶＤ法で窒化シリコン膜( 図示せず) を薄く
堆積してもよい。この窒化シリコン膜は、溝２ａに埋め
込んだ酸化シリコン膜６をデンシファイ（焼き締め）す
る際に、溝２ａの内壁の薄い酸化シリコン膜１１が活性
領域側に厚く成長するのを抑制する作用がある。
【００４２】次に、基板１を約１０００℃で熱酸化し、
溝２ａに埋め込んだ酸化シリコン膜６の膜質を改善する
ためのデンシファイ（焼き締め）を行った後、図１４に
示すように、フォトレジスト膜ＰＲ２をマスクにしたド
ライエッチングで窒化シリコン膜４１の上部の酸化シリ
コン膜６を除去する。フォトレジスト膜ＰＲ２のパター
ンは、素子分離領域の窒化シリコン膜４１をドライエッ
チングするときに使用したフォトレジスト膜ＰＲ１の反
転パターンとする。
【００４３】次に、フォトレジスト膜ＰＲ２を除去した
後、図１５に示すように、化学的機械研磨（ＣＭＰ）法
を用いて溝２ａの上部の酸化シリコン膜６を研磨し、そ
の表面を平坦化する。この研磨は、活性領域Ｌの基板１
表面を覆っている窒化シリコン膜４１をストッパに用い
て行ない、酸化シリコン膜６の表面の高さが窒化シリコ
ン膜４１のそれと同じになった時点を終点とする。
【００４４】上記酸化シリコン膜６の研磨は、フォトレ
ジスト膜ＰＲ２を使用しないで行なうこともできる。す
なわち、溝２ａの内部を含む基板１上に酸化シリコン膜
６を堆積し、続いて基板１を熱酸化して酸化シリコン膜
６をデンシファイした後、窒化シリコン膜４１をストッ
パに用いた化学的機械研磨法で酸化シリコン膜６を研磨
してもよい。また、酸化シリコン膜６のデンシファイ
は、化学的機械研磨法で酸化シリコン膜６を研磨し、溝
２ａの内部のみに残した後に行ってもよい。この場合
は、酸化シリコン膜６の膜厚が薄くなってからデンシフ
ァイを行なうので、研磨の前にデンシファイを行う場合
に比べてデンシファイ時間を短縮することができる。こ
こまでの工程により、酸化シリコン膜６が埋め込まれた
素子分離溝２が略完成する。
【００４５】次に、活性領域Ｌの基板１表面を覆ってい
る窒化シリコン膜４１を熱リン酸で除去し、その下部の
酸化シリコン膜４０を露出させる。窒化シリコン膜４１
を除去すると、図１６に示すように、活性領域Ｌの基板
１表面に形成された酸化シリコン膜４０の表面と素子分
離溝２に埋め込まれた酸化シリコン膜６の表面との間に
窒化シリコン膜４１の膜厚に相当する段差が発生する。
【００４６】次に、図１７に示すように、素子分離溝２
に埋め込まれた酸化シリコン膜６の表面をフッ酸でウェ
ットエッチングし、活性領域Ｌの基板１の表面との間に
生じた段差を低減する。このとき、活性領域Ｌの基板１
に形成されていた薄い酸化シリコン膜４０もエッチング
され、基板１の表面が露出する。また、前記窒化シリコ
ン膜４１と接していた箇所の酸化シリコン膜６は、その
上面だけでなく側面もフッ酸に晒されるので、活性領域
Ｌから離れた領域の酸化シリコン膜６に比べて被エッチ
ング量が多くなる。これにより、活性領域Ｌの肩部近傍
の酸化シリコン膜６表面が内側に後退（リセス）し、活
性領域Ｌの肩部の基板１表面が露出する。
【００４７】次に、図１８に示すように、基板１を約８
５０℃で熱酸化し、活性領域Ｌの基板１の表面に膜厚１
０nm程度の薄い酸化シリコン膜（第５の酸化シリコン
膜）４３を形成する。この酸化シリコン膜４３は、次の
工程で行なわれる不純物のイオン打ち込みによる基板１
のダメージを低減するために形成する。
【００４８】次に、図１９に示すように、基板１にウエ
ル（ｐ型ウエル３、ｎ型ウエル４、５）を形成するため
に、上記酸化シリコン膜４３を通して基板１の一部にｎ
型不純物（例えばリン）を打ち込み、他の一部にｐ型不
純物（ホウ素）を打ち込む。また、基板１にチャネル領
域１２を形成するために、上記酸化シリコン膜４３を通
して基板１にｐ型不純物（ホウ素）を打ち込む。ウエル
（ｐ型ウエル３、ｎ型ウエル４、５）を形成するための
不純物は、高いエネルギーで基板１の深い領域に導入
し、チャネル領域１２を形成するための不純物は、低い
エネルギーで基板１の浅い領域に導入する。
【００４９】これまでの工程で、活性領域Ｌの肩部の基
板１表面には、前記図４（ａ）、図４（ｂ）に示したよ
うな、角が丸められた凹面を挟む急峻な第１の傾斜面
（Ｓ1）と緩やかな第２の傾斜面（Ｓ2 ）とが形成され
ている。そのため、図２０に拡大して示すように、活性
領域Ｌの肩部の急峻な第１の傾斜面（ｔ1 ）における酸
化シリコン膜４３の垂直方向に沿った膜厚（ｔ1 ）は、
活性領域Ｌの中央部における酸化シリコン膜４３の膜厚
（ｔ0 ）よりも実効的に大きくなる。その結果、第１の
傾斜面（ｔ1 ）では、酸化シリコン膜４３を通じて基板
１に導入されるチャネル形成用不純物の濃度が、活性領
域Ｌの中央部の基板１に導入されるチャネル形成用不純
物の濃度よりも低くなる。
【００５０】一方、素子分離溝２の側壁に近い第２の傾
斜面（Ｓ2 ）は、傾斜が緩やかなため、この領域におけ
る酸化シリコン膜４３の垂直方向に沿った膜厚（ｔ2 ）
は、活性領域Ｌの中央部における酸化シリコン膜４３の
膜厚（ｔ0 ）と大差がない。従って、第２の傾斜面（Ｓ
2 ）では、酸化シリコン膜４３を通じて基板１に導入さ
れるチャネル形成用不純物の濃度は、第２の傾斜面（Ｓ
2 ）と活性領域Ｌの中央部とで大差がない。
【００５１】次に、図２１に示すように、基板１を約９
５０℃で熱処理して上記不純物を引き延ばし拡散させる
ことにより、メモリアレイの基板１にｐ型ウエル３およ
びｎ型ウエル５を形成し、周辺回路の基板１にｐ型ウエ
ル３およびｎ型ウエル４を形成する。メモリアレイの基
板１の深い領域に形成されるｎ型ウエル５は、基板１を
通じて周辺回路からメモリアレイのｐ型ウエル３にノイ
ズが侵入するのを防ぐために形成される。
【００５２】また、上記熱処理を行なうと、図２２に拡
大して示すように、メモリアレイの基板１（ｐ型ウエル
３）の表面近傍にはチャネルを構成するｐ型半導体領域
１２が形成される。このとき、活性領域Ｌの肩部近傍で
は、第１の傾斜面（Ｓ1 ）の基板１よりも多くの不純物
が導入された活性領域Ｌの中央部の基板１および第２の
傾斜面（Ｓ2 ）の基板１からそれぞれ第１の傾斜面（Ｓ
1 ）の基板１に不純物の一部が拡散する。これにより、
ｐ型半導体領域１２の不純物濃度は、活性領域Ｌの中央
部、第１の傾斜面（Ｓ1 ）および第２の傾斜面（Ｓ2 ）
でほぼ等しくなる。なお、図示は省略するが、周辺回路
の基板１（ｐ型ウエル３）の表面近傍にも上記と同様の
チャネル領域１２が形成される。
【００５３】このように、本実施の形態によれば、チャ
ネルを構成するｐ型半導体領域１２の不純物濃度を活性
領域Ｌの全域でほぼ等しくすることができる。これによ
り、活性領域の肩部におけるサブチャネルの形成を抑制
し、しきい値電圧の低下を抑制することができる。
【００５４】次に、図２３に示すように、フッ酸を用い
たウェットエッチングで基板１の表面の酸化シリコン膜
４３を除去した後、図２４に示すように、基板１を約８
００〜８５０℃で熱酸化することによって、その表面に
膜厚４nm程度の清浄なゲート酸化膜７を形成する。前述
したように、ゲート酸化膜７は活性領域Ｌの肩部にも形
成されるが、活性領域Ｌの肩部における基板１の表面
は、全体的に丸みが付けられ、角張った領域が存在しな
いので、この領域におけるゲート酸化膜７の膜厚は、活
性領域の中央部におけるゲート酸化膜７の膜厚とほぼ等
しくなる。
【００５５】次に、図２５に示すように、上記ゲート酸
化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）、８
Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線Ｗ
Ｌ）、８Ｂ、８Ｃは、例えばゲート酸化膜７上にリンを
ドープした多結晶シリコン膜をＣＶＤ法で堆積し、続い
てその上部にスパッタリング法でＷＮ膜およびＷ膜を堆
積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を
堆積した後、フォトレジスト膜（図示せず）をマスクに
したエッチングでこれらの膜をパターニングすることに
よって形成する。
【００５６】次に、図２６に示すように、ｐ型ウエル３
にｎ型不純物（リンまたはヒ素）をイオン注入すること
によって、メモリアレイのｐ型ウエル３にメモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ
型半導体領域１２を形成し、周辺回路のｐ型ウエル３に
ｎ- 型半導体領域１４を形成する。また、周辺回路のｎ
型ウエル４にｐ型不純物（ホウ素）をイオン注入するこ
とによって、ｐ- 型半導体領域１５を形成する。ここま
での工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓが略完成する。
【００５７】次に、図２７に示すように、基板１上にＣ
ＶＤ法で膜厚５０〜１００nm程度の窒化シリコン膜１７
を堆積した後、メモリアレイの窒化シリコン膜１７をフ
ォトレジスト膜（図示せず）で覆い、周辺回路の窒化シ
リコン膜１７を異方的にエッチングすることによって、
ゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペーサ
１７ｃを形成する。
【００５８】続いて、周辺回路のｐ型ウエル３にｎ型不
純物（リン）をイオン注入することによって高不純物濃
度のｎ+ 型半導体領域１１（ソース、ドレイン）を形成
し、周辺回路のｎ型ウエル４にｐ型不純物（ホウ素）を
イオン注入することによって高不純物濃度のｐ+ 型半導
体領域１２（ソース、ドレイン）を形成する。ここまで
の工程により、ＬＤＤ(Lightly Doped Drain) 構造のソ
ース、ドレインを有する周辺回路のｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが略完
成する。
【００５９】次に、図２８に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成し、
周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル
型ＭＩＳＦＥＴＱｐの上部に第１層配線３０〜３４を形
成する。
【００６０】ビット線ＢＬおよび第１層配線３０〜３４
を形成するには、まず、基板１上にＣＶＤ法で膜厚６０
０nm程度の酸化シリコン膜２０を堆積し、続いて酸化シ
リコン膜２０をＣＭＰ法で研磨してその表面を平坦化し
た後、フォトレジスト膜（図示せず）をマスクにしてメ
モリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン
（ｎ型半導体領域１０）の上部の酸化シリコン膜２０お
よび窒化シリコン膜１７をドライエッチングすることに
よって、ソース、ドレイン（ｎ型半導体領域１０）の一
方の上部にコンタクトホール２２を形成し、他方の上部
にコンタクトホール２３を形成する。
【００６１】次に、上記コンタクトホール２２、２３の
内部にプラグ２４を形成する。プラグ２４を形成するに
は、コンタクトホール２２、２３の内部を含む酸化シリ
コン膜２０の上部にｎ型不純物（リン）をドープした多
結晶シリコン膜を堆積した後、この多結晶シリコン膜を
エッチバックしてコンタクトホール２２、２３の内部の
みに残す。
【００６２】次に、上記酸化シリコン膜２０の上部にＣ
ＶＤ法で膜厚２００nm程度の酸化シリコン膜２５を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
メモリアレイの酸化シリコン膜２５をドライエッチング
することにより、コンタクトホール２２の上部にスルー
ホール２７を形成する。続いて、フォトレジスト膜（図
示せず）をマスクにして周辺回路の酸化シリコン膜２５
およびその下層の酸化シリコン膜２０をドライエッチン
グすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレイン（ｎ+ 型半導体領域１５）の上部にコン
タクトホール３５、３６を形成し、周辺回路の酸化シリ
コン膜２５、その下層の酸化シリコン膜２０およびゲー
ト電極８Ｃの上部の窒化シリコン層９をドライエッチン
グすることにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン（ｐ+ 型半導体領域１２）の上部にコン
タクトホール３７、３８を形成し、ゲート電極８Ｃの上
部にコンタクトホール３９を形成する。
【００６３】次に、コンタクトホール３５〜３９および
スルーホール２７の内部にプラグ２６を形成する。プラ
グ２６を形成するには、コンタクトホール３５〜３９の
内部およびスルーホール２７の内部を含む酸化シリコン
膜２５の上部にスパッタリング法でＣｏ膜（またはＴｉ
膜）を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜お
よびＷ膜を堆積した後、酸化シリコン膜２５の上部のＷ
膜、ＴｉＮ膜およびＣｏ膜（またはＴｉ膜）をＣＭＰ法
で研磨し、これらの膜をコンタクトホール３５〜３９お
よびスルーホール２７の内部のみに残す。
【００６４】次に、酸化シリコン膜２５の上部にスパッ
タリング法で膜厚２００nm程度のＷ膜を堆積した後、フ
ォトレジスト膜( 図示せず) をマスクにしてＷ膜をドラ
イエッチングすることにより、ビット線ＢＬおよび周辺
回路の第１層配線３０〜３４を形成する。
【００６５】次に、図２９に示すように、ビット線ＢＬ
の上部にメモリセルの情報蓄積用容量素子Ｃを形成す
る。
【００６６】情報蓄積用容量素子Ｃを形成するには、ま
ず、ビット線ＢＬおよび第１層配線３０〜３４の上部に
ＣＶＤ法で膜厚３００nm程度の酸化シリコン膜５０を堆
積し、続いて酸化シリコン膜５０およびその下層の酸化
シリコン膜２５をドライエッチングすることにより、コ
ンタクトホール２３の上部にスルーホール５５を形成す
る。
【００６７】次に、上記スルーホール５４の内部にプラ
グ５５を形成した後、酸化シリコン膜５０の上部にＣＶ
Ｄ法で膜厚１００nm程度の窒化シリコン膜５１を堆積
し、続いてフォトレジスト膜( 図示せず) をマスクにし
たエッチングで周辺回路の窒化シリコン膜５１を除去す
る。プラグ５５を形成するには、スルーホール５４の内
部を含む酸化シリコン膜５０の上部にｎ型不純物（リ
ン）をドープした多結晶シリコン膜を堆積した後、この
多結晶シリコン膜をエッチバックしてスルーホール５４
の内部のみに残す。
【００６８】次に、メモリアレイの窒化シリコン膜５１
の上部および周辺回路の酸化シリコン膜５０の上部にＣ
ＶＤ法で酸化シリコン膜５２を堆積した後、フォトレジ
スト膜( 図示せず) をマスクにしてメモリアレイの酸化
シリコン膜５２をドライエッチングし、続いてこの酸化
シリコン膜５２の下層の窒化シリコン膜５１をドライエ
ッチングすることにより、スルーホール５４の上部に溝
５３を形成する。情報蓄積用容量素子Ｃの下部電極５６
は、この溝５３の内壁に沿って形成されるので、下部電
極５６の表面積を大きくして蓄積電荷量を増やすために
は、酸化シリコン膜５２を厚い膜厚（例えば１. ３μｍ
程度）で堆積し、深い溝５３を形成する必要がある。
【００６９】次に、上記溝５３の内部を含む酸化シリコ
ン膜５２の上部に、ｎ型不純物（リン）をドープした膜
厚５０nm程度のアモルファスシリコン膜( 図示せず) を
ＣＶＤ法で堆積した後、酸化シリコン膜５２の上部のア
モルファスシリコン膜をエッチバックして除去すること
により、溝５３の内壁に沿ってアモルファスシリコン膜
を残す。続いて、溝５３の内部に残った上記アモルファ
スシリコン膜の表面をフッ酸系のエッチング液で洗浄し
た後、減圧雰囲気中でアモルファスシリコン膜の表面に
モノシラン（ＳｉＨ4 ）を供給し、続いて基板１を熱処
理してアモルファスシリコン膜を多結晶化すると共に、
その表面にシリコン粒を成長させる。これにより、表面
が粗面化された多結晶シリコン膜で構成された下部電極
５６が溝５３の内壁に沿って形成される。
【００７０】次に、下部電極５６の上部に酸化タンタル
膜で構成された容量絶縁膜５７およびＴｉＮ膜で構成さ
れた上部電極５８を形成する。容量絶縁膜５７および上
部電極５８を形成するには、まず溝５３の内部を含む酸
化シリコン膜５２の上部にＣＶＤ法で膜厚２０nm程度の
酸化タンタル膜を堆積し、続いてこの酸化タンタル膜の
上部にＣＶＤ法およびスパッタリング法で膜厚１５０nm
程度のＴｉＮ膜を堆積した後、フォトレジスト膜( 図示
せず) をマスクにしてＴｉＮ膜および酸化タンタル膜を
ドライエッチングする。これにより、多結晶シリコン膜
で構成された下部電極５６、酸化タンタル膜で構成され
た容量絶縁膜５７およびＴｉＮ膜で構成された上部電極
５８からなる情報蓄積用容量素子Ｃが形成される。ま
た、ここまでの工程により、メモリセル選択用ＭＩＳＦ
ＥＴＱｓとこれに直列に接続された情報蓄積用容量素子
Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００７１】その後、情報蓄積用容量素子Ｃの上部に２
層程度のＡｌ（アルミニウム）配線と配線を保護する表
面保護膜とを形成するが、それらの図示は省略する。
【００７２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００７３】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、素子分離溝を有する基板に微細なＭＩＳＦＥＴを形
成する各種ＳＬＳＩに広く適用することができる。
【００７４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７５】本発明によれば、活性領域の肩部における
サブチャネルの形成を抑制することができるので、微細
化されたＭＩＳＦＥＴのしきい値電圧の低下を抑制する
ことができる。これにより、基板の不純物濃度を低くす
ることができるので、ＤＲＡＭの場合は、リーク電流の
低減によるリフレッシュ特性の向上を実現することがで
きる。
【００７６】また、本発明によれば、活性領域の肩部に
丸みを付けることにより、活性領域の肩部における電界
の集中およびゲート絶縁膜の薄膜化を防止することがで
きるので、これらに起因するしきい値電圧の低下も抑制
することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程の途中における基板の要部平面図である。
【図２】図１のＡ−Ａ’線に沿った基板の断面図であ
る。
【図３】図１のＢ−Ｂ’線に沿った基板の断面図であ
る。
【図４】（ａ）は、活性領域およびその近傍の素子分離
溝を拡大して示す図、（ｂ）は、活性領域の肩部の近傍
を拡大して示す図である。
【図５】活性領域の肩部の近傍を拡大して示す図であ
る。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２０】活性領域の肩部の近傍を拡大して示す図であ
る。
【図２１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２２】活性領域の肩部の近傍を拡大して示す図であ
る。
【図２３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明者が検討した素子分離構造における活
性領域の肩部近傍を拡大して示す図である。
【符号の説明】
１ 基板 ２ 素子分離溝 ２ａ 溝 ３ ｐ型ウエル ４、５ ｎ型ウエル ６ 酸化シリコン膜（溝の内部） ７ ゲート酸化膜 ８Ａ、８Ｂ、８Ｃ ゲート電極 ９ 窒化シリコン膜 １０ ｎ型半導体領域（ソース、ドレイン） １１ 酸化シリコン膜（溝の内壁） １２ ｐ型半導体領域 １３ ｎ- 型半導体領域 １４ ｐ- 型半導体領域 １５ ｎ+ 型半導体領域（ソース、ドレイン） １６ ｐ+ 型半導体領域（ソース、ドレイン） １７ 窒化シリコン膜（ＳＡＣ） １７ｃ サイドウォールスペーサ ２０ 酸化シリコン膜 ２２、２３ コンタクトホール ２５ 酸化シリコン膜 ２６ プラグ ３０〜３４ 第１層配線 ３５〜３９ コンタクトホール ４０ 酸化シリコン膜 ４１ 窒化シリコン膜 ４２ 酸化シリコン膜 ４３ 酸化シリコン膜 ５０ 酸化シリコン膜 ５１ 窒化シリコン膜 ５２ 酸化シリコン膜 ５３ 溝 ５６ 下部電極 ５７ 容量絶縁膜 ５８ 上部電極 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｌ 活性領域 ＰＲ１、ＰＲ２ フォトレジスト膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 石塚 典男 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 Ｆターム(参考） 5F032 AA16 AA35 AA44 AA69 AA77 AA84 BA01 BA06 CA03 CA14 CA17 DA23 DA27 DA33 DA53 5F048 AA01 AA07 AB01 AC10 BA01 BA19 BB05 BB08 BB13 BB16 BC06 BD04 BE03 BF06 BF07 BF15 BF16 BG14 BG15 DA25 5F083 AD10 AD26 AD49 GA06 JA06 JA33 JA40 JA53 MA06 MA16 MA18 NA01 NA06 NA08 PR03 PR29 PR40 ZA02 ZA03 ZA07

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 素子分離溝によって周囲を規定された活
    性領域の基板にＭＩＳＦＥＴが形成された半導体集積回
    路装置であって、前記活性領域の周辺部における前記基
    板の表面には、前記素子分離溝の側壁に向かって下降す
    る傾斜面が形成され、前記傾斜面は、前記活性領域の中
    央部側に位置する第１の傾斜面、および前記第１の傾斜
    面と前記素子分離溝の側壁との間に位置し、前記第１の
    傾斜面よりも緩やかに傾斜する第２の傾斜面を含んでい
    ることを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記素子分離溝に埋め込まれた絶縁膜の表面は、
    前記活性領域の近傍において下方に後退していることを
    特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、前記活性領域の基板上に形成されたゲート絶縁膜
    の端部は、前記第２の傾斜面の下端まで延在しているこ
    とを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置であ
    って、前記活性領域の基板表面近傍に形成されるチャネ
    ルの端部は、前記第２の傾斜面の下端まで延在している
    ことを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置であ
    って、前記チャネルが形成される領域の前記基板に導入
    された不純物の濃度は、前記活性領域の中央部と前記第
    １および第２の傾斜面とでほぼ等しいことを特徴とする
    半導体集積回路装置。
  6. 【請求項６】 請求項１記載の半導体集積回路装置であ
    って、前記活性領域の中央部と前記第１の傾斜面との境
    界部における前記半導体基板の表面、および前記第２の
    傾斜面と前記素子分離溝の側壁との境界部における前記
    半導体基板の表面にはそれぞれ凸状の丸みが形成され、
    前記第１の傾斜面と前記第２の傾斜面との境界部におけ
    る前記半導体基板の表面には凹状の丸みが形成されてい
    ることを特徴とする半導体集積回路装置。
  7. 【請求項７】 基板の主面の素子分離溝によって周囲を
    規定された活性領域にＭＩＳＦＥＴが形成された半導体
    集積回路装置であって、前記素子分離溝の肩部における
    前記基板の表面は、角が丸められた第１および第２の凸
    面と、前記第１および第２の凸面の間に位置し、角が丸
    められた凹面とからなり、前記素子分離溝に埋め込まれ
    た絶縁膜の表面は、前記活性領域の近傍において下方に
    後退していることを特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項７記載の半導体集積回路装置であ
    って、前記素子分離溝の肩部における前記基板上に形成
    されたゲート絶縁膜の膜厚は、前記活性領域の中央部に
    おける前記基板上に形成されたゲート絶縁膜の膜厚とほ
    ぼ等しいことを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項７記載の半導体集積回路装置であ
    って、前記活性領域に形成された前記ＭＩＳＦＥＴは、
    表面チャネル型であることを特徴とする半導体集積回路
    装置。
  10. 【請求項１０】 請求項７記載の半導体集積回路装置で
    あって、前記活性領域に形成された前記ＭＩＳＦＥＴ
    は、ＤＲＡＭのメモリセルの一部を構成するメモリセル
    選択用ＭＩＳＦＥＴであり、前記メモリセル選択用ＭＩ
    ＳＦＥＴには、前記ＤＲＡＭのメモリセルの他の一部を
    構成する容量素子が直列に接続されていることを特徴と
    する半導体集積回路装置。
  11. 【請求項１１】 請求項７記載の半導体集積回路装置で
    あって、前記活性領域のゲート幅方向の寸法は、０．２
    μm 以下であることを特徴とする半導体集積回路装置。
  12. 【請求項１２】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）単結晶シリコンからなる基板を熱酸化することに
    よって、前記基板の表面に第１の酸化シリコン膜を形成
    した後、前記第１の酸化シリコン膜上に耐酸化膜を形成
    し、次いで、素子分離領域の前記耐酸化膜および前記第
    １の酸化シリコン膜をエッチングすることによって、前
    記基板の表面を選択的に露出させる工程、（ｂ）前記基
    板を熱酸化することによって、前記（ａ）工程で露出さ
    せた前記基板の表面に、前記第１の酸化シリコン膜より
    も厚い膜厚を有する第２の酸化シリコン膜を形成する工
    程、（ｃ）前記第２の酸化シリコン膜をエッチングする
    ことによって、前記素子分離領域の前記基板の表面を露
    出させる工程、（ｄ）前記（ｃ）工程で露出させた前記
    基板をエッチングすることによって、前記素子分離領域
    の前記基板に溝を形成した後、前記基板を熱酸化するこ
    とによって、前記溝の内壁に第３の酸化シリコン膜を形
    成する工程、（ｅ）前記溝の内部を含む前記耐酸化膜上
    に第４の酸化シリコン膜を形成した後、前記耐酸化膜を
    ストッパに用いて前記第４の酸化シリコン膜を研磨する
    ことによって、前記素子分離領域の前記基板に前記第４
    の酸化シリコン膜が埋め込まれた素子分離溝を形成する
    工程、（ｆ）前記耐酸化膜を除去した後、ＭＩＳＦＥＴ
    のしきい値電圧を制御するための不純物を前記基板に導
    入する工程、（ｇ）前記基板をエッチングしてその表面
    を露出させた後、前記基板の表面にゲート絶縁膜を形成
    し、さらに前記ゲート絶縁膜上にＭＩＳＦＥＴのゲート
    電極を形成する工程。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ａ）工程で前記基板の表面
    を露出させる際、前記基板をオーバーエッチングするこ
    とを特徴とする半導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ａ）工程の後、前記（ｂ）
    工程に先立って、前記基板の表面を等方的にエッチング
    することによって、前記第１の酸化シリコン膜の端部を
    前記窒化シリコン膜の端部よりも内側へ後退させる工程
    をさらに含むことを特徴とする半導体集積回路装置の製
    造方法。
  15. 【請求項１５】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ｅ）工程の後またはその途
    中で、前記基板を熱処理することによって、前記溝に埋
    め込まれた前記第４の酸化シリコン膜を焼き締める工程
    をさらに含むことを特徴とする半導体集積回路装置の製
    造方法。
  16. 【請求項１６】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ｅ）工程は、前記溝の内部
    を含む前記耐酸化膜上に前記第４の酸化シリコン膜を形
    成した後、フォトレジスト膜をマスクにしたエッチング
    で前記耐酸化膜の上部の前記第４の酸化シリコン膜を除
    去する工程と、前記フォトレジスト膜を除去した後、前
    記耐酸化膜をストッパに用いて前記溝の上部の前記第４
    の酸化シリコン膜を研磨する工程とを含むことを特徴と
    する半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ｇ）工程で前記基板をエッ
    チングする際、前記素子分離溝に埋め込まれた前記第４
    の酸化シリコン膜の表面を等方的にエッチングすること
    によって、前記素子分離溝の周辺部の前記第４の酸化シ
    リコン膜の表面を下方に後退させることを特徴とする半
    導体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ｇ）工程の後またはその途
    中で、ウエル形成のための不純物を前記基板に導入する
    工程をさらに含むことを特徴とする半導体集積回路装置
    の製造方法。
  19. 【請求項１９】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ｄ）工程で前記素子分離領
    域の前記基板に前記溝を形成する際、前記溝の肩部も同
    時にエッチングすることを特徴とする半導体集積回路装
    置の製造方法。
  20. 【請求項２０】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記（ｄ）工程で前記基板を熱酸
    化する際、前記溝の肩部に丸みを付けることを特徴とす
    る半導体集積回路装置の製造方法。
  21. 【請求項２１】 素子分離溝によって周囲を囲まれた活
    性領域の半導体基板上に、第１の方向に所定の幅を有
    し、かつ前記第１の方向と直交する第２の方向におい
    て、前記活性領域を横切るように、ゲート絶縁膜を介し
    て形成されたゲート電極と、前記ゲート電極の両側の前
    記半導体基板に形成されたソース、ドレインとを備えた
    ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記半導体基板の表面において、第１の面と、第
    ２の面と、前記第１および第２の面の間に位置する第３
    の面とを有し、前記第２の面が前記素子分離溝の側壁を
    構成する前記活性領域と、（ｂ）前記素子分離溝内に形
    成された第１絶縁膜と、（ｃ）前記第１および第３の面
    上に形成された前記ゲート絶縁膜と、（ｄ）前記ゲート
    絶縁膜上に形成された前記ゲート電極とを有し、前記第
    ２の方向に沿って前記第１の面から前記第２の面に向か
    う場合、前記第３の面に対する接線が前記第１の面に対
    してなす角度は、徐々に増加した後、徐々に減少するこ
    とを特徴とする半導体集積回路装置。
  22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    であって、前記第３の面に対する接線が前記第１の面に
    対してなす角度は、徐々に増加した後、徐々に減少し、
    前記第２の面に達する手前で再度増加することを特徴と
    する半導体集積回路装置。
  23. 【請求項２３】 素子分離溝によって周囲を囲まれた活
    性領域の半導体基板上に、第１の方向に所定の幅を有
    し、かつ前記第１の方向と直交する第２の方向におい
    て、前記活性領域を横切るように、ゲート絶縁膜を介し
    て形成されたゲート電極と、前記ゲート電極の両側の前
    記半導体基板に形成されたソース、ドレインとを備えた
    ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記半導体基板の表面において、第１の面と、第
    ２の面と、前記第１および第２の面の間に位置する第３
    の面とを有し、前記第２の面が前記素子分離溝の側壁を
    構成する前記活性領域と、（ｂ）前記素子分離溝内に形
    成された第１絶縁膜と、（ｃ）前記第１および第３の面
    上に形成された前記ゲート絶縁膜と、（ｄ）前記ゲート
    絶縁膜上に形成され、前記活性領域を横切って前記素子
    分離溝内の前記第１絶縁膜上に延在するゲート電極と、
    （ｅ）前記第１および第３の面において、前記活性領域
    の表面に形成され、前記半導体基板の深さ方向に所定の
    幅を有する半導体領域とを有し、前記第２の面における
    前記半導体領域の下端は、前記第２の面における前記ゲ
    ート電極の下端よりも下方に位置することを特徴とする
    半導体集積回路装置。
JP37488198A 1998-12-28 1998-12-28 半導体集積回路装置の製造方法 Expired - Fee Related JP3955404B2 (ja)

Priority Applications (13)

Application Number Priority Date Filing Date Title
JP37488198A JP3955404B2 (ja) 1998-12-28 1998-12-28 半導体集積回路装置の製造方法
TW088122163A TW472340B (en) 1998-12-28 1999-12-16 Semiconductor integrated circuit device and its manufacturing method
MYPI99005705A MY129570A (en) 1998-12-28 1999-12-23 Semiconductor integrated circuit device and a method of manufacturing the same
SG1999006624A SG77721A1 (en) 1998-12-28 1999-12-23 A semiconductor integrated circuit device an a method of manufacturing the same
KR1019990062554A KR100676365B1 (ko) 1998-12-28 1999-12-27 반도체 집적 회로 장치의 제조 방법
CNB991270827A CN1173394C (zh) 1998-12-28 1999-12-28 制造半导体集成电路器件的方法
CNA2004100598420A CN1553494A (zh) 1998-12-28 1999-12-28 半导体集成电路器件
US09/473,297 US6544839B1 (en) 1998-12-28 1999-12-28 Semiconductor integrated circuit device and a method of manufacturing the same
US10/270,188 US20030038337A1 (en) 1998-12-28 2002-10-15 Semiconductor integrated circuit device and a method of manufacturing the same
US10/919,432 US6967141B2 (en) 1998-12-28 2004-08-17 Method of manufacturing a semiconductor integrated circuit device having a trench
KR1020040087220A KR20040098617A (ko) 1998-12-28 2004-10-29 반도체 집적 회로 장치
US11/189,833 US7524729B2 (en) 1998-12-28 2005-07-27 Method of manufacturing a semiconductor integrated circuit device having a trench
US12/244,621 US20090029524A1 (en) 1998-12-28 2008-10-02 Method of manufacturing a semiconductor integrated circuit device having a trench

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP37488198A JP3955404B2 (ja) 1998-12-28 1998-12-28 半導体集積回路装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006316475A Division JP4571116B2 (ja) 2006-11-24 2006-11-24 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000200878A true JP2000200878A (ja) 2000-07-18
JP3955404B2 JP3955404B2 (ja) 2007-08-08

Family

ID=18504590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP37488198A Expired - Fee Related JP3955404B2 (ja) 1998-12-28 1998-12-28 半導体集積回路装置の製造方法

Country Status (7)

Country Link
US (5) US6544839B1 (ja)
JP (1) JP3955404B2 (ja)
KR (2) KR100676365B1 (ja)
CN (2) CN1553494A (ja)
MY (1) MY129570A (ja)
SG (1) SG77721A1 (ja)
TW (1) TW472340B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573170B2 (en) * 1999-12-27 2003-06-03 Hitachi, Ltd. Process for multilayer wiring connections and bonding pad adhesion to dielectric in a semiconductor integrated circuit device
KR100438238B1 (ko) * 2001-02-06 2004-07-02 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2006210913A (ja) * 2005-01-31 2006-08-10 Hynix Semiconductor Inc ステップゲートを有する半導体素子及びその製造方法
US7303951B2 (en) 2004-01-14 2007-12-04 Renesas Technology Corp. Method of manufacturing a trench isolation region in a semiconductor device
US9558989B2 (en) 2014-07-10 2017-01-31 Renesas Electronics Corporation Method for manufacturing semiconductor device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003028108A1 (en) 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating the same
TW200421560A (en) * 2003-04-10 2004-10-16 Macronix Int Co Ltd Method for improvement of edge breakdown caused by edge electrical field at a tunnel oxide of a high-density flash memory by a shielded bird's beak
JP5017771B2 (ja) * 2004-08-20 2012-09-05 日本電気株式会社 相補型電界効果型トランジスタ、および電界効果型トランジスタの製造方法
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
JP2006332404A (ja) * 2005-05-27 2006-12-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
KR100720510B1 (ko) * 2005-11-18 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
KR100660327B1 (ko) * 2005-11-18 2006-12-22 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
US7506450B2 (en) * 2006-06-30 2009-03-24 The Stanley Works Adhesive mount for a leveling device and a leveling device
KR100764745B1 (ko) * 2006-08-31 2007-10-08 삼성전자주식회사 반원통형 활성영역을 갖는 반도체 장치 및 그 제조 방법
JP4571116B2 (ja) * 2006-11-24 2010-10-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR101576203B1 (ko) * 2010-01-18 2015-12-11 삼성전자주식회사 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들
KR101145334B1 (ko) * 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
US20130043513A1 (en) * 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
CN103377991B (zh) * 2012-04-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
KR102318393B1 (ko) * 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
JP7055087B2 (ja) * 2018-11-07 2022-04-15 三菱電機株式会社 半導体装置およびその製造方法
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) * 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
TWI789780B (zh) * 2020-06-11 2023-01-11 美商安托梅拉公司 包含超晶格且提供低閘極漏電之半導體元件及相關方法
US11322597B2 (en) * 2020-08-28 2022-05-03 Sandisk Technologies Llc Gate material-based capacitor and resistor structures and methods of forming the same
US11626397B2 (en) 2020-08-28 2023-04-11 Sandisk Technologies Llc Gate material-based capacitor and resistor structures and methods of forming the same

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599789A (en) * 1984-06-15 1986-07-15 Harris Corporation Process of making twin well VLSI CMOS
JPS632371A (ja) 1986-06-23 1988-01-07 Hitachi Ltd 半導体装置
US5298450A (en) 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
JPH02260660A (ja) 1989-03-31 1990-10-23 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
EP0589124B1 (en) * 1992-09-23 1999-01-07 Co.Ri.M.Me. Method for eliminating the bird's beak from selective oxidations of semiconductor electronic devices
US5358891A (en) 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
EP0773582A3 (en) 1995-11-13 1999-07-14 Texas Instruments Incorporated Method of forming a trench isolation structure in an integrated circuit
US5899726A (en) * 1995-12-08 1999-05-04 Advanced Micro Devices, Inc. Method of forming oxide isolation in a semiconductor device
KR100242466B1 (ko) 1996-06-27 2000-02-01 김영환 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법
US6033969A (en) * 1996-09-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation that has rounded and protected corners
US5902128A (en) * 1996-10-17 1999-05-11 Micron Technology, Inc. Process to improve the flow of oxide during field oxidation by fluorine doping
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5920787A (en) * 1997-01-16 1999-07-06 Vlsi Technology, Inc. Soft edge induced local oxidation of silicon
TW350122B (en) * 1997-02-14 1999-01-11 Winbond Electronics Corp Method of forming a shallow groove
TW388100B (en) 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
JPH10303289A (ja) * 1997-04-30 1998-11-13 Hitachi Ltd 半導体集積回路装置の製造方法
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
US5770504A (en) * 1997-03-17 1998-06-23 International Business Machines Corporation Method for increasing latch-up immunity in CMOS devices
US5863827A (en) * 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
US6033991A (en) * 1997-09-29 2000-03-07 Cypress Semiconductor Corporation Isolation scheme based on recessed locos using a sloped Si etch and dry field oxidation
US5911110A (en) * 1997-10-28 1999-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shallow trench isolation with dummy pattern in reverse tone mask
US6265286B1 (en) * 1997-11-17 2001-07-24 Texas Instruments Incorporated Planarization of LOCOS through recessed reoxidation techniques
JP3519589B2 (ja) 1997-12-24 2004-04-19 株式会社ルネサステクノロジ 半導体集積回路の製造方法
TW407335B (en) * 1998-01-23 2000-10-01 United Microelectronics Corp Method of producing shallow trench isolation
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6248636B1 (en) * 1998-05-28 2001-06-19 Samsung Electronics Co., Ltd. Method for forming contact holes of semiconductor memory device
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW396521B (en) 1998-11-06 2000-07-01 United Microelectronics Corp Process for shallow trench isolation
KR20000040458A (ko) * 1998-12-18 2000-07-05 김영환 반도체 소자의 격리영역 형성방법
US6468849B1 (en) * 1999-06-11 2002-10-22 Texas Instruments Incorporated Methods and devices for optimized digital and analog CMOS transistor performance in deep submicron technology
JP3513114B2 (ja) * 2001-03-02 2004-03-31 ヒロセ電機株式会社 フェルール保持構造
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP4825402B2 (ja) * 2004-01-14 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573170B2 (en) * 1999-12-27 2003-06-03 Hitachi, Ltd. Process for multilayer wiring connections and bonding pad adhesion to dielectric in a semiconductor integrated circuit device
KR100438238B1 (ko) * 2001-02-06 2004-07-02 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
US7061128B2 (en) 2001-02-06 2006-06-13 Renesas Technology Corp. Semiconductor device and manufacturing method of the same
US7303951B2 (en) 2004-01-14 2007-12-04 Renesas Technology Corp. Method of manufacturing a trench isolation region in a semiconductor device
JP2006210913A (ja) * 2005-01-31 2006-08-10 Hynix Semiconductor Inc ステップゲートを有する半導体素子及びその製造方法
US9558989B2 (en) 2014-07-10 2017-01-31 Renesas Electronics Corporation Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US20050260820A1 (en) 2005-11-24
US20090029524A1 (en) 2009-01-29
MY129570A (en) 2007-04-30
JP3955404B2 (ja) 2007-08-08
TW472340B (en) 2002-01-11
KR100676365B1 (ko) 2007-01-31
KR20040098617A (ko) 2004-11-20
US20050014340A1 (en) 2005-01-20
CN1258933A (zh) 2000-07-05
KR20000048421A (ko) 2000-07-25
US7524729B2 (en) 2009-04-28
SG77721A1 (en) 2001-01-16
US6967141B2 (en) 2005-11-22
US6544839B1 (en) 2003-04-08
CN1553494A (zh) 2004-12-08
US20030038337A1 (en) 2003-02-27
CN1173394C (zh) 2004-10-27

Similar Documents

Publication Publication Date Title
JP2000200878A (ja) 半導体集積回路装置およびその製造方法
US7858490B2 (en) Semiconductor device having dual-STI and manufacturing method thereof
EP0862208A2 (en) Semiconductor device and method of manufacturing the same
US6720234B2 (en) Semiconductor integrated circuit device and method of manufacturing involving the scale-down width of shallow groove isolation using round processing
JP2000174225A (ja) 半導体集積回路装置およびその製造方法
JP4190791B2 (ja) 半導体集積回路装置の製造方法
JP4571116B2 (ja) 半導体集積回路装置の製造方法
JPH1117139A (ja) 半導体集積回路装置およびその製造方法
US7696075B2 (en) Method of fabricating semiconductor device having a recess channel structure therein
JP4560809B2 (ja) 半導体集積回路装置の製造方法
JPH1174475A (ja) 半導体集積回路装置およびその製造方法
JP2001053274A (ja) 半導体集積回路装置の製造方法
JP2007013195A (ja) 半導体集積回路装置の製造方法
JP2006339669A (ja) 半導体集積回路装置
JPH11354628A (ja) 集積回路中の素子分離領域の形成方法
JP2001345443A (ja) 半導体集積回路装置およびその製造方法
JP3691966B2 (ja) 半導体装置の製造方法
JPWO2000052754A6 (ja) 半導体集積回路装置およびその製造方法
KR100451512B1 (ko) 소자분리막 형성 방법
JP2001085679A (ja) 半導体集積回路装置の製造方法
JP2006245602A (ja) 半導体集積回路装置の製造方法
JPWO2000052754A1 (ja) 半導体集積回路装置およびその製造方法
KR20060001158A (ko) 게이트 전극 형성 방법
JPH1131796A (ja) 半導体集積回路装置およびその製造方法
KR20040049550A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070502

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140511

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees