JPH1174482A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1174482A JPH1174482A JP10120152A JP12015298A JPH1174482A JP H1174482 A JPH1174482 A JP H1174482A JP 10120152 A JP10120152 A JP 10120152A JP 12015298 A JP12015298 A JP 12015298A JP H1174482 A JPH1174482 A JP H1174482A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭを代表とする構成要素間に大きな段
差を持つ半導体素子において、工程数を増加させたり煩
雑化させることなく、各構成要素を覆う層間絶縁膜を設
計通りに平坦化し、段差部における傾斜緩和を正確に行
う。 【解決手段】 ソース１３と接続される各ストレージノ
ード電極１６を形成するとともに、層間絶縁膜１５上に
電気的に孤立したダミーパターン１７を同時形成する。
そして、ＢＰＳＧ膜２１を形成し、リフローさせた後、
ＢＰＳＧ膜２１の表面をエッチバックする。しかる後、
ダミーパターン１７をエッチバックを終了させる指標と
して、ダミーパターン１７を覆うセルプレート電極１９
の一部が露出するまでエッチバックを行う。
差を持つ半導体素子において、工程数を増加させたり煩
雑化させることなく、各構成要素を覆う層間絶縁膜を設
計通りに平坦化し、段差部における傾斜緩和を正確に行
う。 【解決手段】 ソース１３と接続される各ストレージノ
ード電極１６を形成するとともに、層間絶縁膜１５上に
電気的に孤立したダミーパターン１７を同時形成する。
そして、ＢＰＳＧ膜２１を形成し、リフローさせた後、
ＢＰＳＧ膜２１の表面をエッチバックする。しかる後、
ダミーパターン１７をエッチバックを終了させる指標と
して、ダミーパターン１７を覆うセルプレート電極１９
の一部が露出するまでエッチバックを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、選択トランジスタ及びメモリ
キャパシタを備えてメモリセルが構成されてなるＤＲＡ
Ｍ等の半導体メモリに適用して好適なものである。
の製造方法に関し、特に、選択トランジスタ及びメモリ
キャパシタを備えてメモリセルが構成されてなるＤＲＡ
Ｍ等の半導体メモリに適用して好適なものである。
【０００２】
【従来の技術】通常、ＤＲＡＭのメモリセルは、ゲー
ト、／ドレインが形成されてなる選択トランジスタと、
前記ソースと接続されてなるストレージノード電極上に
誘電体膜を介して対向するセルプレート電極が形成され
てなるメモリキャパシタとを備えて構成されている。上
述の如く構成されたＤＲＡＭにおいては、メモリキャパ
シタの容量を確保するため、ストレージノード電極の表
面積を大きくする必要があり、それに伴ってメモリセル
領域と周辺回路領域との高さの差が必然的に大きくな
る。
ト、／ドレインが形成されてなる選択トランジスタと、
前記ソースと接続されてなるストレージノード電極上に
誘電体膜を介して対向するセルプレート電極が形成され
てなるメモリキャパシタとを備えて構成されている。上
述の如く構成されたＤＲＡＭにおいては、メモリキャパ
シタの容量を確保するため、ストレージノード電極の表
面積を大きくする必要があり、それに伴ってメモリセル
領域と周辺回路領域との高さの差が必然的に大きくな
る。
【０００３】そこで、メモリキャパシタの段差を低減す
るため、セルプレート電極を形成した後に、選択トラン
ジスタ及びメモリキャパシタを覆う層間絶縁膜として例
えばＢＰＳＧ（Boro-Phospho Silicate Glass ）膜を形
成する。そして、このＢＰＳＧ膜にリフロー処理を施し
た後、ＢＰＳＧ膜の全面をエッチバックして表面を平坦
化する。ここで、エッチバックの終点は、ＢＰＳＧ膜内
における最上層の多結晶シリコン膜であるセルプレート
電極の一部が露出した状態を検出することにより決定さ
れる。そして、セルプレート電極の露出した一部を覆う
ようにＢＰＳＧ膜上に絶縁膜を形成し、表面が平坦に形
成された絶縁膜上に各種配線膜がパターン形成される。
るため、セルプレート電極を形成した後に、選択トラン
ジスタ及びメモリキャパシタを覆う層間絶縁膜として例
えばＢＰＳＧ（Boro-Phospho Silicate Glass ）膜を形
成する。そして、このＢＰＳＧ膜にリフロー処理を施し
た後、ＢＰＳＧ膜の全面をエッチバックして表面を平坦
化する。ここで、エッチバックの終点は、ＢＰＳＧ膜内
における最上層の多結晶シリコン膜であるセルプレート
電極の一部が露出した状態を検出することにより決定さ
れる。そして、セルプレート電極の露出した一部を覆う
ようにＢＰＳＧ膜上に絶縁膜を形成し、表面が平坦に形
成された絶縁膜上に各種配線膜がパターン形成される。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のＤＲＡＭの段差軽減法においては、エッチバックの際
にセルプレート電極をストッパーとするために、露出し
たセルプレート電極を再び覆う絶縁膜の形成が不可欠と
なり、工程の増加及び煩雑化を招いている。
のＤＲＡＭの段差軽減法においては、エッチバックの際
にセルプレート電極をストッパーとするために、露出し
たセルプレート電極を再び覆う絶縁膜の形成が不可欠と
なり、工程の増加及び煩雑化を招いている。
【０００５】また、特開平７−１５３８４９号公報に
は、ＤＲＡＭを製造する際に、隣接して形成された複数
のストレージノード電極の外周を囲むようにダミーパタ
ーン用ポリシリコン膜を形成し、このダミーパターン用
ポリシリコン膜により外縁のストレージノード電極に近
接して形成されるコンタクトホールの表面傾斜を緩和し
て段差の低減化を図る手法が開示されている。
は、ＤＲＡＭを製造する際に、隣接して形成された複数
のストレージノード電極の外周を囲むようにダミーパタ
ーン用ポリシリコン膜を形成し、このダミーパターン用
ポリシリコン膜により外縁のストレージノード電極に近
接して形成されるコンタクトホールの表面傾斜を緩和し
て段差の低減化を図る手法が開示されている。
【０００６】また、特開平５−１３６１３２号公報に
は、ＤＲＡＭを製造する際に、ゲート電極と同時に第１
のダミー層を、ストレージノード電極と同時に第１のダ
ミー層に比して内側に第２のダミー層をそれぞれ形成
し、メモリキャパシタの端部の表面傾斜を緩和して段差
の低減化を図る手法が開示されている。
は、ＤＲＡＭを製造する際に、ゲート電極と同時に第１
のダミー層を、ストレージノード電極と同時に第１のダ
ミー層に比して内側に第２のダミー層をそれぞれ形成
し、メモリキャパシタの端部の表面傾斜を緩和して段差
の低減化を図る手法が開示されている。
【０００７】しかしながら、特開平７−１５３８４９号
公報や特開平５−１３６１３２号公報の手法では、ダミ
ーパターンを埋め込むように層間絶縁膜を形成するた
め、傾斜の緩和には寄与すると思われるが、層間絶縁膜
の表面の十分な平坦性を得ることは困難であろう。層間
絶縁膜の表面の十分な平坦性が得られないと、層間絶縁
膜の上に配線膜をパターン形成する際にハレーションが
生じ、配線膜に細い部分を生じたり、配線が断線したり
してしまう。
公報や特開平５−１３６１３２号公報の手法では、ダミ
ーパターンを埋め込むように層間絶縁膜を形成するた
め、傾斜の緩和には寄与すると思われるが、層間絶縁膜
の表面の十分な平坦性を得ることは困難であろう。層間
絶縁膜の表面の十分な平坦性が得られないと、層間絶縁
膜の上に配線膜をパターン形成する際にハレーションが
生じ、配線膜に細い部分を生じたり、配線が断線したり
してしまう。
【０００８】また、ＤＲＡＭを代表とする構成要素間に
大きな段差を持つ半導体素子を特に対象とするわけでは
なく、段差部の傾斜緩和を目的とするわけでもないが、
特公平６−８０６６７号公報では、拡散層やゲート電極
と接続される各配線を形成する際の複数の接続構造体
を、非平坦表面を持った半導体基板上に同時形成する手
法が開示されている。
大きな段差を持つ半導体素子を特に対象とするわけでは
なく、段差部の傾斜緩和を目的とするわけでもないが、
特公平６−８０６６７号公報では、拡散層やゲート電極
と接続される各配線を形成する際の複数の接続構造体
を、非平坦表面を持った半導体基板上に同時形成する手
法が開示されている。
【０００９】しかしながら、上記製造方法においては、
高さの高い配線をエッチバックのストッパーとして用い
るので、露出した配線を再び覆う絶縁膜の形成が不可欠
であることに変わりはない。
高さの高い配線をエッチバックのストッパーとして用い
るので、露出した配線を再び覆う絶縁膜の形成が不可欠
であることに変わりはない。
【００１０】また、特開平９−５１０３８号公報には、
冗長ヒューズ部の上方に酸化膜を介してポリシリコンの
パターン及び窒化膜等を形成し、このポリシリコンをエ
ッチング用のストッパーとして冗長ヒューズ部の上方の
窒化膜等をエッチングすることが開示されている。ここ
で、冗長ヒューズとは、不良メモリセルを良品のメモリ
セルに置き換えるために切断される配線をいい、冗長ヒ
ューズ上には２００〜４００ｎｍ程度の絶縁膜のみを残
す必要がある。従って、ポリシリコンのパターンは底部
までエッチングされて、酸化膜が露出する。
冗長ヒューズ部の上方に酸化膜を介してポリシリコンの
パターン及び窒化膜等を形成し、このポリシリコンをエ
ッチング用のストッパーとして冗長ヒューズ部の上方の
窒化膜等をエッチングすることが開示されている。ここ
で、冗長ヒューズとは、不良メモリセルを良品のメモリ
セルに置き換えるために切断される配線をいい、冗長ヒ
ューズ上には２００〜４００ｎｍ程度の絶縁膜のみを残
す必要がある。従って、ポリシリコンのパターンは底部
までエッチングされて、酸化膜が露出する。
【００１１】しかしながら、上記製造方法においては、
ポリシリコンのパターンを冗長ヒューズから２００〜４
００ｎｍ程度以内に形成しなければならないので、窒化
膜等の表面を平坦化することはできない。
ポリシリコンのパターンを冗長ヒューズから２００〜４
００ｎｍ程度以内に形成しなければならないので、窒化
膜等の表面を平坦化することはできない。
【００１２】そこで、本発明の第１の目的は、半導体基
板上に形成された構成要素の間に大きな段差を有するＤ
ＲＡＭのような半導体装置において、工程数を増加させ
たり工程を複雑にすることなく、各構成要素を覆う層間
絶縁膜を設計通りに平坦化し、段差部分における層間絶
縁膜の傾斜を緩和することである。
板上に形成された構成要素の間に大きな段差を有するＤ
ＲＡＭのような半導体装置において、工程数を増加させ
たり工程を複雑にすることなく、各構成要素を覆う層間
絶縁膜を設計通りに平坦化し、段差部分における層間絶
縁膜の傾斜を緩和することである。
【００１３】また、平坦化のために層間絶縁膜を厚く形
成すると、これをエッチバックする必要があるが、エッ
チング時間による調整ではプロセスのバラツキを吸収で
きない。
成すると、これをエッチバックする必要があるが、エッ
チング時間による調整ではプロセスのバラツキを吸収で
きない。
【００１４】そこで、本発明の第２の目的は、エッチバ
ックの終了点を示すエンドポイントを半導体装置の中に
設けて、エッチバックの際の検出を容易にすることであ
る。
ックの終了点を示すエンドポイントを半導体装置の中に
設けて、エッチバックの際の検出を容易にすることであ
る。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
メモリセル領域と周辺トランジスタ領域とを有する半導
体装置であって、半導体基板と、前記メモリセル領域に
おいて前記半導体基板上に絶縁膜を介して積層された多
層の導電膜を有する複数の半導体素子と、前記メモリセ
ル領域において前記周辺トランジスタ領域に隣接する前
記複数の半導体素子の内の１つよりも前記周辺トランジ
スタ領域に近い位置に形成された少なくとも１層の導電
膜を含むダミーパターンと、前記複数の半導体素子と前
記ダミーパターンを覆い、前記メモリセル領域と前記周
辺トランジスタ領域との間に傾斜領域を有する層間絶縁
膜であって、前記ダミーパターンの一部が表面から突出
している前記層間絶縁膜とを含む。
メモリセル領域と周辺トランジスタ領域とを有する半導
体装置であって、半導体基板と、前記メモリセル領域に
おいて前記半導体基板上に絶縁膜を介して積層された多
層の導電膜を有する複数の半導体素子と、前記メモリセ
ル領域において前記周辺トランジスタ領域に隣接する前
記複数の半導体素子の内の１つよりも前記周辺トランジ
スタ領域に近い位置に形成された少なくとも１層の導電
膜を含むダミーパターンと、前記複数の半導体素子と前
記ダミーパターンを覆い、前記メモリセル領域と前記周
辺トランジスタ領域との間に傾斜領域を有する層間絶縁
膜であって、前記ダミーパターンの一部が表面から突出
している前記層間絶縁膜とを含む。
【００１６】本発明の半導体装置の一態様例において
は、前記層間絶縁膜上に形成され、前記ダミーパターン
の少なくとも１層の導電膜と電気的に接続された導電膜
を含む配線層とを含む。
は、前記層間絶縁膜上に形成され、前記ダミーパターン
の少なくとも１層の導電膜と電気的に接続された導電膜
を含む配線層とを含む。
【００１７】本発明の半導体装置の一態様例において
は、前記層間絶縁膜が、ＢＰＳＧ(boro-phospho silica
te glass）膜とＰＳＧ（phospho-silicate glass）膜の
内の１つを含む。
は、前記層間絶縁膜が、ＢＰＳＧ(boro-phospho silica
te glass）膜とＰＳＧ（phospho-silicate glass）膜の
内の１つを含む。
【００１８】本発明の半導体装置の一態様例において
は、前記複数の半導体素子と前記ダミーパターンが規則
的に配列されている。
は、前記複数の半導体素子と前記ダミーパターンが規則
的に配列されている。
【００１９】本発明の半導体装置の一態様例において、
前記複数の半導体素子の各々は、トランジスタと、前記
トランジスタに電気的に接続された下部電極と誘電体膜
と上部電極とを含むキャパシタと、を有するメモリセル
を含み、前記ダミーパターンは、前記下部電極と同時に
前記下部電極と同一の階層に形成された第１の導電膜
と、前記上部電極と同時に前記上部電極と同一の階層に
形成された第２の導電膜とを含み、前記ダミーパターン
の前記第１と第２の導電膜の内の１つが前記配線層の導
電膜に接続されている。
前記複数の半導体素子の各々は、トランジスタと、前記
トランジスタに電気的に接続された下部電極と誘電体膜
と上部電極とを含むキャパシタと、を有するメモリセル
を含み、前記ダミーパターンは、前記下部電極と同時に
前記下部電極と同一の階層に形成された第１の導電膜
と、前記上部電極と同時に前記上部電極と同一の階層に
形成された第２の導電膜とを含み、前記ダミーパターン
の前記第１と第２の導電膜の内の１つが前記配線層の導
電膜に接続されている。
【００２０】本発明の半導体装置の一態様例において、
前記複数の半導体素子の各々は、トランジスタと、前記
トランジスタに電気的に接続された下部電極と誘電体膜
と上部電極とを含むキャパシタとを有するメモリセルを
含み、前記ダミーパターンは、前記下部電極と同一の階
層に形成された導電膜を含み、前記ダミーパターンの導
電膜が前記配線層の導電膜に接続されている。
前記複数の半導体素子の各々は、トランジスタと、前記
トランジスタに電気的に接続された下部電極と誘電体膜
と上部電極とを含むキャパシタとを有するメモリセルを
含み、前記ダミーパターンは、前記下部電極と同一の階
層に形成された導電膜を含み、前記ダミーパターンの導
電膜が前記配線層の導電膜に接続されている。
【００２１】本発明の半導体装置の一態様例において、
前記トランジスタは、前記半導体基板上に第１の絶縁膜
を介して形成された浮遊ゲートと、前記浮遊ゲート上に
第２の絶縁膜を介して形成された制御ゲートとを含む。
前記トランジスタは、前記半導体基板上に第１の絶縁膜
を介して形成された浮遊ゲートと、前記浮遊ゲート上に
第２の絶縁膜を介して形成された制御ゲートとを含む。
【００２２】本発明の半導体装置の一態様例において、
前記複数の半導体素子の各々は、トランジスタを含み、
前記トランジスタは、前記半導体基板上に絶縁膜を介し
て形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜
を介して形成された制御ゲートとを含む。
前記複数の半導体素子の各々は、トランジスタを含み、
前記トランジスタは、前記半導体基板上に絶縁膜を介し
て形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜
を介して形成された制御ゲートとを含む。
【００２３】本発明の半導体装置の一態様例において
は、前記ダミーパターンと電気的に接続された前記配線
層の導電膜が前記ダミーパターンを所定の電位に固定す
る。
は、前記ダミーパターンと電気的に接続された前記配線
層の導電膜が前記ダミーパターンを所定の電位に固定す
る。
【００２４】本発明の半導体装置の一態様例において
は、前記配線層が、前記トランジスタのゲート電極に電
気的に接続されている導電膜をさらに含む。
は、前記配線層が、前記トランジスタのゲート電極に電
気的に接続されている導電膜をさらに含む。
【００２５】本発明の半導体装置の一態様例において
は、前記ダミーパターンの導電膜の幅が、前記半導体素
子の同一階層の導電膜よりも１μｍ〜２μｍ狭い。
は、前記ダミーパターンの導電膜の幅が、前記半導体素
子の同一階層の導電膜よりも１μｍ〜２μｍ狭い。
【００２６】本発明の半導体装置の一態様例において、
前記半導体装置は、前記半導体基板上に絶縁膜を介して
形成されたシールドプレート電極と前記シールドプレー
ト電極上に絶縁膜を介して形成されたフィールドシール
ド電極をさらに含み、これにより前記複数の半導体素子
の素子活性領域を確定するフィールドシールド素子分離
構造を有し、前記半導体素子は、トランジスタと、前記
トランジスタに電気的に接続された下部電極と誘電体膜
と上部電極とを含むキャパシタとを有するメモリセルを
含み、前記半導体装置は、前記フィールドシールド電極
と同一の階層に形成された第１の導電膜を有する第１の
ダミーパターンと、前記下部電極と同一の階層に形成さ
れた第２の導電膜と前記上部電極と同一の階層に形成さ
れた第３の導電膜との内の少なくとも１つを有する第２
のダミーパターンとを含み、前記第１、第２、第３の導
電膜の内の少なくとも１つが前記配線層の導電膜に接続
されている。
前記半導体装置は、前記半導体基板上に絶縁膜を介して
形成されたシールドプレート電極と前記シールドプレー
ト電極上に絶縁膜を介して形成されたフィールドシール
ド電極をさらに含み、これにより前記複数の半導体素子
の素子活性領域を確定するフィールドシールド素子分離
構造を有し、前記半導体素子は、トランジスタと、前記
トランジスタに電気的に接続された下部電極と誘電体膜
と上部電極とを含むキャパシタとを有するメモリセルを
含み、前記半導体装置は、前記フィールドシールド電極
と同一の階層に形成された第１の導電膜を有する第１の
ダミーパターンと、前記下部電極と同一の階層に形成さ
れた第２の導電膜と前記上部電極と同一の階層に形成さ
れた第３の導電膜との内の少なくとも１つを有する第２
のダミーパターンとを含み、前記第１、第２、第３の導
電膜の内の少なくとも１つが前記配線層の導電膜に接続
されている。
【００２７】本発明の半導体装置の一態様例において
は、前記第１、第２、第３の導電膜の内、下層に存する
ものほど端部が前記周辺トランジスタ領域に近い位置に
形成されている。
は、前記第１、第２、第３の導電膜の内、下層に存する
ものほど端部が前記周辺トランジスタ領域に近い位置に
形成されている。
【００２８】本発明の半導体装置の一態様例において、
前記半導体装置は、素子分離構造を有し、前記半導体素
子は、トランジスタと、前記トランジスタに電気的に接
続された下部電極と誘電体膜と上部電極とを含むキャパ
シタと、を有するメモリセルを含み、前記半導体装置
は、前記素子分離構造と同一の階層に形成された第１の
ダミーパターンと、前記上部電極と同一の階層に形成さ
れた導電膜からなる第２のダミーパターンとを含み、前
記第２ダミーパターンが前記配線層と接している。
前記半導体装置は、素子分離構造を有し、前記半導体素
子は、トランジスタと、前記トランジスタに電気的に接
続された下部電極と誘電体膜と上部電極とを含むキャパ
シタと、を有するメモリセルを含み、前記半導体装置
は、前記素子分離構造と同一の階層に形成された第１の
ダミーパターンと、前記上部電極と同一の階層に形成さ
れた導電膜からなる第２のダミーパターンとを含み、前
記第２ダミーパターンが前記配線層と接している。
【００２９】本発明の半導体装置の一態様例において
は、前記半導体基板の素子活性領域に電気的に接続され
た引出電極をさらに含み、前記ダミーパターンは、前記
引出電極と同時に前記引出電極と同一の階層に形成され
た導電膜を含み、前記ダミーパターンの導電膜が前記配
線層の導電膜に接続されている。
は、前記半導体基板の素子活性領域に電気的に接続され
た引出電極をさらに含み、前記ダミーパターンは、前記
引出電極と同時に前記引出電極と同一の階層に形成され
た導電膜を含み、前記ダミーパターンの導電膜が前記配
線層の導電膜に接続されている。
【００３０】本発明の半導体装置は、第１の領域と第２
の領域を有する半導体装置であって、半導体基板と、前
記第１及び第２の領域において、前記半導体基板の上に
第１の絶縁層を介して形成された第１の導電層と、前記
第２の領域のみにおいて、前記第１の導電層上に第２の
絶縁層を介して形成された第２の導電層と、前記第２の
領域のみにおいて、前記第２の導電層上に第３の絶縁層
を介して形成された第３の導電層と、前記第１及び第２
の領域において前記第１から第３の導電層を覆い、前記
第１及び第２の領域の間に傾斜領域を有する第４の絶縁
層であって、前記第１から第３の導電層の内の少なくと
も１つの一部分が前記第４の絶縁層の表面から突出して
いる、前記第４の絶縁層と、前記第４の絶縁膜上に形成
され、前記第１から第３の導電層の内の１つと電気的に
接続された第４の導電層とを含む。
の領域を有する半導体装置であって、半導体基板と、前
記第１及び第２の領域において、前記半導体基板の上に
第１の絶縁層を介して形成された第１の導電層と、前記
第２の領域のみにおいて、前記第１の導電層上に第２の
絶縁層を介して形成された第２の導電層と、前記第２の
領域のみにおいて、前記第２の導電層上に第３の絶縁層
を介して形成された第３の導電層と、前記第１及び第２
の領域において前記第１から第３の導電層を覆い、前記
第１及び第２の領域の間に傾斜領域を有する第４の絶縁
層であって、前記第１から第３の導電層の内の少なくと
も１つの一部分が前記第４の絶縁層の表面から突出して
いる、前記第４の絶縁層と、前記第４の絶縁膜上に形成
され、前記第１から第３の導電層の内の１つと電気的に
接続された第４の導電層とを含む。
【００３１】本発明の半導体装置の製造方法は、メモリ
セル領域に複数の選択トランジスタとこれに電気的に接
続された複数のメモリキャパシタを含み、周辺トランジ
スタ領域に複数の周辺トランジスタを含む半導体装置の
製造方法であって、半導体基板上に絶縁膜を介して前記
複数の選択トランジスタのゲート電極と前記複数の周辺
トランジスタのゲート電極を形成する第１の工程と、前
記半導体基板においてソース／ドレインとなる部分に電
気的に接続される複数の引出電極をそれぞれ形成する第
２の工程と、前記選択トランジスタのソースに電気的に
接続された前記複数の引出電極の上に前記複数のメモリ
キャパシタの下部電極をそれぞれ形成すると同時に、ダ
ミーパターンの一部としての導電膜を形成する第３の工
程と、前記下部電極を覆うように前記キャパシタの誘電
体膜を形成する第４の工程と、前記誘電体膜を覆うよう
に導電膜を形成し、前記導電膜を加工して前記キャパシ
タの上部電極を形成する第５の工程と、前記上部電極を
覆うように層間絶縁膜を形成する第６の工程と、前記ダ
ミーパターンの一部が露出するまで前記層間絶縁膜の表
層を除去し、前記層間絶縁膜の表面を平坦化する第７の
工程とを含む。
セル領域に複数の選択トランジスタとこれに電気的に接
続された複数のメモリキャパシタを含み、周辺トランジ
スタ領域に複数の周辺トランジスタを含む半導体装置の
製造方法であって、半導体基板上に絶縁膜を介して前記
複数の選択トランジスタのゲート電極と前記複数の周辺
トランジスタのゲート電極を形成する第１の工程と、前
記半導体基板においてソース／ドレインとなる部分に電
気的に接続される複数の引出電極をそれぞれ形成する第
２の工程と、前記選択トランジスタのソースに電気的に
接続された前記複数の引出電極の上に前記複数のメモリ
キャパシタの下部電極をそれぞれ形成すると同時に、ダ
ミーパターンの一部としての導電膜を形成する第３の工
程と、前記下部電極を覆うように前記キャパシタの誘電
体膜を形成する第４の工程と、前記誘電体膜を覆うよう
に導電膜を形成し、前記導電膜を加工して前記キャパシ
タの上部電極を形成する第５の工程と、前記上部電極を
覆うように層間絶縁膜を形成する第６の工程と、前記ダ
ミーパターンの一部が露出するまで前記層間絶縁膜の表
層を除去し、前記層間絶縁膜の表面を平坦化する第７の
工程とを含む。
【００３２】本発明の半導体装置の製造方法の一態様例
においては、前記層間絶縁膜が、ＢＰＳＧ(boro-phosph
o silicate glass）膜とＰＳＧ（phospho-silicate gla
ss）膜の内の１つを含む。
においては、前記層間絶縁膜が、ＢＰＳＧ(boro-phosph
o silicate glass）膜とＰＳＧ（phospho-silicate gla
ss）膜の内の１つを含む。
【００３３】本発明の半導体装置の製造方法の一態様例
において、前記第３の工程は、前記複数のメモリキャパ
シタの下部電極と前記ダミーパターンの一部としての導
電膜を規則的に配列して形成することを含む。
において、前記第３の工程は、前記複数のメモリキャパ
シタの下部電極と前記ダミーパターンの一部としての導
電膜を規則的に配列して形成することを含む。
【００３４】本発明の半導体装置の製造方法の一態様例
において、前記第５の工程は、前記誘電体膜を覆うよう
に導電膜を形成し、前記導電膜を加工して前記キャパシ
タの上部電極を形成すると同時に、前記ダミーパターン
の一部としての他の導電膜を形成するステップを含む。
において、前記第５の工程は、前記誘電体膜を覆うよう
に導電膜を形成し、前記導電膜を加工して前記キャパシ
タの上部電極を形成すると同時に、前記ダミーパターン
の一部としての他の導電膜を形成するステップを含む。
【００３５】本発明の半導体装置の製造方法の一態様例
において、前記第１の工程は、前記選択トランジスタの
浮遊ゲートを前記半導体基板上に絶縁膜を介して形成す
るステップと、前記選択トランジスタの制御ゲートを前
記浮遊ゲート上に絶縁膜を介して形成するステップとを
含む。
において、前記第１の工程は、前記選択トランジスタの
浮遊ゲートを前記半導体基板上に絶縁膜を介して形成す
るステップと、前記選択トランジスタの制御ゲートを前
記浮遊ゲート上に絶縁膜を介して形成するステップとを
含む。
【００３６】本発明の半導体装置の製造方法の一態様例
において、前記第１の工程は、前記半導体基板上に絶縁
膜を介して前記複数の選択トランジスタのゲート電極と
前記複数の周辺トランジスタのゲート電極を形成すると
同時に、補助的なダミーパターンの一部としての導電膜
を形成するステップを含み、前記第７の工程は、前記ダ
ミーパターンと前記補助的なダミーパターンとの内の少
なくとも１つの一部が露出するまで前記層間絶縁膜の表
層を除去し、前記層間絶縁膜の表面を平坦化するステッ
プを含む。
において、前記第１の工程は、前記半導体基板上に絶縁
膜を介して前記複数の選択トランジスタのゲート電極と
前記複数の周辺トランジスタのゲート電極を形成すると
同時に、補助的なダミーパターンの一部としての導電膜
を形成するステップを含み、前記第７の工程は、前記ダ
ミーパターンと前記補助的なダミーパターンとの内の少
なくとも１つの一部が露出するまで前記層間絶縁膜の表
層を除去し、前記層間絶縁膜の表面を平坦化するステッ
プを含む。
【００３７】本発明の半導体装置の製造方法の一態様例
において、前記第１及び第３の工程は、前記ダミーパタ
ーンと前記補助的なダミーパターンとの内、下層に存す
るものほど前記周辺トランジスタ領域に近い位置に形成
するステップを含む。
において、前記第１及び第３の工程は、前記ダミーパタ
ーンと前記補助的なダミーパターンとの内、下層に存す
るものほど前記周辺トランジスタ領域に近い位置に形成
するステップを含む。
【００３８】本発明の半導体装置の製造方法の一態様例
においては、前記半導体基板上に絶縁膜を介してシール
ドプレート電極を形成する工程をさらに含み、前記第１
の工程は、前記半導体基板上に絶縁膜を介して前記複数
の選択トランジスタのゲート電極と前記複数の周辺トラ
ンジスタのゲート電極を形成すると同時に、前記シール
ドプレート電極上に絶縁膜を介してフィールドシールド
電極を形成するとともに、前記補助的なダミーパターン
の一部としての導電膜を形成するステップを含み、これ
により前記半導体装置が、前記複数の半導体素子の素子
活性領域を確定するフィールドシールド素子分離構造を
有する。
においては、前記半導体基板上に絶縁膜を介してシール
ドプレート電極を形成する工程をさらに含み、前記第１
の工程は、前記半導体基板上に絶縁膜を介して前記複数
の選択トランジスタのゲート電極と前記複数の周辺トラ
ンジスタのゲート電極を形成すると同時に、前記シール
ドプレート電極上に絶縁膜を介してフィールドシールド
電極を形成するとともに、前記補助的なダミーパターン
の一部としての導電膜を形成するステップを含み、これ
により前記半導体装置が、前記複数の半導体素子の素子
活性領域を確定するフィールドシールド素子分離構造を
有する。
【００３９】本発明の半導体装置の製造方法の一態様例
においては、前記第７の工程の後で、前記層間絶縁膜上
に上層導電膜を形成する第８の工程と、前記上層導電膜
を加工して、下層に存する前記選択トランジスタのゲー
ト電極に電気的に接続される第１の配線層と、前記ダミ
ーパターンと電気的に接続される第２の配線層とを同一
の階層に形成する第９の工程とをさらに含む。
においては、前記第７の工程の後で、前記層間絶縁膜上
に上層導電膜を形成する第８の工程と、前記上層導電膜
を加工して、下層に存する前記選択トランジスタのゲー
ト電極に電気的に接続される第１の配線層と、前記ダミ
ーパターンと電気的に接続される第２の配線層とを同一
の階層に形成する第９の工程とをさらに含む。
【００４０】本発明の半導体装置の製造方法は、メモリ
セル領域に複数の選択トランジスタとこれに電気的に接
続された複数のメモリキャパシタを含み、周辺トランジ
スタ領域に複数の周辺トランジスタを含む半導体装置の
製造方法であって、半導体基板上に絶縁膜を介して前記
複数の選択トランジスタのゲート電極と前記複数の周辺
トランジスタのゲート電極を形成する第１の工程と、前
記半導体基板においてソース／ドレインとなる部分に電
気的に接続される複数の引出電極をそれぞれ形成すると
同時に、ダミーパターンの一部としての導電膜を形成す
る第２の工程と、前記選択トランジスタのソースに電気
的に接続された前記複数の引出電極の上に前記複数のメ
モリキャパシタの下部電極をそれぞれ形成する第３の工
程と、前記下部電極を覆うように前記キャパシタの誘電
体膜を形成する第４の工程と、前記誘電体膜を覆うよう
に導電膜を形成し、前記導電膜を加工して前記キャパシ
タの上部電極を形成する第５の工程と、前記上部電極を
覆うように層間絶縁膜を形成する第６の工程と、前記ダ
ミーパターンの一部が露出するまで前記層間絶縁膜の表
層を除去し、前記層間絶縁膜の表面を平坦化する第７の
工程とを含む。
セル領域に複数の選択トランジスタとこれに電気的に接
続された複数のメモリキャパシタを含み、周辺トランジ
スタ領域に複数の周辺トランジスタを含む半導体装置の
製造方法であって、半導体基板上に絶縁膜を介して前記
複数の選択トランジスタのゲート電極と前記複数の周辺
トランジスタのゲート電極を形成する第１の工程と、前
記半導体基板においてソース／ドレインとなる部分に電
気的に接続される複数の引出電極をそれぞれ形成すると
同時に、ダミーパターンの一部としての導電膜を形成す
る第２の工程と、前記選択トランジスタのソースに電気
的に接続された前記複数の引出電極の上に前記複数のメ
モリキャパシタの下部電極をそれぞれ形成する第３の工
程と、前記下部電極を覆うように前記キャパシタの誘電
体膜を形成する第４の工程と、前記誘電体膜を覆うよう
に導電膜を形成し、前記導電膜を加工して前記キャパシ
タの上部電極を形成する第５の工程と、前記上部電極を
覆うように層間絶縁膜を形成する第６の工程と、前記ダ
ミーパターンの一部が露出するまで前記層間絶縁膜の表
層を除去し、前記層間絶縁膜の表面を平坦化する第７の
工程とを含む。
【００４１】本発明の半導体装置の製造方法の一態様例
においては、前記第７の工程の後で、前記層間絶縁膜上
に上層導電膜を形成する第８の工程と、前記上層導電膜
を加工して、下層に存する前記選択トランジスタのゲー
ト電極に電気的に接続される第１の配線層と、前記ダミ
ーパターンと電気的に接続される第２の配線層とを同一
の階層に形成する第９の工程とをさらに含む。
においては、前記第７の工程の後で、前記層間絶縁膜上
に上層導電膜を形成する第８の工程と、前記上層導電膜
を加工して、下層に存する前記選択トランジスタのゲー
ト電極に電気的に接続される第１の配線層と、前記ダミ
ーパターンと電気的に接続される第２の配線層とを同一
の階層に形成する第９の工程とをさらに含む。
【００４２】本発明の半導体装置の製造方法は、第１の
領域と第２の領域を有する半導体装置の製造方法であっ
て、前記第１及び第２の領域において、半導体基板の上
に第１の絶縁層を介して第１の導電層を形成する工程
と、前記第２の領域のみにおいて、前記第１の導電層上
に第２の絶縁層を介して第２の導電層を形成する工程
と、前記第２の領域のみにおいて、前記第２の導電層上
に第３の絶縁層を介して第３の導電層を形成する工程
と、前記第１及び第２の領域において、前記第１から第
３の導電層を覆う第４の絶縁層を形成する工程と、前記
第１から第３の導電層の内の少なくとも１つの一部分が
露出するまで前記第４の絶縁層の表層を除去し、前記第
４の絶縁層の表面を平坦化する工程とを含む。
領域と第２の領域を有する半導体装置の製造方法であっ
て、前記第１及び第２の領域において、半導体基板の上
に第１の絶縁層を介して第１の導電層を形成する工程
と、前記第２の領域のみにおいて、前記第１の導電層上
に第２の絶縁層を介して第２の導電層を形成する工程
と、前記第２の領域のみにおいて、前記第２の導電層上
に第３の絶縁層を介して第３の導電層を形成する工程
と、前記第１及び第２の領域において、前記第１から第
３の導電層を覆う第４の絶縁層を形成する工程と、前記
第１から第３の導電層の内の少なくとも１つの一部分が
露出するまで前記第４の絶縁層の表層を除去し、前記第
４の絶縁層の表面を平坦化する工程とを含む。
【００４３】本発明の半導体装置の製造方法の一態様例
においては、前記第１から第３の導電層の内の少なくと
も１つの前記一部分に電気的に接続される上層導電膜を
前記第４の絶縁膜上に形成する工程をさらに含む。
においては、前記第１から第３の導電層の内の少なくと
も１つの前記一部分に電気的に接続される上層導電膜を
前記第４の絶縁膜上に形成する工程をさらに含む。
【００４４】
【作用】本発明の半導体装置の製造方法においては、半
導体素子の構成要素である導電膜、例えばＤＲＡＭであ
れば下部電極（ストレージノード電極）と共に同一の階
層位置にダミーパターンを形成する。このように、ダミ
ーパターンは所定の導電膜と共にパターン形成されるた
め、工程数を増やすことなく簡易に形成される。そし
て、このダミーパターンの一部又はダミーパターンを覆
う導電膜、例えば上部電極（セルプレート電極）の一部
が露出するまで層間絶縁膜の表層を除去して平坦化す
る。このとき、ダミーパターンが指標となって設計通り
に正確に段差部の傾斜が緩和された平坦な層間絶縁膜が
形成される。ダミーパターンは半導体素子の構成要素で
ある導電膜（上の例ではストレージノード電極）として
機能するものではないため、短絡を懸念することなく平
坦な層間絶縁膜上に正確に各種配線膜を形成することが
できる。
導体素子の構成要素である導電膜、例えばＤＲＡＭであ
れば下部電極（ストレージノード電極）と共に同一の階
層位置にダミーパターンを形成する。このように、ダミ
ーパターンは所定の導電膜と共にパターン形成されるた
め、工程数を増やすことなく簡易に形成される。そし
て、このダミーパターンの一部又はダミーパターンを覆
う導電膜、例えば上部電極（セルプレート電極）の一部
が露出するまで層間絶縁膜の表層を除去して平坦化す
る。このとき、ダミーパターンが指標となって設計通り
に正確に段差部の傾斜が緩和された平坦な層間絶縁膜が
形成される。ダミーパターンは半導体素子の構成要素で
ある導電膜（上の例ではストレージノード電極）として
機能するものではないため、短絡を懸念することなく平
坦な層間絶縁膜上に正確に各種配線膜を形成することが
できる。
【００４５】ここで、配線膜を積極的にダミーパターン
と接続されるように形成しても好適である。この場合、
前記配線膜は、ダミーパターン近傍の傾斜の更なる緩和
化に寄与するとともに、ダミーパターンを覆う導電膜
（上の例ではセルプレート電極）の電位を固定する機能
を果たすことが可能である。
と接続されるように形成しても好適である。この場合、
前記配線膜は、ダミーパターン近傍の傾斜の更なる緩和
化に寄与するとともに、ダミーパターンを覆う導電膜
（上の例ではセルプレート電極）の電位を固定する機能
を果たすことが可能である。
【００４６】
【発明の実施の形態】以下、本発明のいくつかの好適な
実施形態について図面を参照しながら詳細に説明する。
実施形態について図面を参照しながら詳細に説明する。
【００４７】（第１の実施形態）初めに、第１の実施形
態について説明する、この第１の実施形態においては、
半導体メモリとして有用なＤＲＡＭを例示し、このＤＲ
ＡＭの構成を製造方法とともに説明する。このＤＲＡＭ
は、複数のメモリセルと、それらを制御するための複数
の周辺トランジスタを含んでいる。図１〜図３は第１の
実施形態のＤＲＡＭの製造方法を工程順に示す概略断面
図である。また、図４は、メモリキャパシタ及びダミー
パターンのみを示す概略平面図であり、図１〜図３はこ
の図４中の一点鎖線Ａ−Ａ’に沿った断面に対応してい
る。
態について説明する、この第１の実施形態においては、
半導体メモリとして有用なＤＲＡＭを例示し、このＤＲ
ＡＭの構成を製造方法とともに説明する。このＤＲＡＭ
は、複数のメモリセルと、それらを制御するための複数
の周辺トランジスタを含んでいる。図１〜図３は第１の
実施形態のＤＲＡＭの製造方法を工程順に示す概略断面
図である。また、図４は、メモリキャパシタ及びダミー
パターンのみを示す概略平面図であり、図１〜図３はこ
の図４中の一点鎖線Ａ−Ａ’に沿った断面に対応してい
る。
【００４８】先ず、図１（ａ）に示すように、ｐ型のシ
リコン半導体基板１上に素子活性領域を画定する素子分
離構造、ここではフィールドシールド素子分離構造２を
形成する。
リコン半導体基板１上に素子活性領域を画定する素子分
離構造、ここではフィールドシールド素子分離構造２を
形成する。
【００４９】具体的には、シリコン半導体基板１の表面
を熱酸化して、薄いシールドゲート酸化膜３を形成し、
低圧ＣＶＤ法によりシールドゲート酸化膜３上に多結晶
シリコン膜４を堆積形成する。このとき、多結晶シリコ
ン膜４の導電性を向上させるために、成膜中にＰＨ3 ガ
スを流しながらノンドープの多結晶シリコン膜を形成し
てリン（Ｐ）を添加する。なお、先ずノンドープの多結
晶シリコン膜を形成した後に、イオン注入によりリンを
添加してもよい。続いて、低圧ＣＶＤ法等により、多結
晶シリコン膜４上にシリコン酸化膜５を堆積形成する。
を熱酸化して、薄いシールドゲート酸化膜３を形成し、
低圧ＣＶＤ法によりシールドゲート酸化膜３上に多結晶
シリコン膜４を堆積形成する。このとき、多結晶シリコ
ン膜４の導電性を向上させるために、成膜中にＰＨ3 ガ
スを流しながらノンドープの多結晶シリコン膜を形成し
てリン（Ｐ）を添加する。なお、先ずノンドープの多結
晶シリコン膜を形成した後に、イオン注入によりリンを
添加してもよい。続いて、低圧ＣＶＤ法等により、多結
晶シリコン膜４上にシリコン酸化膜５を堆積形成する。
【００５０】次いで、シリコン酸化膜５、多結晶シリコ
ン膜４及びシールドゲート酸化膜３にフォトリソグラフ
ィー及びそれに続くドライエッチングを施し、素子分離
構造の形状にパターニングする。このとき、素子活性領
域において、素子分離構造の形状に形成された部位以外
では、シリコン半導体基板１の表面が露出した状態とな
る。そして、全面にシリコン酸化膜を形成し、このシリ
コン酸化膜の全面を異方性ドライエッチングして、シリ
コン酸化膜５、シールドプレート電極（多結晶シリコン
膜）４及びシールドゲート酸化膜３の側面にのみシリコ
ン酸化膜を残してサイドウォール６を形成し、メモリセ
ルが形成される素子活性領域を囲むフィールドシールド
素子分離構造２を完成させる。
ン膜４及びシールドゲート酸化膜３にフォトリソグラフ
ィー及びそれに続くドライエッチングを施し、素子分離
構造の形状にパターニングする。このとき、素子活性領
域において、素子分離構造の形状に形成された部位以外
では、シリコン半導体基板１の表面が露出した状態とな
る。そして、全面にシリコン酸化膜を形成し、このシリ
コン酸化膜の全面を異方性ドライエッチングして、シリ
コン酸化膜５、シールドプレート電極（多結晶シリコン
膜）４及びシールドゲート酸化膜３の側面にのみシリコ
ン酸化膜を残してサイドウォール６を形成し、メモリセ
ルが形成される素子活性領域を囲むフィールドシールド
素子分離構造２を完成させる。
【００５１】なお、素子分離構造としては、フィールド
シールド素子分離構造２の代わりに、シリコン半導体基
板上にＬＯＣＯＳ（Local Oxidation of Silicon) 法に
よりフィールド酸化膜を形成したり、シリコン半導体基
板１の素子分離領域に溝部を形成し、この溝部を充填す
るように例えばシリコン酸化膜が充填される素子分離用
絶縁膜を形成してもよい。
シールド素子分離構造２の代わりに、シリコン半導体基
板上にＬＯＣＯＳ（Local Oxidation of Silicon) 法に
よりフィールド酸化膜を形成したり、シリコン半導体基
板１の素子分離領域に溝部を形成し、この溝部を充填す
るように例えばシリコン酸化膜が充填される素子分離用
絶縁膜を形成してもよい。
【００５２】次に、素子活性領域におけるシリコン半導
体基板１の表面を熱酸化して、薄いゲート酸化膜７を形
成し、フィールドシールド素子分離構造２上を含む全面
に、低圧ＣＶＤ法により多結晶シリコン膜８を堆積形成
する。このとき、多結晶シリコン膜８の導電性を向上さ
せるために、成膜中にＰＨ3 ガスを流しながらノンドー
プの多結晶シリコン膜を形成してリン（Ｐ）を添加す
る。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜
８上にシリコン酸化膜９を堆積形成する。
体基板１の表面を熱酸化して、薄いゲート酸化膜７を形
成し、フィールドシールド素子分離構造２上を含む全面
に、低圧ＣＶＤ法により多結晶シリコン膜８を堆積形成
する。このとき、多結晶シリコン膜８の導電性を向上さ
せるために、成膜中にＰＨ3 ガスを流しながらノンドー
プの多結晶シリコン膜を形成してリン（Ｐ）を添加す
る。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜
８上にシリコン酸化膜９を堆積形成する。
【００５３】次に、図１（ｂ）に示すようにメモリセル
領域及び周辺トランジスタ領域において、シリコン酸化
膜９、多結晶シリコン膜８及びゲート酸化膜７にフォト
リソグラフィー及びそれに続くドライエッチングを施
し、素子活性領域上及びフィールドシールド素子分離構
造２を跨がるように電極形状にパターニングする。この
とき、素子活性領域において、電極形状に形成された部
位以外では、シリコン半導体基板１の表面が露出した状
態となる。続いて、全面にシリコン酸化膜を形成し、こ
のシリコン酸化膜の全面を異方性ドライエッチングし
て、シリコン酸化膜９、多結晶シリコン膜８、ゲート酸
化膜７及びサイドウォール６の側面にのみシリコン酸化
膜を残してサイドウォール１０を形成し、電極構造１１
を完成させる。この電極構造１１においては、メモリセ
ル領域内の素子活性領域においてパターニングされた多
結晶シリコン膜８がゲート電極となり、ワード線として
機能する。
領域及び周辺トランジスタ領域において、シリコン酸化
膜９、多結晶シリコン膜８及びゲート酸化膜７にフォト
リソグラフィー及びそれに続くドライエッチングを施
し、素子活性領域上及びフィールドシールド素子分離構
造２を跨がるように電極形状にパターニングする。この
とき、素子活性領域において、電極形状に形成された部
位以外では、シリコン半導体基板１の表面が露出した状
態となる。続いて、全面にシリコン酸化膜を形成し、こ
のシリコン酸化膜の全面を異方性ドライエッチングし
て、シリコン酸化膜９、多結晶シリコン膜８、ゲート酸
化膜７及びサイドウォール６の側面にのみシリコン酸化
膜を残してサイドウォール１０を形成し、電極構造１１
を完成させる。この電極構造１１においては、メモリセ
ル領域内の素子活性領域においてパターニングされた多
結晶シリコン膜８がゲート電極となり、ワード線として
機能する。
【００５４】続いて、低圧ＣＶＤ法により、素子活性領
域における隣接する電極構造１１間を埋め込むように、
全面に多結晶シリコン膜２２を形成する。このとき、多
結晶シリコン膜の導電性を向上させるために、成膜中に
ＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜
を形成してリン（Ｐ）を添加する。
域における隣接する電極構造１１間を埋め込むように、
全面に多結晶シリコン膜２２を形成する。このとき、多
結晶シリコン膜の導電性を向上させるために、成膜中に
ＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜
を形成してリン（Ｐ）を添加する。
【００５５】次に、図１（ｃ）に示すように、リンが添
加された多結晶シリコン膜２２をパターニングして各ゲ
ート電極構造１１上で分断し、引き出し電極１２を形成
する。次いで、シリコン半導体基板１を熱処理する。こ
のとき、引き出し電極１２から下層のシリコン半導体基
板１内にリンが熱拡散して、一対の不純物拡散層である
ソース１３及びドレイン１４が形成される。即ち、各引
き出し電極１２がソース１３及びドレイン１４のパッド
の機能を果たすことになる。
加された多結晶シリコン膜２２をパターニングして各ゲ
ート電極構造１１上で分断し、引き出し電極１２を形成
する。次いで、シリコン半導体基板１を熱処理する。こ
のとき、引き出し電極１２から下層のシリコン半導体基
板１内にリンが熱拡散して、一対の不純物拡散層である
ソース１３及びドレイン１４が形成される。即ち、各引
き出し電極１２がソース１３及びドレイン１４のパッド
の機能を果たすことになる。
【００５６】続いて、図２（ａ）に示すように、低圧Ｃ
ＶＤ法により、全面にシリコン酸化膜からなる層間絶縁
膜１５を形成し、この層間絶縁膜１５をパターニングし
て、各引き出し電極１２の表面の一部を露出させる。そ
の後、引き出し電極１２を介してドレイン１４と接続さ
れるように、ビット線（不図示）をパターン形成する。
ＶＤ法により、全面にシリコン酸化膜からなる層間絶縁
膜１５を形成し、この層間絶縁膜１５をパターニングし
て、各引き出し電極１２の表面の一部を露出させる。そ
の後、引き出し電極１２を介してドレイン１４と接続さ
れるように、ビット線（不図示）をパターン形成する。
【００５７】次に、低圧ＣＶＤ法により、全面に多結晶
シリコン膜を膜厚４００ｎｍ〜１０００ｎｍ程度に形成
し、この多結晶シリコン膜の導電性を向上させるため
に、成膜中にＰＨ3 ガスを流しながらノンドープの多結
晶シリコン膜を形成してリン（Ｐ）を添加する。
シリコン膜を膜厚４００ｎｍ〜１０００ｎｍ程度に形成
し、この多結晶シリコン膜の導電性を向上させるため
に、成膜中にＰＨ3 ガスを流しながらノンドープの多結
晶シリコン膜を形成してリン（Ｐ）を添加する。
【００５８】続いて、図２（ａ）及び図４（ａ）に示す
ように、多結晶シリコン膜をパターニングして、引き出
し電極１２を介してソース１３と接続されるように各ス
トレージノード電極１６を形成するとともに、層間絶縁
膜１５上に電気的に孤立したダミーパターン１７を同時
形成する。このダミーパターン１７は、膜厚が比較的大
きいストレージノード電極１６に起因して形成される段
差が最も大きくなる部位、ここではマトリクス状に各素
子活性領域に形成されるストレージノード電極１６のう
ち、外縁部に形成されるストレージノード電極１６に近
接するように形成される。
ように、多結晶シリコン膜をパターニングして、引き出
し電極１２を介してソース１３と接続されるように各ス
トレージノード電極１６を形成するとともに、層間絶縁
膜１５上に電気的に孤立したダミーパターン１７を同時
形成する。このダミーパターン１７は、膜厚が比較的大
きいストレージノード電極１６に起因して形成される段
差が最も大きくなる部位、ここではマトリクス状に各素
子活性領域に形成されるストレージノード電極１６のう
ち、外縁部に形成されるストレージノード電極１６に近
接するように形成される。
【００５９】次に、図２（ｂ）に示すように、ＣＶＤ法
により、ストレージノード電極１６上及びダミーパター
ン１７上を含む全面に、シリコン窒化膜からなる誘電体
膜１８を形成する。ここで、誘電体膜としては、シリコ
ン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化
膜を順次形成してなる２層構造のＮＯ膜や、シリコン窒
化膜、シリコン酸化膜及びシリコン窒化膜を順次形成し
てなる３層構造のＯＮＯ膜を形成しても好適である。
により、ストレージノード電極１６上及びダミーパター
ン１７上を含む全面に、シリコン窒化膜からなる誘電体
膜１８を形成する。ここで、誘電体膜としては、シリコ
ン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化
膜を順次形成してなる２層構造のＮＯ膜や、シリコン窒
化膜、シリコン酸化膜及びシリコン窒化膜を順次形成し
てなる３層構造のＯＮＯ膜を形成しても好適である。
【００６０】続いて、低圧ＣＶＤ法により、誘電体膜１
８上に多結晶シリコン膜を膜厚５０ｎｍ〜２００ｎｍ程
度に形成し、多結晶シリコン膜にフォトリソグラフィー
及びそれに続くドライエッチングを施して、マトリクス
状に整列した各ストレージノード電極１６及びダミーパ
ターン１７を誘電体膜１８を介して覆うセルプレート電
極１９をパターン形成する。
８上に多結晶シリコン膜を膜厚５０ｎｍ〜２００ｎｍ程
度に形成し、多結晶シリコン膜にフォトリソグラフィー
及びそれに続くドライエッチングを施して、マトリクス
状に整列した各ストレージノード電極１６及びダミーパ
ターン１７を誘電体膜１８を介して覆うセルプレート電
極１９をパターン形成する。
【００６１】なお、図５（ａ）に示すように、ダミーパ
ターン１７上に誘電体膜１８及びセルプレート電極１９
が存しないようにしてもよい。この場合、図１（ａ）〜
図２（ｂ）の工程後、セルプレート電極１９をパターン
形成する際に、ダミーパターン１７上の多結晶シリコン
膜の部位が露出するようにフォトマスクを形成する。そ
の結果、セルプレート電極１９をパターニングするとき
に、ダミーパターン１７の側面を覆う主に多結晶シリコ
ン膜からなるサイドウォール２０が形成されることにな
る。
ターン１７上に誘電体膜１８及びセルプレート電極１９
が存しないようにしてもよい。この場合、図１（ａ）〜
図２（ｂ）の工程後、セルプレート電極１９をパターン
形成する際に、ダミーパターン１７上の多結晶シリコン
膜の部位が露出するようにフォトマスクを形成する。そ
の結果、セルプレート電極１９をパターニングするとき
に、ダミーパターン１７の側面を覆う主に多結晶シリコ
ン膜からなるサイドウォール２０が形成されることにな
る。
【００６２】次に、図２（ｃ）に示すように、ＣＶＤ法
により、セルプレート電極１９上を含む全面に層間絶縁
膜、ここではＢＰＳＧ（Boro-Phospho Silicate Glass
）膜２１を膜厚４００ｎｍ〜７００ｎｍ程度に形成す
る。なお、層間絶縁膜として、ＢＰＳＧ膜２１の代わり
に、ＰＳＧ（Phospho-Silicate Glass) 膜を用いたり、
あるいは、ＣＶＤ法によるシリコン酸化膜、ＳＯＧ（Sp
in On Glass ）膜、シリコン酸化膜を順次積層した３層
構造膜を用いてもよい。
により、セルプレート電極１９上を含む全面に層間絶縁
膜、ここではＢＰＳＧ（Boro-Phospho Silicate Glass
）膜２１を膜厚４００ｎｍ〜７００ｎｍ程度に形成す
る。なお、層間絶縁膜として、ＢＰＳＧ膜２１の代わり
に、ＰＳＧ（Phospho-Silicate Glass) 膜を用いたり、
あるいは、ＣＶＤ法によるシリコン酸化膜、ＳＯＧ（Sp
in On Glass ）膜、シリコン酸化膜を順次積層した３層
構造膜を用いてもよい。
【００６３】次に、シリコン半導体基板１に８５０℃〜
９００℃程度、１０分〜３０分程度の熱処理を施すこと
により、ＢＰＳＧ膜２１の表面をリフローさせる。ここ
で、ダミーパターン１７を電極構造１１に沿って多数設
けたり、長さの長いダミーパターンを設けることによ
り、メモリセル領域におけるＢＰＳＧ膜の平坦性を改善
できる。その後、図３（ａ）に示すように、ＢＰＳＧ膜
２１の表面をエッチバックする。ここで、熱処理の後に
は、ダミーパターン１７の近傍における段差（高さが
１．０μｍ〜２．０μｍ程度）の傾斜が急峻であるた
め、このダミーパターン１７の近傍でＢＰＳＧ膜２１の
膜厚が最も小さくなっている。従って、ダミーパターン
１７をエッチバックを終了させる指標として、ダミーパ
ターン１７を覆うセルプレート電極１９の一部が露出す
るまでエッチバックを行う。具体的には、ダミーパター
ン１７を誘電体膜１８を介して覆うセルプレート電極１
９の全部が露出した状態を１００％とすると、０．５〜
２％程度が露出した状態でエッチバックを終了させる。
９００℃程度、１０分〜３０分程度の熱処理を施すこと
により、ＢＰＳＧ膜２１の表面をリフローさせる。ここ
で、ダミーパターン１７を電極構造１１に沿って多数設
けたり、長さの長いダミーパターンを設けることによ
り、メモリセル領域におけるＢＰＳＧ膜の平坦性を改善
できる。その後、図３（ａ）に示すように、ＢＰＳＧ膜
２１の表面をエッチバックする。ここで、熱処理の後に
は、ダミーパターン１７の近傍における段差（高さが
１．０μｍ〜２．０μｍ程度）の傾斜が急峻であるた
め、このダミーパターン１７の近傍でＢＰＳＧ膜２１の
膜厚が最も小さくなっている。従って、ダミーパターン
１７をエッチバックを終了させる指標として、ダミーパ
ターン１７を覆うセルプレート電極１９の一部が露出す
るまでエッチバックを行う。具体的には、ダミーパター
ン１７を誘電体膜１８を介して覆うセルプレート電極１
９の全部が露出した状態を１００％とすると、０．５〜
２％程度が露出した状態でエッチバックを終了させる。
【００６４】ここで、図５（ａ）のようにダミーパター
ン１７の側面にサイドウォール２０が形成された場合に
は、図５（ｂ）に示すように、ダミーパターン１７をエ
ッチバックを終了させる指標として、ダミーパターン１
７の一部（及びサイドウォール２０の一部）が露出する
までエッチバックを行う。
ン１７の側面にサイドウォール２０が形成された場合に
は、図５（ｂ）に示すように、ダミーパターン１７をエ
ッチバックを終了させる指標として、ダミーパターン１
７の一部（及びサイドウォール２０の一部）が露出する
までエッチバックを行う。
【００６５】上記の場合には、セルプレート電極１９の
膜厚分だけ、ダミーパターン１７の高さが低く形成され
ているので、このエッチバック工程において、メモリセ
ル領域とその周辺回路領域との境界領域における段差を
段階的に緩和する効果がある。
膜厚分だけ、ダミーパターン１７の高さが低く形成され
ているので、このエッチバック工程において、メモリセ
ル領域とその周辺回路領域との境界領域における段差を
段階的に緩和する効果がある。
【００６６】続いて、図１〜３の断面図に現れていない
領域において、ＢＰＳＧ膜２１及び層間絶縁膜１５を穿
ち電極構造１１のゲート電極８の表面の一部を露出させ
るコンタクト孔を形成し、スパッタ法によりコンタクト
孔内にＴｉ（チタン）を膜厚２０〜４０ｎｍ程度、Ｔｉ
Ｎ（窒化チタン）を膜厚５０〜１００ｎｍ程度に順次積
層して下地膜を形成する。引き続きＣＶＤ法によりコン
タクト孔を埋め込むようにＷ（タングステン）を形成し
て、異方性ドライエッチングを施すことにより、コンタ
クト孔を充填するタングステンプラグ（不図示）を形成
する。
領域において、ＢＰＳＧ膜２１及び層間絶縁膜１５を穿
ち電極構造１１のゲート電極８の表面の一部を露出させ
るコンタクト孔を形成し、スパッタ法によりコンタクト
孔内にＴｉ（チタン）を膜厚２０〜４０ｎｍ程度、Ｔｉ
Ｎ（窒化チタン）を膜厚５０〜１００ｎｍ程度に順次積
層して下地膜を形成する。引き続きＣＶＤ法によりコン
タクト孔を埋め込むようにＷ（タングステン）を形成し
て、異方性ドライエッチングを施すことにより、コンタ
クト孔を充填するタングステンプラグ（不図示）を形成
する。
【００６７】次に、図３（ｂ）及び図４（ｃ）に示すよ
うに、スパッタ法により、タングステンプラグ上を含む
ＢＰＳＧ膜２１の全面に下地膜２３としてのＴｉＮ膜を
膜厚５０ｎｍ〜１００ｎｍ程度に形成し、引き続き下地
膜２３上にスパッタ法によりアルミニウム合金膜を形成
する。続いて、これらアルミニウム合金膜及びＴｉＮ膜
にフォトリソグラフィー及びそれに続くドライエッチン
グを施し、タングステンプラグと接続された金属配線膜
２４と、ＢＰＳＧ膜２１の表面から露出したセルプレー
ト電極１９の一部と接続された金属配線膜２５とを形成
する。ここで、金属配線膜２４は、上述したコンタクト
孔を通じてゲート電極８と接続され、ゲート電極８の低
抵抗化に寄与する裏打ち配線として機能する。一方、金
属配線膜２５は、ダミーパターン１７の近傍における傾
斜を緩和する機能を有するとともに、セルプレート電極
１９の電位を所定値、例えば、１／２×ＶCCに固定する
機能を有する。
うに、スパッタ法により、タングステンプラグ上を含む
ＢＰＳＧ膜２１の全面に下地膜２３としてのＴｉＮ膜を
膜厚５０ｎｍ〜１００ｎｍ程度に形成し、引き続き下地
膜２３上にスパッタ法によりアルミニウム合金膜を形成
する。続いて、これらアルミニウム合金膜及びＴｉＮ膜
にフォトリソグラフィー及びそれに続くドライエッチン
グを施し、タングステンプラグと接続された金属配線膜
２４と、ＢＰＳＧ膜２１の表面から露出したセルプレー
ト電極１９の一部と接続された金属配線膜２５とを形成
する。ここで、金属配線膜２４は、上述したコンタクト
孔を通じてゲート電極８と接続され、ゲート電極８の低
抵抗化に寄与する裏打ち配線として機能する。一方、金
属配線膜２５は、ダミーパターン１７の近傍における傾
斜を緩和する機能を有するとともに、セルプレート電極
１９の電位を所定値、例えば、１／２×ＶCCに固定する
機能を有する。
【００６８】上述したように、第１の実施形態のＤＲＡ
Ｍの製造方法によれば、ストレージノード電極１６と共
に同一の階層位置にダミーパターン１７を形成する。こ
のように、ダミーパターン１７は所定の導電膜と共にパ
ターン形成されるため、工程数を増やすことなく簡易に
形成される。そして、このダミーパターン１７を覆う導
電膜、ここではセルプレート電極１９の一部が露出する
までＢＰＳＧ膜２１の表層を除去して平坦化する。この
とき、ダミーパターン１７が指標となって設計通りに正
確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１が
形成される。ダミーパターン１７はストレージノード電
極として機能するものではないため、短絡を懸念するこ
となく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、こ
こでは金属配線膜２４，２５を形成することができる。
Ｍの製造方法によれば、ストレージノード電極１６と共
に同一の階層位置にダミーパターン１７を形成する。こ
のように、ダミーパターン１７は所定の導電膜と共にパ
ターン形成されるため、工程数を増やすことなく簡易に
形成される。そして、このダミーパターン１７を覆う導
電膜、ここではセルプレート電極１９の一部が露出する
までＢＰＳＧ膜２１の表層を除去して平坦化する。この
とき、ダミーパターン１７が指標となって設計通りに正
確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１が
形成される。ダミーパターン１７はストレージノード電
極として機能するものではないため、短絡を懸念するこ
となく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、こ
こでは金属配線膜２４，２５を形成することができる。
【００６９】更に、金属配線膜２５を積極的にダミーパ
ターン１７と電気的に接続されるように形成することに
より、金属配線膜２５が、ダミーパターン１７の近傍の
傾斜の低減化に寄与するとともに、ダミーパターン１７
を覆うセルプレート電極１９の電位を固定する機能を果
たす。
ターン１７と電気的に接続されるように形成することに
より、金属配線膜２５が、ダミーパターン１７の近傍の
傾斜の低減化に寄与するとともに、ダミーパターン１７
を覆うセルプレート電極１９の電位を固定する機能を果
たす。
【００７０】次いで、第１の実施形態のいくつかの変形
例について説明する。なお、第１の実施形態のＤＲＡＭ
と同一の構成要素等については同一の符号を記して説明
を省略する。
例について説明する。なお、第１の実施形態のＤＲＡＭ
と同一の構成要素等については同一の符号を記して説明
を省略する。
【００７１】（変形例１）先ず、変形例１について説明
する。この変形例１のＤＲＡＭは、第１の実施形態のＤ
ＲＡＭとほぼ同様の構成を有するが、そのダミーパター
ンの形状が異なる。
する。この変形例１のＤＲＡＭは、第１の実施形態のＤ
ＲＡＭとほぼ同様の構成を有するが、そのダミーパター
ンの形状が異なる。
【００７２】変形例１のＤＲＡＭにおいては、図６に示
すように、ダミーパターン３１が、マトリクス状に整列
したストレージノード電極１６の外縁の１辺に沿って外
方に凸部３２を有して一体形成されている。
すように、ダミーパターン３１が、マトリクス状に整列
したストレージノード電極１６の外縁の１辺に沿って外
方に凸部３２を有して一体形成されている。
【００７３】この変形例１のＤＲＡＭによれば、第１の
実施形態の場合と同様に、ストレージノード電極１６と
共に同一の階層位置にダミーパターン３１を形成する。
このように、ダミーパターン３１は所定の導電膜と共に
パターン形成されるため、工程数を増やすことなく簡易
に形成される。そして、このダミーパターン３１を覆う
導電膜、ここではセルプレート電極１９の一部が露出す
るまでＢＰＳＧ膜２１の表層を除去して平坦化する。こ
のとき、ダミーパターン３１が指標となって設計通りに
正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１
が形成される。ダミーパターン３１はストレージノード
電極として機能するものではないため、短絡を懸念する
ことなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、
ここでは金属配線膜２４，２５を形成することができ
る。
実施形態の場合と同様に、ストレージノード電極１６と
共に同一の階層位置にダミーパターン３１を形成する。
このように、ダミーパターン３１は所定の導電膜と共に
パターン形成されるため、工程数を増やすことなく簡易
に形成される。そして、このダミーパターン３１を覆う
導電膜、ここではセルプレート電極１９の一部が露出す
るまでＢＰＳＧ膜２１の表層を除去して平坦化する。こ
のとき、ダミーパターン３１が指標となって設計通りに
正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１
が形成される。ダミーパターン３１はストレージノード
電極として機能するものではないため、短絡を懸念する
ことなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、
ここでは金属配線膜２４，２５を形成することができ
る。
【００７４】更に、金属配線膜２５を積極的にダミーパ
ターン３１と接続されるように形成することにより、金
属配線膜２５が、ダミーパターン３１の近傍の傾斜の低
減化に寄与するとともに、ダミーパターン３１を覆うセ
ルプレート電極１９の電位を固定する機能を果たす。
ターン３１と接続されるように形成することにより、金
属配線膜２５が、ダミーパターン３１の近傍の傾斜の低
減化に寄与するとともに、ダミーパターン３１を覆うセ
ルプレート電極１９の電位を固定する機能を果たす。
【００７５】更に、ダミーパターン３１は、膜厚が比較
的大きいストレージノード電極１６に起因して形成され
る段差が最も大きくなる部位、ここではマトリクス状に
各素子活性領域に形成されるストレージノード電極１６
のうち、外縁部の１辺に近接して形成される１列のスト
レージノード電極１６に近接して形成されているため、
ダミーパターン３１が指標となって更に設計通りに正確
に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１を形
成することが可能となり、ダミーパターン３１の近傍の
傾斜の更なる緩和化を図ることができる。
的大きいストレージノード電極１６に起因して形成され
る段差が最も大きくなる部位、ここではマトリクス状に
各素子活性領域に形成されるストレージノード電極１６
のうち、外縁部の１辺に近接して形成される１列のスト
レージノード電極１６に近接して形成されているため、
ダミーパターン３１が指標となって更に設計通りに正確
に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１を形
成することが可能となり、ダミーパターン３１の近傍の
傾斜の更なる緩和化を図ることができる。
【００７６】（変形例２）続いて、第１の実施形態の変
形例２について説明する。この変形例２のＤＲＡＭは、
第１の実施形態及び変形例１のＤＲＡＭとほぼ同様の構
成を有するが、そのストレージノード電極及びダミーパ
ターンの形状が異なる点で相違する。
形例２について説明する。この変形例２のＤＲＡＭは、
第１の実施形態及び変形例１のＤＲＡＭとほぼ同様の構
成を有するが、そのストレージノード電極及びダミーパ
ターンの形状が異なる点で相違する。
【００７７】変形例２のＤＲＡＭにおいては、図７に示
すように、ストレージノード電極４１が、５角以上の多
角形状、ここでは６角形状にパターン形成されており、
３ピッチをもって繰り返すように格子状に配列してい
る。一方、ダミーパターン４２は、ストレージノード電
極４１と同様に６角形状を有し、メモリセルアレイ４３
の全体を囲むように、行方向及び列方向にそれぞれスト
レージノード電極４１の２つおきに配列するようにパタ
ーン形成されている。ここで、ＢＰＳＧ膜２１のエッチ
バックの際の制御性等を考慮して、ダミーパターン４２
の幅を、ストレージノード電極４１の幅に比して若干、
例えば１μｍ〜２μｍ狭く形成してもよい。
すように、ストレージノード電極４１が、５角以上の多
角形状、ここでは６角形状にパターン形成されており、
３ピッチをもって繰り返すように格子状に配列してい
る。一方、ダミーパターン４２は、ストレージノード電
極４１と同様に６角形状を有し、メモリセルアレイ４３
の全体を囲むように、行方向及び列方向にそれぞれスト
レージノード電極４１の２つおきに配列するようにパタ
ーン形成されている。ここで、ＢＰＳＧ膜２１のエッチ
バックの際の制御性等を考慮して、ダミーパターン４２
の幅を、ストレージノード電極４１の幅に比して若干、
例えば１μｍ〜２μｍ狭く形成してもよい。
【００７８】この変形例２のＤＲＡＭによれば、第１の
実施形態の場合と同様に、ストレージノード電極４１と
共に同一の階層位置にダミーパターン４２を形成する。
このように、ダミーパターン４２は所定の導電膜と共に
パターン形成されるため、工程数を増やすことなく簡易
に形成される。そして、このダミーパターン４２を覆う
導電膜、ここではセルプレート電極１９の一部が露出す
るまでＢＰＳＧ膜２１の表層を除去して平坦化する。こ
のとき、ダミーパターン４２が指標となって設計通りに
正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１
が形成される。ダミーパターン４２はストレージノード
電極として機能するものではないため、短絡を懸念する
ことなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、
ここでは金属配線膜２４，２５を形成することができ
る。
実施形態の場合と同様に、ストレージノード電極４１と
共に同一の階層位置にダミーパターン４２を形成する。
このように、ダミーパターン４２は所定の導電膜と共に
パターン形成されるため、工程数を増やすことなく簡易
に形成される。そして、このダミーパターン４２を覆う
導電膜、ここではセルプレート電極１９の一部が露出す
るまでＢＰＳＧ膜２１の表層を除去して平坦化する。こ
のとき、ダミーパターン４２が指標となって設計通りに
正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１
が形成される。ダミーパターン４２はストレージノード
電極として機能するものではないため、短絡を懸念する
ことなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、
ここでは金属配線膜２４，２５を形成することができ
る。
【００７９】更に、金属配線膜２５を積極的にダミーパ
ターン４２と接続されるように形成することにより、金
属配線膜２５が、ダミーパターン４２の近傍の傾斜の低
減化に寄与するとともに、ダミーパターン４２を覆うセ
ルプレート電極１９の電位を固定する機能を果たす。
ターン４２と接続されるように形成することにより、金
属配線膜２５が、ダミーパターン４２の近傍の傾斜の低
減化に寄与するとともに、ダミーパターン４２を覆うセ
ルプレート電極１９の電位を固定する機能を果たす。
【００８０】更に、ダミーパターン４２は、膜厚が比較
的大きいストレージノード電極４１に起因して形成され
る段差が最も大きくなる部位、ここではマトリクス状に
各素子活性領域に形成されるストレージノード電極４１
のうち、外縁部の４辺に近接して形成されるストレージ
ノード電極４１の２つおきに近接して形成されているた
め、ダミーパターン４２が指標となって更に設計通りに
正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１
を形成することが可能となり、ダミーパターン４１の近
傍の傾斜の更なる低減化を図ることができる。
的大きいストレージノード電極４１に起因して形成され
る段差が最も大きくなる部位、ここではマトリクス状に
各素子活性領域に形成されるストレージノード電極４１
のうち、外縁部の４辺に近接して形成されるストレージ
ノード電極４１の２つおきに近接して形成されているた
め、ダミーパターン４２が指標となって更に設計通りに
正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１
を形成することが可能となり、ダミーパターン４１の近
傍の傾斜の更なる低減化を図ることができる。
【００８１】（第２の実施形態）次いで、本発明の第２
の実施形態について説明する。この第２の実施形態のＤ
ＲＡＭは、第１の実施形態のＤＲＡＭとほぼ同様の構成
を有するが、そのダミーパターンとなる導電膜の種類が
異なる（加わる）点で相違する。第２の実施形態におい
ては、このＤＲＡＭの構成を製造方法とともに説明す
る。図８〜図１０は、第２の実施形態のＤＲＡＭの製造
方法の主要工程を順に示す概略断面図である。なお、第
１の実施形態のＤＲＡＭと同一の構成要素等については
同一の符号を記す。また、周辺トランジスタ領域につい
ては第１の実施形態のものと同一なので、図面及び説明
において省略する。
の実施形態について説明する。この第２の実施形態のＤ
ＲＡＭは、第１の実施形態のＤＲＡＭとほぼ同様の構成
を有するが、そのダミーパターンとなる導電膜の種類が
異なる（加わる）点で相違する。第２の実施形態におい
ては、このＤＲＡＭの構成を製造方法とともに説明す
る。図８〜図１０は、第２の実施形態のＤＲＡＭの製造
方法の主要工程を順に示す概略断面図である。なお、第
１の実施形態のＤＲＡＭと同一の構成要素等については
同一の符号を記す。また、周辺トランジスタ領域につい
ては第１の実施形態のものと同一なので、図面及び説明
において省略する。
【００８２】第２の実施形態のＤＲＡＭを製造する際に
は、先ず図１（ａ）までは第１の実施形態の場合と同様
に行う。
は、先ず図１（ａ）までは第１の実施形態の場合と同様
に行う。
【００８３】続いて、図８（ａ）に示すように、シリコ
ン酸化膜９、多結晶シリコン膜８及びゲート酸化膜７に
フォトリソグラフィー及びそれに続くドライエッチング
を施し、素子活性領域上及びフィールドシールド素子分
離構造２を跨がるように電極形状にパターニングすると
ともに、電極形状のうち、外縁部の電極形状に近接する
部位に多結晶シリコン膜８からなるダミーパターン５１
を形成する。このとき、素子活性領域において、電極形
状に形成された部位以外では、シリコン半導体基板１の
表面が露出した状態となる。続いて、全面にシリコン酸
化膜を形成し、このシリコン酸化膜の全面を異方性ドラ
イエッチングして、電極形状のシリコン酸化膜９、多結
晶シリコン膜８、ゲート酸化膜７及びサイドウォール６
の側面と、ダミーパターン５１及びゲート酸化膜７の側
面にのみシリコン酸化膜を残してサイドウォール１０を
形成し、電極構造１１を完成させる。ここで、電極構造
１１においては、素子活性領域においてパターニングさ
れた多結晶シリコン膜８がゲート電極となり、ワード線
として機能する。一方、ダミーパターン５１は電気的に
孤立した状態とされる。
ン酸化膜９、多結晶シリコン膜８及びゲート酸化膜７に
フォトリソグラフィー及びそれに続くドライエッチング
を施し、素子活性領域上及びフィールドシールド素子分
離構造２を跨がるように電極形状にパターニングすると
ともに、電極形状のうち、外縁部の電極形状に近接する
部位に多結晶シリコン膜８からなるダミーパターン５１
を形成する。このとき、素子活性領域において、電極形
状に形成された部位以外では、シリコン半導体基板１の
表面が露出した状態となる。続いて、全面にシリコン酸
化膜を形成し、このシリコン酸化膜の全面を異方性ドラ
イエッチングして、電極形状のシリコン酸化膜９、多結
晶シリコン膜８、ゲート酸化膜７及びサイドウォール６
の側面と、ダミーパターン５１及びゲート酸化膜７の側
面にのみシリコン酸化膜を残してサイドウォール１０を
形成し、電極構造１１を完成させる。ここで、電極構造
１１においては、素子活性領域においてパターニングさ
れた多結晶シリコン膜８がゲート電極となり、ワード線
として機能する。一方、ダミーパターン５１は電気的に
孤立した状態とされる。
【００８４】次に、低圧ＣＶＤ法により、素子活性領域
における隣接する電極構造１１間を埋め込むように、全
面に多結晶シリコン膜を形成する。このとき、多結晶シ
リコン膜の導電性を向上させるために、成膜中にＰＨ3
ガスを流しながらノンドープの多結晶シリコン膜を形成
してリン（Ｐ）を添加する。
における隣接する電極構造１１間を埋め込むように、全
面に多結晶シリコン膜を形成する。このとき、多結晶シ
リコン膜の導電性を向上させるために、成膜中にＰＨ3
ガスを流しながらノンドープの多結晶シリコン膜を形成
してリン（Ｐ）を添加する。
【００８５】続いて、図８（ｂ）に示すように、リンが
添加された多結晶シリコン膜をパターニングして各電極
構造１１上で分断し、引き出し電極１２を形成する。次
いで、シリコン半導体基板１を熱処理する。このとき、
引き出し電極１２から下層のシリコン半導体基板１内に
リンが熱拡散して、一対の不純物拡散層であるソース１
３及びドレイン１４が形成される。即ち、各引き出し電
極１２がソース１３及びドレイン１４のパッドの機能を
果たすことになる。
添加された多結晶シリコン膜をパターニングして各電極
構造１１上で分断し、引き出し電極１２を形成する。次
いで、シリコン半導体基板１を熱処理する。このとき、
引き出し電極１２から下層のシリコン半導体基板１内に
リンが熱拡散して、一対の不純物拡散層であるソース１
３及びドレイン１４が形成される。即ち、各引き出し電
極１２がソース１３及びドレイン１４のパッドの機能を
果たすことになる。
【００８６】続いて、低圧ＣＶＤ法により、全面にシリ
コン酸化膜からなる層間絶縁膜１５を形成し、この層間
絶縁膜１５をパターニングして、各引き出し電極１２の
表面の一部を露出させる。その後、引き出し電極１２を
介してドレイン１４と接続されるように、ビット線（不
図示）をパターン形成する。
コン酸化膜からなる層間絶縁膜１５を形成し、この層間
絶縁膜１５をパターニングして、各引き出し電極１２の
表面の一部を露出させる。その後、引き出し電極１２を
介してドレイン１４と接続されるように、ビット線（不
図示）をパターン形成する。
【００８７】次に、低圧ＣＶＤ法により、全面に多結晶
シリコン膜を膜厚４００ｎｍ〜１０００ｎｍ程度に形成
し、この多結晶シリコン膜の導電性を向上させるため
に、成膜中にＰＨ3 ガスを流しながらノンドープの多結
晶シリコン膜を形成してリン（Ｐ）を添加する。
シリコン膜を膜厚４００ｎｍ〜１０００ｎｍ程度に形成
し、この多結晶シリコン膜の導電性を向上させるため
に、成膜中にＰＨ3 ガスを流しながらノンドープの多結
晶シリコン膜を形成してリン（Ｐ）を添加する。
【００８８】続いて、図８（ｃ）に示すように、多結晶
シリコン膜をパターニングして、引き出し電極１２を介
してソース１３と接続されるように各ストレージノード
電極１６を形成するとともに、層間絶縁膜１５上に電気
的に孤立したダミーパターン１７を同時形成する。ここ
で、ダミーパターン１７は、その外方の端部が層間絶縁
膜１５及びシリコン酸化膜９を介した下層のダミーパタ
ーン５１の端部よりも若干内方に位置するように形成さ
れる。これらダミーパターン５１，１７は、膜厚が比較
的大きいストレージノード電極１６に起因して形成され
る段差が最も大きくなる部位、ここではマトリクス状に
各素子活性領域に形成されるストレージノード電極１６
のうち、外縁部に形成されるストレージノード電極１６
に近接するように形成される。
シリコン膜をパターニングして、引き出し電極１２を介
してソース１３と接続されるように各ストレージノード
電極１６を形成するとともに、層間絶縁膜１５上に電気
的に孤立したダミーパターン１７を同時形成する。ここ
で、ダミーパターン１７は、その外方の端部が層間絶縁
膜１５及びシリコン酸化膜９を介した下層のダミーパタ
ーン５１の端部よりも若干内方に位置するように形成さ
れる。これらダミーパターン５１，１７は、膜厚が比較
的大きいストレージノード電極１６に起因して形成され
る段差が最も大きくなる部位、ここではマトリクス状に
各素子活性領域に形成されるストレージノード電極１６
のうち、外縁部に形成されるストレージノード電極１６
に近接するように形成される。
【００８９】次に、図９（ａ）に示すように、ＣＶＤ法
により、ストレージノード電極１６上及びダミーパター
ン１７上を含む全面に、シリコン窒化膜からなる誘電体
膜１８を形成する。ここで、誘電体膜としては、シリコ
ン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化
膜を順次形成してなる２層構造のＮＯ膜や、シリコン窒
化膜、シリコン酸化膜及びシリコン窒化膜を順次形成し
てなる３層構造のＯＮＯ膜を形成しても好適である。
により、ストレージノード電極１６上及びダミーパター
ン１７上を含む全面に、シリコン窒化膜からなる誘電体
膜１８を形成する。ここで、誘電体膜としては、シリコ
ン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化
膜を順次形成してなる２層構造のＮＯ膜や、シリコン窒
化膜、シリコン酸化膜及びシリコン窒化膜を順次形成し
てなる３層構造のＯＮＯ膜を形成しても好適である。
【００９０】続いて、低圧ＣＶＤ法により、誘電体膜１
８上に多結晶シリコン膜を膜厚１００ｎｍ〜２００ｎｍ
程度に形成し、多結晶シリコン膜にフォトリソグラフィ
ー及びそれに続くドライエッチングを施して、マトリク
ス状に整列した各ストレージノード電極１６及びダミー
パターン１７を誘電体膜１８を介して覆うセルプレート
電極１９をパターン形成する。
８上に多結晶シリコン膜を膜厚１００ｎｍ〜２００ｎｍ
程度に形成し、多結晶シリコン膜にフォトリソグラフィ
ー及びそれに続くドライエッチングを施して、マトリク
ス状に整列した各ストレージノード電極１６及びダミー
パターン１７を誘電体膜１８を介して覆うセルプレート
電極１９をパターン形成する。
【００９１】なお、ダミーパターン１７上に誘電体膜１
８及びセルプレート電極１９が存しないようにしてもよ
い。この場合、セルプレート電極１９をパターン形成す
る際に、ダミーパターン１７上の多結晶シリコン膜の部
位が露出するようにフォトマスクを形成する。従って、
第１の実施形態の図６と同様に、セルプレート電極１９
をパターニングするときに、ダミーパターン１７の側面
を覆う主に多結晶シリコン膜からなるサイドウォール２
０が形成されることになる。
８及びセルプレート電極１９が存しないようにしてもよ
い。この場合、セルプレート電極１９をパターン形成す
る際に、ダミーパターン１７上の多結晶シリコン膜の部
位が露出するようにフォトマスクを形成する。従って、
第１の実施形態の図６と同様に、セルプレート電極１９
をパターニングするときに、ダミーパターン１７の側面
を覆う主に多結晶シリコン膜からなるサイドウォール２
０が形成されることになる。
【００９２】次に、図９（ｂ）に示すように、ＣＶＤ法
により、セルプレート電極１９上を含む全面に層間絶縁
膜、ここではＢＰＳＧ膜２１を膜厚４００ｎｍ〜７００
ｎｍ程度に形成する。なお、層間絶縁膜として、ＢＰＳ
Ｇ膜２１の代わりに、ＰＳＧ膜を用いたり、あるいは、
ＣＶＤ法によるシリコン酸化膜、ＳＯＧ膜、シリコン酸
化膜を順次積層した３層構造膜を用いてもよい。
により、セルプレート電極１９上を含む全面に層間絶縁
膜、ここではＢＰＳＧ膜２１を膜厚４００ｎｍ〜７００
ｎｍ程度に形成する。なお、層間絶縁膜として、ＢＰＳ
Ｇ膜２１の代わりに、ＰＳＧ膜を用いたり、あるいは、
ＣＶＤ法によるシリコン酸化膜、ＳＯＧ膜、シリコン酸
化膜を順次積層した３層構造膜を用いてもよい。
【００９３】次に、図１０（ａ）に示すように、シリコ
ン半導体基板１に８５０℃〜９００℃程度、１０分〜３
０分程度の熱処理を施すことにより、ＢＰＳＧ膜２１の
表面をリフローさせる。その後、図１０（ａ）に示すよ
うに、ＢＰＳＧ膜２１の表面をエッチバックする。ここ
で、熱処理の後には、ダミーパターン５１，１７の近傍
における段差（高さが１．０μｍ〜２．０μｍ程度）の
傾斜が急峻であるため、ダミーパターン１７の近傍でＢ
ＰＳＧ膜２１の膜厚が最も小さくなっている（ダミーパ
ターン５１の近傍でＢＰＳＧ膜２１の膜厚が最も小さく
なっている場合も考えられる。）。従って、ダミーパタ
ーン１７をエッチバックを終了させる指標として、ダミ
ーパターン１７を覆うセルプレート電極１９の一部が露
出するまでエッチバックを行う。具体的には、ダミーパ
ターン１７を誘電体膜１８を介して覆うセルプレート電
極１９の全部が露出した状態を１００％とすると、１％
程度が露出した状態でエッチバックを終了させる。
ン半導体基板１に８５０℃〜９００℃程度、１０分〜３
０分程度の熱処理を施すことにより、ＢＰＳＧ膜２１の
表面をリフローさせる。その後、図１０（ａ）に示すよ
うに、ＢＰＳＧ膜２１の表面をエッチバックする。ここ
で、熱処理の後には、ダミーパターン５１，１７の近傍
における段差（高さが１．０μｍ〜２．０μｍ程度）の
傾斜が急峻であるため、ダミーパターン１７の近傍でＢ
ＰＳＧ膜２１の膜厚が最も小さくなっている（ダミーパ
ターン５１の近傍でＢＰＳＧ膜２１の膜厚が最も小さく
なっている場合も考えられる。）。従って、ダミーパタ
ーン１７をエッチバックを終了させる指標として、ダミ
ーパターン１７を覆うセルプレート電極１９の一部が露
出するまでエッチバックを行う。具体的には、ダミーパ
ターン１７を誘電体膜１８を介して覆うセルプレート電
極１９の全部が露出した状態を１００％とすると、１％
程度が露出した状態でエッチバックを終了させる。
【００９４】続いて、図８〜図１０の断面図に現れてい
ない領域において、ＢＰＳＧ膜２１及び層間絶縁膜１５
を穿ち電極構造１１のゲート電極８の表面の一部を露出
させるコンタクト孔を形成し、スパッタ法によりコンタ
クト孔内にＴｉ（チタン）を膜厚２０〜４０ｎｍ程度、
ＴｉＮ（窒化チタン）を膜厚５０〜１００ｎｍ程度に順
次積層して下地膜を形成する。引き続きＣＶＤ法により
コンタクト孔を埋め込むようにＷ（タングステン）を形
成して、異方性ドライエッチングを施すことにより、コ
ンタクト孔を充填するタングステンプラグを形成する。
ない領域において、ＢＰＳＧ膜２１及び層間絶縁膜１５
を穿ち電極構造１１のゲート電極８の表面の一部を露出
させるコンタクト孔を形成し、スパッタ法によりコンタ
クト孔内にＴｉ（チタン）を膜厚２０〜４０ｎｍ程度、
ＴｉＮ（窒化チタン）を膜厚５０〜１００ｎｍ程度に順
次積層して下地膜を形成する。引き続きＣＶＤ法により
コンタクト孔を埋め込むようにＷ（タングステン）を形
成して、異方性ドライエッチングを施すことにより、コ
ンタクト孔を充填するタングステンプラグを形成する。
【００９５】次に、図１０（ｂ）に示すように、スパッ
タ法により、タングステンプラグ上を含むＢＰＳＧ膜２
１の全面に下地膜２３としてのＴｉＮ膜を膜厚５０ｎｍ
〜１００ｎｍ程度に形成し、引き続き下地膜２３上にス
パッタ法によりアルミニウム合金膜を形成する。続い
て、これらアルミニウム合金膜及びＴｉＮ膜にフォトリ
ソグラフィー及びそれに続くドライエッチングを施し、
タングステンプラグと接続された金属配線膜２４と、Ｂ
ＰＳＧ膜２１の表面から露出したセルプレート電極１９
の一部と接続された金属配線膜２５とを形成する。ここ
で、金属配線膜２４は、上述したコンタクト孔を通じて
ゲート電極８と接続され、ゲート電極８の低抵抗化に寄
与する裏打ち配線として機能する。一方、金属配線膜２
５は、ダミーパターン１７の近傍における傾斜を緩和す
る機能を有するとともに、セルプレート電極１９の電位
を所定値、例えば１／２×ＶCCに固定する機能を有す
る。
タ法により、タングステンプラグ上を含むＢＰＳＧ膜２
１の全面に下地膜２３としてのＴｉＮ膜を膜厚５０ｎｍ
〜１００ｎｍ程度に形成し、引き続き下地膜２３上にス
パッタ法によりアルミニウム合金膜を形成する。続い
て、これらアルミニウム合金膜及びＴｉＮ膜にフォトリ
ソグラフィー及びそれに続くドライエッチングを施し、
タングステンプラグと接続された金属配線膜２４と、Ｂ
ＰＳＧ膜２１の表面から露出したセルプレート電極１９
の一部と接続された金属配線膜２５とを形成する。ここ
で、金属配線膜２４は、上述したコンタクト孔を通じて
ゲート電極８と接続され、ゲート電極８の低抵抗化に寄
与する裏打ち配線として機能する。一方、金属配線膜２
５は、ダミーパターン１７の近傍における傾斜を緩和す
る機能を有するとともに、セルプレート電極１９の電位
を所定値、例えば１／２×ＶCCに固定する機能を有す
る。
【００９６】上述したように、第２の実施形態のＤＲＡ
Ｍの製造方法によれば、ゲート電極構造１１のゲート電
極８と共に同一の階層位置にダミーパターン５１を形成
するとともに、ストレージノード電極１６と共に同一の
階層位置にダミーパターン１７を形成する。このよう
に、ダミーパターン５１，１７は所定の導電膜と共にパ
ターン形成されるため、工程数を増やすことなく簡易に
形成される。そして、このダミーパターン１７を覆う導
電膜、ここではセルプレート電極１９の一部が露出する
までＢＰＳＧ膜２１の表層を除去して平坦化する。この
とき、ダミーパターン１７（５１）が指標となって設計
通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ
膜２１が形成される。ダミーパターン１７（５１）はス
トレージノード電極として機能するものではないため、
短絡を懸念することなく平坦なＢＰＳＧ膜２１上に正確
に各種配線膜、ここでは金属配線膜２４，２５を形成す
ることができる。
Ｍの製造方法によれば、ゲート電極構造１１のゲート電
極８と共に同一の階層位置にダミーパターン５１を形成
するとともに、ストレージノード電極１６と共に同一の
階層位置にダミーパターン１７を形成する。このよう
に、ダミーパターン５１，１７は所定の導電膜と共にパ
ターン形成されるため、工程数を増やすことなく簡易に
形成される。そして、このダミーパターン１７を覆う導
電膜、ここではセルプレート電極１９の一部が露出する
までＢＰＳＧ膜２１の表層を除去して平坦化する。この
とき、ダミーパターン１７（５１）が指標となって設計
通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ
膜２１が形成される。ダミーパターン１７（５１）はス
トレージノード電極として機能するものではないため、
短絡を懸念することなく平坦なＢＰＳＧ膜２１上に正確
に各種配線膜、ここでは金属配線膜２４，２５を形成す
ることができる。
【００９７】更に、金属配線膜２５を積極的にダミーパ
ターン１７と電気的に接続されるように形成することに
より、金属配線膜２５が、ダミーパターン１７の近傍の
傾斜の低減化に寄与するとともに、ダミーパターン１７
を覆うセルプレート電極１９の電位を固定する機能を果
たす。
ターン１７と電気的に接続されるように形成することに
より、金属配線膜２５が、ダミーパターン１７の近傍の
傾斜の低減化に寄与するとともに、ダミーパターン１７
を覆うセルプレート電極１９の電位を固定する機能を果
たす。
【００９８】更に、ダミーパターン１７のみならずダミ
ーパターン５１をダミーパターン１７の若干外方に形成
するため、ダミーパターン５１，１７の近傍の傾斜が更
に緩和されることになる。
ーパターン５１をダミーパターン１７の若干外方に形成
するため、ダミーパターン５１，１７の近傍の傾斜が更
に緩和されることになる。
【００９９】第２の実施形態においても、第１の実施形
態の変形例１，２と同様に、ダミーパターン１７の形状
を変えたり、メモリセルアレイを囲むように形成して、
更なるＢＰＳＧ膜２１の正確な平坦化性を図るようにし
ても好適である。
態の変形例１，２と同様に、ダミーパターン１７の形状
を変えたり、メモリセルアレイを囲むように形成して、
更なるＢＰＳＧ膜２１の正確な平坦化性を図るようにし
ても好適である。
【０１００】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。図１１〜図１３は、第３の
実施形態によるＤＲＡＭの製造方法の主要工程を順に示
す断面図である。なお、第１の実施形態のものと同一の
構成要素については同一の符号を記す。また、周辺トラ
ンジスタ領域については第１の実施形態のものと同一な
ので、図面及び説明において省略する。
実施形態について説明する。図１１〜図１３は、第３の
実施形態によるＤＲＡＭの製造方法の主要工程を順に示
す断面図である。なお、第１の実施形態のものと同一の
構成要素については同一の符号を記す。また、周辺トラ
ンジスタ領域については第１の実施形態のものと同一な
ので、図面及び説明において省略する。
【０１０１】先ず、図１１（ａ）に示すように、シリコ
ン半導体基板１上にフィールドシールド素子分離構造２
を形成する。その後、熱酸化によりゲート酸化膜７を形
成し、その上にリンを添加した多結晶シリコン膜８とシ
リコン酸化膜９を堆積形成する。
ン半導体基板１上にフィールドシールド素子分離構造２
を形成する。その後、熱酸化によりゲート酸化膜７を形
成し、その上にリンを添加した多結晶シリコン膜８とシ
リコン酸化膜９を堆積形成する。
【０１０２】次に、図１１（ｂ）に示すように、ゲート
酸化膜７、多結晶シリコン膜８、シリコン酸化膜９を電
極形状にパターニングし、サイドウォール１０を形成し
て電極構造１１を完成させる。さらに、その上にリンを
添加した多結晶シリコン膜２２を形成する。ここまで
は、第１の実施形態とほぼ同様である。
酸化膜７、多結晶シリコン膜８、シリコン酸化膜９を電
極形状にパターニングし、サイドウォール１０を形成し
て電極構造１１を完成させる。さらに、その上にリンを
添加した多結晶シリコン膜２２を形成する。ここまで
は、第１の実施形態とほぼ同様である。
【０１０３】次に、図１１（ｃ）に示すように、多結晶
シリコン膜２２をパターニングして各電極構造１１上で
分断し、ソース１３をキャパシタの下部電極に接続する
ための引き出し電極７１と、ドレイン１４をビット線に
接続するための引き出し電極７２と、ダミーパターン７
３を形成する。
シリコン膜２２をパターニングして各電極構造１１上で
分断し、ソース１３をキャパシタの下部電極に接続する
ための引き出し電極７１と、ドレイン１４をビット線に
接続するための引き出し電極７２と、ダミーパターン７
３を形成する。
【０１０４】続いて、図１２（ａ）に示すように、シリ
コン酸化膜を堆積してこれをパターニングすることによ
り、層間絶縁膜１５を形成する。このとき、引き出し電
極７１と７２の上部を露出させる。
コン酸化膜を堆積してこれをパターニングすることによ
り、層間絶縁膜１５を形成する。このとき、引き出し電
極７１と７２の上部を露出させる。
【０１０５】次に、図１２（ｂ）に示すように、ＣＶＤ
法により、ＢＰＳＧ膜等の層間絶縁膜２１を、３００〜
７００ｎｍの厚さに堆積し、温度８５０℃〜９００℃、
時間１０分〜３０分で熱処理を施して、その表面を平坦
化する。この熱処理の後では、メモリセル領域の周辺部
に配置されているダミーパターン近傍の傾斜が急激であ
るため、層間絶縁膜２１の膜厚はダミーパターン近傍に
おいて最も小さくなっている。従って、この後にエッチ
バックすると、図１３（ａ）に示すように、ダミーパタ
ーンの多結晶シリコンが最初に露出するので、この露出
した時点を検出してエッチバック工程の終点とする。
法により、ＢＰＳＧ膜等の層間絶縁膜２１を、３００〜
７００ｎｍの厚さに堆積し、温度８５０℃〜９００℃、
時間１０分〜３０分で熱処理を施して、その表面を平坦
化する。この熱処理の後では、メモリセル領域の周辺部
に配置されているダミーパターン近傍の傾斜が急激であ
るため、層間絶縁膜２１の膜厚はダミーパターン近傍に
おいて最も小さくなっている。従って、この後にエッチ
バックすると、図１３（ａ）に示すように、ダミーパタ
ーンの多結晶シリコンが最初に露出するので、この露出
した時点を検出してエッチバック工程の終点とする。
【０１０６】さらに、図１３（ｂ）に示すように、層間
絶縁膜２１及び層間絶縁膜１５にコンタクトホールを形
成し、リンを添加した多結晶シリコン膜をＣＶＤ法によ
り堆積し、引き続き、ＷＳｉ（タングステンシリコン）
をスパッタ法により堆積し、リソグラフィ及びドライエ
ッチング法によりパターニングして、ビット線７４を形
成する。その後、順次、キャパシタや金属配線を形成す
る。
絶縁膜２１及び層間絶縁膜１５にコンタクトホールを形
成し、リンを添加した多結晶シリコン膜をＣＶＤ法によ
り堆積し、引き続き、ＷＳｉ（タングステンシリコン）
をスパッタ法により堆積し、リソグラフィ及びドライエ
ッチング法によりパターニングして、ビット線７４を形
成する。その後、順次、キャパシタや金属配線を形成す
る。
【０１０７】なお、本発明は上記実施形態に限定される
ものではない。例えば、第２の実施形態において、フィ
ールドシールド素子分離構造２のシールドプレート電極
４のパターン形成と同時に、シールドプレート電極４と
同一の階層位置に更なるダミーパターンを形成し、段差
部における傾斜の更なる緩和を図るようにしてもよい。
なおこの場合、シールドプレート電極４と共に形成され
るダミーパターンを、ダミーパターン５１，１７に比し
て最も外方に突出して形成することが好適である。
ものではない。例えば、第２の実施形態において、フィ
ールドシールド素子分離構造２のシールドプレート電極
４のパターン形成と同時に、シールドプレート電極４と
同一の階層位置に更なるダミーパターンを形成し、段差
部における傾斜の更なる緩和を図るようにしてもよい。
なおこの場合、シールドプレート電極４と共に形成され
るダミーパターンを、ダミーパターン５１，１７に比し
て最も外方に突出して形成することが好適である。
【０１０８】また、ソース１３上の引き出し電極１２と
接続されるビット線を形成する際に、このビット線のパ
ターン形成と同時に、同一の階層位置に更なるダミーパ
ターンを形成し、段差部における傾斜の更なる緩和を図
るようにしてもよい。
接続されるビット線を形成する際に、このビット線のパ
ターン形成と同時に、同一の階層位置に更なるダミーパ
ターンを形成し、段差部における傾斜の更なる緩和を図
るようにしてもよい。
【０１０９】また、本発明はＤＲＡＭのみならず、他の
様々な半導体素子にも適用可能である。例えば、ＥＥＰ
ＲＯＭ等の不揮発性半導体メモリに本発明を適用した場
合には、例えば島状の浮遊ゲート電極を形成する際に、
同一の階層位置にダミーパターンを同時形成すること等
が考えられる。
様々な半導体素子にも適用可能である。例えば、ＥＥＰ
ＲＯＭ等の不揮発性半導体メモリに本発明を適用した場
合には、例えば島状の浮遊ゲート電極を形成する際に、
同一の階層位置にダミーパターンを同時形成すること等
が考えられる。
【０１１０】
【発明の効果】本発明によれば、ＤＲＡＭを代表とする
構成要素間に大きな段差を持つ半導体素子において、工
程数を増加させたり煩雑化させることなく、各構成要素
を覆う層間絶縁膜を設計通りに平坦化し、段差部におけ
る傾斜緩和を正確に行うことが可能となる。
構成要素間に大きな段差を持つ半導体素子において、工
程数を増加させたり煩雑化させることなく、各構成要素
を覆う層間絶縁膜を設計通りに平坦化し、段差部におけ
る傾斜緩和を正確に行うことが可能となる。
【図１】本発明の第１の実施形態に係るＤＲＡＭの製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の第１の実施形態に係
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図３】図２に引き続き、本発明の第１の実施形態に係
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図４】本発明の第１の実施形態に係るＤＲＡＭの製造
方法の主要工程を順に示す概略平面図である。
方法の主要工程を順に示す概略平面図である。
【図５】本発明の第１の実施形態に係るＤＲＡＭの製造
方法の他の例の主要工程を順に示す概略断面図である。
方法の他の例の主要工程を順に示す概略断面図である。
【図６】本発明の第１の実施形態に係るＤＲＡＭの変形
例１のＤＲＡＭの主要部位を示す概略平面図である。
例１のＤＲＡＭの主要部位を示す概略平面図である。
【図７】本発明の第１の実施形態に係るＤＲＡＭの変形
例２のＤＲＡＭの主要部位を示す概略平面図である。
例２のＤＲＡＭの主要部位を示す概略平面図である。
【図８】本発明の第２の実施形態に係るＤＲＡＭの製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本発明の第２の実施形態に係
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図１０】図９に引き続き、本発明の第２の実施形態に
係るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
係るＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図１１】本発明の第３の実施形態に係るＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、本発明の第３の実施形態
に係るＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
に係るＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【図１３】図１２に引き続き、本発明の第３の実施形態
に係るＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
に係るＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
１ シリコン半導体基板 ２ フィールドシールド素子分離構造 ３ シールドゲート酸化膜 ４ 多結晶シリコン膜 ５，９ シリコン酸化膜 ６，１０，２０ サイドウォール ７ ゲート酸化膜 ８ ゲート電極（多結晶シリコン膜） １１ 電極構造 １２，７１，７２ 引き出し電極 １３ ソース １４ ドレイン １５ 層間絶縁膜 １６，４１ ストレージノード電極 １７，３１，４２，５１，７３ ダミーパターン １８ 誘電体膜 １９ セルプレート電極 ２１ ＢＰＳＧ膜 ２２ 多結晶シリコン膜 ２３ 下地膜 ２４，２５ 金属配線膜 ７４ ビット線
Claims (29)
- 【請求項１】 メモリセル領域と周辺トランジスタ領域
とを有する半導体装置であって、 半導体基板と、 前記メモリセル領域において前記半導体基板上に絶縁膜
を介して積層された多層の導電膜を有する複数の半導体
素子と、 前記メモリセル領域において前記周辺トランジスタ領域
に隣接する前記複数の半導体素子の内の１つよりも前記
周辺トランジスタ領域に近い位置に形成された少なくと
も１層の導電膜を含むダミーパターンと、 前記複数の半導体素子と前記ダミーパターンを覆い、前
記メモリセル領域と前記周辺トランジスタ領域との間に
傾斜領域を有する層間絶縁膜であって、前記ダミーパタ
ーンの一部が表面から突出している前記層間絶縁膜とを
含むことを特徴とする半導体装置。 - 【請求項２】 前記層間絶縁膜上に形成され、前記ダミ
ーパターンの少なくとも１層の導電膜と電気的に接続さ
れた導電膜を含む配線層とを含むことを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記層間絶縁膜が、ＢＰＳＧ膜とＰＳＧ
膜の内の１つを含むことを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記複数の半導体素子と前記ダミーパタ
ーンが規則的に配列されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項５】 前記複数の半導体素子の各々は、トラン
ジスタと、前記トランジスタに電気的に接続された下部
電極と誘電体膜と上部電極とを含むキャパシタと、を有
するメモリセルを含み、 前記ダミーパターンは、前記下部電極と同時に前記下部
電極と同一の階層に形成された第１の導電膜と、前記上
部電極と同時に前記上部電極と同一の階層に形成された
第２の導電膜とを含み、 前記ダミーパターンの前記第１と第２の導電膜の内の１
つが前記配線層の導電膜に接続されていることを特徴と
する請求項２に記載の半導体装置。 - 【請求項６】 前記複数の半導体素子の各々は、トラン
ジスタと、前記トランジスタに電気的に接続された下部
電極と誘電体膜と上部電極とを含むキャパシタとを有す
るメモリセルを含み、前記ダミーパターンは、前記下部
電極と同一の階層に形成された導電膜を含み、 前記ダミーパターンの導電膜が前記配線層の導電膜に接
続されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項７】 前記トランジスタは、 前記半導体基板上に第１の絶縁膜を介して形成された浮
遊ゲートと、 前記浮遊ゲート上に第２の絶縁膜を介して形成された制
御ゲートとを含むことを特徴とする請求項４に記載の半
導体装置。 - 【請求項８】 前記複数の半導体素子の各々は、トラン
ジスタを含み、前記トランジスタは、 前記半導体基板上に絶縁膜を介して形成された浮遊ゲー
トと、 前記浮遊ゲート上に絶縁膜を介して形成された制御ゲー
トとを含むことを特徴とする請求項１に記載の半導体装
置。 - 【請求項９】 前記ダミーパターンと電気的に接続され
た前記配線層の導電膜が前記ダミーパターンを所定の電
位に固定することを特徴とする請求項２に記載の半導体
装置。 - 【請求項１０】 前記配線層が、前記トランジスタのゲ
ート電極に電気的に接続されている導電膜をさらに含む
ことを特徴とする請求項２に記載の半導体装置。 - 【請求項１１】 前記ダミーパターンの導電膜の幅が、
前記半導体素子の同一階層の導電膜よりも１μｍ〜２μ
ｍ狭いことを特徴とする請求項１に記載の半導体装置。 - 【請求項１２】 前記半導体装置は、前記半導体基板上
に絶縁膜を介して形成されたシールドプレート電極と前
記シールドプレート電極上に絶縁膜を介して形成された
フィールドシールド電極をさらに含み、これにより前記
複数の半導体素子の素子活性領域を確定するフィールド
シールド素子分離構造を有し、 前記半導体素子は、トランジスタと、前記トランジスタ
に電気的に接続された下部電極と誘電体膜と上部電極と
を含むキャパシタとを有するメモリセルを含み、 前記半導体装置は、前記フィールドシールド電極と同一
の階層に形成された第１の導電膜を有する第１のダミー
パターンと、前記下部電極と同一の階層に形成された第
２の導電膜と前記上部電極と同一の階層に形成された第
３の導電膜との内の少なくとも１つを有する第２のダミ
ーパターンとを含み、 前記第１、第２、第３の導電膜の内の少なくとも１つが
前記配線層の導電膜に接続されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項１３】 前記第１、第２、第３の導電膜の内、
下層に存するものほど端部が前記周辺トランジスタ領域
に近い位置に形成されていることを特徴とする請求項１
２に記載の半導体装置。 - 【請求項１４】 前記半導体装置は、素子分離構造を有
し、 前記半導体素子は、トランジスタと、前記トランジスタ
に電気的に接続された下部電極と誘電体膜と上部電極と
を含むキャパシタと、を有するメモリセルを含み、 前記半導体装置は、前記素子分離構造と同一の階層に形
成された第１のダミーパターンと、前記上部電極と同一
の階層に形成された導電膜からなる第２のダミーパター
ンとを含み、 前記第２ダミーパターンが前記配線層と接していること
を特徴とする請求項２に記載の半導体装置。 - 【請求項１５】 前記半導体基板の素子活性領域に電気
的に接続された引出電極をさらに含み、前記ダミーパタ
ーンは、前記引出電極と同時に前記引出電極と同一の階
層に形成された導電膜を含み、 前記ダミーパターンの導電膜が前記配線層の導電膜に接
続されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項１６】 第１の領域と第２の領域を有する半導
体装置であって、 半導体基板と、 前記第１及び第２の領域において、前記半導体基板の上
に第１の絶縁層を介して形成された第１の導電層と、 前記第２の領域のみにおいて、前記第１の導電層上に第
２の絶縁層を介して形成された第２の導電層と、 前記第２の領域のみにおいて、前記第２の導電層上に第
３の絶縁層を介して形成された第３の導電層と、 前記第１及び第２の領域において前記第１から第３の導
電層を覆い、前記第１及び第２の領域の間に傾斜領域を
有する第４の絶縁層であって、前記第１から第３の導電
層の内の少なくとも１つの一部分が前記第４の絶縁層の
表面から突出している、前記第４の絶縁層と、 前記第４の絶縁膜上に形成され、前記第１から第３の導
電層の内の１つと電気的に接続された第４の導電層とを
含むことを特徴とする半導体装置。 - 【請求項１７】 メモリセル領域に複数の選択トランジ
スタとこれに電気的に接続された複数のメモリキャパシ
タを含み、周辺トランジスタ領域に複数の周辺トランジ
スタを含む半導体装置の製造方法であって、 半導体基板上に絶縁膜を介して前記複数の選択トランジ
スタのゲート電極と前記複数の周辺トランジスタのゲー
ト電極を形成する第１の工程と、 前記半導体基板においてソース／ドレインとなる部分に
電気的に接続される複数の引出電極をそれぞれ形成する
第２の工程と、 前記選択トランジスタのソースに電気的に接続された前
記複数の引出電極の上に前記複数のメモリキャパシタの
下部電極をそれぞれ形成すると同時に、ダミーパターン
の一部としての導電膜を形成する第３の工程と、 前記下部電極を覆うように前記キャパシタの誘電体膜を
形成する第４の工程と、 前記誘電体膜を覆うように導電膜を形成し、前記導電膜
を加工して前記キャパシタの上部電極を形成する第５の
工程と、 前記上部電極を覆うように層間絶縁膜を形成する第６の
工程と、 前記ダミーパターンの一部が露出するまで前記層間絶縁
膜の表層を除去し、前記層間絶縁膜の表面を平坦化する
第７の工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項１８】 前記層間絶縁膜が、ＢＰＳＧ膜とＰＳ
Ｇ膜の内の１つを含むことを特徴とする請求項１７に記
載の半導体装置の製造方法。 - 【請求項１９】 前記第３の工程は、前記複数のメモリ
キャパシタの下部電極と前記ダミーパターンの一部とし
ての導電膜を規則的に配列して形成することを含むこと
を特徴とする請求項１７に記載の半導体装置の製造方
法。 - 【請求項２０】 前記第５の工程は、前記誘電体膜を覆
うように導電膜を形成し、前記導電膜を加工して前記キ
ャパシタの上部電極を形成すると同時に、前記ダミーパ
ターンの一部としての他の導電膜を形成するステップを
含むことを特徴とする請求項１７に記載の半導体装置の
製造方法。 - 【請求項２１】 前記第１の工程は、 前記選択トランジスタの浮遊ゲートを前記半導体基板上
に絶縁膜を介して形成するステップと、 前記選択トランジスタの制御ゲートを前記浮遊ゲート上
に絶縁膜を介して形成するステップとを含むことを特徴
とする請求項１７に記載の半導体装置の製造方法。 - 【請求項２２】 前記第１の工程は、前記半導体基板上
に絶縁膜を介して前記複数の選択トランジスタのゲート
電極と前記複数の周辺トランジスタのゲート電極を形成
すると同時に、補助的なダミーパターンの一部としての
導電膜を形成するステップを含み、 前記第７の工程は、前記ダミーパターンと前記補助的な
ダミーパターンとの内の少なくとも１つの一部が露出す
るまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜
の表面を平坦化するステップを含むことを特徴とする請
求項１７に記載の半導体装置の製造方法。 - 【請求項２３】 前記第１及び第３の工程は、前記ダミ
ーパターンと前記補助的なダミーパターンとの内、下層
に存するものほど前記周辺トランジスタ領域に近い位置
に形成するステップを含むことを特徴とする請求項２２
に記載の半導体装置の製造方法。 - 【請求項２４】 前記半導体基板上に絶縁膜を介してシ
ールドプレート電極を形成する工程をさらに含み、 前記第１の工程は、前記半導体基板上に絶縁膜を介して
前記複数の選択トランジスタのゲート電極と前記複数の
周辺トランジスタのゲート電極を形成すると同時に、前
記シールドプレート電極上に絶縁膜を介してフィールド
シールド電極を形成するとともに、前記補助的なダミー
パターンの一部としての導電膜を形成するステップを含
み、これにより前記半導体装置が、前記複数の半導体素
子の素子活性領域を確定するフィールドシールド素子分
離構造を有することを特徴とする請求項２２に記載の半
導体装置の製造方法。 - 【請求項２５】 前記第７の工程の後で、前記層間絶縁
膜上に上層導電膜を形成する第８の工程と、 前記上層導電膜を加工して、下層に存する前記選択トラ
ンジスタのゲート電極に電気的に接続される第１の配線
層と、前記ダミーパターンと電気的に接続される第２の
配線層とを同一の階層に形成する第９の工程とをさらに
含むことを特徴とする請求項１７に記載の半導体装置の
製造方法。 - 【請求項２６】 メモリセル領域に複数の選択トランジ
スタとこれに電気的に接続された複数のメモリキャパシ
タを含み、周辺トランジスタ領域に複数の周辺トランジ
スタを含む半導体装置の製造方法であって、 半導体基板上に絶縁膜を介して前記複数の選択トランジ
スタのゲート電極と前記複数の周辺トランジスタのゲー
ト電極を形成する第１の工程と、 前記半導体基板においてソース／ドレインとなる部分に
電気的に接続される複数の引出電極をそれぞれ形成する
と同時に、ダミーパターンの一部としての導電膜を形成
する第２の工程と、 前記選択トランジスタのソースに電気的に接続された前
記複数の引出電極の上に前記複数のメモリキャパシタの
下部電極をそれぞれ形成する第３の工程と、 前記下部電極を覆うように前記キャパシタの誘電体膜を
形成する第４の工程と、 前記誘電体膜を覆うように導電膜を形成し、前記導電膜
を加工して前記キャパシタの上部電極を形成する第５の
工程と、 前記上部電極を覆うように層間絶縁膜を形成する第６の
工程と、 前記ダミーパターンの一部が露出するまで前記層間絶縁
膜の表層を除去し、前記層間絶縁膜の表面を平坦化する
第７の工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２７】 前記第７の工程の後で、前記層間絶縁
膜上に上層導電膜を形成する第８の工程と、 前記上層導電膜を加工して、下層に存する前記選択トラ
ンジスタのゲート電極に電気的に接続される第１の配線
層と、前記ダミーパターンと電気的に接続される第２の
配線層とを同一の階層に形成する第９の工程とをさらに
含むことを特徴とする請求項２６に記載の半導体装置の
製造方法。 - 【請求項２８】 第１の領域と第２の領域を有する半導
体装置の製造方法であって、 前記第１及び第２の領域において、半導体基板の上に第
１の絶縁層を介して第１の導電層を形成する工程と、 前記第２の領域のみにおいて、前記第１の導電層上に第
２の絶縁層を介して第２の導電層を形成する工程と、 前記第２の領域のみにおいて、前記第２の導電層上に第
３の絶縁層を介して第３の導電層を形成する工程と、 前記第１及び第２の領域において、前記第１から第３の
導電層を覆う第４の絶縁層を形成する工程と、 前記第１から第３の導電層の内の少なくとも１つの一部
分が露出するまで前記第４の絶縁層の表層を除去し、前
記第４の絶縁層の表面を平坦化する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２９】 前記第１から第３の導電層の内の少な
くとも１つの前記一部分に電気的に接続される上層導電
膜を前記第４の絶縁膜上に形成する工程をさらに含むこ
とを特徴とする請求項２８に記載の半導体装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
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