JPH1174500A - Ｃｍｏｓイメージセンサおよびイメージセンサユニット - Google Patents
ＣｍｏｓイメージセンサおよびイメージセンサユニットInfo
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- JPH1174500A JPH1174500A JP9234317A JP23431797A JPH1174500A JP H1174500 A JPH1174500 A JP H1174500A JP 9234317 A JP9234317 A JP 9234317A JP 23431797 A JP23431797 A JP 23431797A JP H1174500 A JPH1174500 A JP H1174500A
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Abstract
(57)【要約】
【課題】 感度が高く、解像度が良好で忠実な読み取り
のできるＣＭＯＳイメージセンサおよびイメージセンサ
ユニットを提供するを目的とする。 【解決手段】 ダブルウェル構造のＣＭＯＳプロセスに
おいて、不純物濃度がＮ型であれば４×１０14cm-3以
下、Ｐ型であれば１×１０15cm-3以下であるベース基板
を共通電極とし、ベース基板に所望のピッチおよびサイ
ズで形成した異種導電性の拡散層のアレイを個別電極と
したフォトダイオードを用い、フォトダイオードアレイ
に隣接する回路を、ベース基板と異なるタイプのウェル
領域に形成し、ウェル領域の電位をベース基板がＮ型で
あれば最低電位に、Ｐ型であれば最高電位にするととも
に、フォトダイオードアレイ内の各フォトダイオードの
間にベース基板と異なるタイプの拡散層を設け、拡散層
の電位をベース基板がＮ型であれば最低電位に、Ｐ型で
あれば最高電位にする。
のできるＣＭＯＳイメージセンサおよびイメージセンサ
ユニットを提供するを目的とする。 【解決手段】 ダブルウェル構造のＣＭＯＳプロセスに
おいて、不純物濃度がＮ型であれば４×１０14cm-3以
下、Ｐ型であれば１×１０15cm-3以下であるベース基板
を共通電極とし、ベース基板に所望のピッチおよびサイ
ズで形成した異種導電性の拡散層のアレイを個別電極と
したフォトダイオードを用い、フォトダイオードアレイ
に隣接する回路を、ベース基板と異なるタイプのウェル
領域に形成し、ウェル領域の電位をベース基板がＮ型で
あれば最低電位に、Ｐ型であれば最高電位にするととも
に、フォトダイオードアレイ内の各フォトダイオードの
間にベース基板と異なるタイプの拡散層を設け、拡散層
の電位をベース基板がＮ型であれば最低電位に、Ｐ型で
あれば最高電位にする。
Description
【０００１】
【発明が属する技術分野】本発明は、ダブルウェル構造
のＣＭＯＳプロセスで用いる高抵抗にベース基板上に形
成したフォトダイオードと、フォトダイオードの周辺に
ベース基板とは異種の導電性の拡散層を形成して原稿情
報を高感度で忠実に読み取ることのできるＣＭＯＳイメ
ージセンサ、並びにそれを用いたイメージセンサユニッ
トに関するものである。
のＣＭＯＳプロセスで用いる高抵抗にベース基板上に形
成したフォトダイオードと、フォトダイオードの周辺に
ベース基板とは異種の導電性の拡散層を形成して原稿情
報を高感度で忠実に読み取ることのできるＣＭＯＳイメ
ージセンサ、並びにそれを用いたイメージセンサユニッ
トに関するものである。
【０００２】
【従来の技術】近年、ＣＭＯＳイメージセンサは特開平
６−２６４３０１号公報に記載されたものが知られてい
る。ＣＭＯＳプロセスにおいて高抵抗シリコン基板上
に、ＮＭＯＳを形成するＰ型領域（Ｐ−Ｗｅｌｌと呼
ぶ）、ＰＭＯＳを形成するＮ型領域（Ｎ−Ｗｅｌｌと呼
ぶ）を独立して形成するダブルウェル（ツインウェルと
も呼ぶ）構造が一般化しつつある。このＣＭＯＳプロセ
スで、受光素子にフォトダイオードを用いたイメージセ
ンサの開発が進められている。図９にフォトダイオード
を受光素子に用いたイメージセンサの回路の一部を示
す。図中１０１はフォトダイオード、１０２はＮＭＯＳ
である。１０３、１０４はＰＭＯＳ、１０５はリセット
電圧設定電源である。また、１０６は電源端子、１０７
はリセット端子、１０８は出力端子、１０９はバイアス
端子である。以下動作を説明する。リセット端子１０７
にリセット信号（ＨＩＧＴ）が印加されＮＭＯＳ１０２
が導通するとフォトダイオード１０１のアノードはリセ
ット電圧設定電源１０５の電圧に設定される。ＰＭＯＳ
１０３とＰＭＯＳ１０４でフォロア回路を形成してお
り、フォトダイオード１０１のアノード電圧に応じた電
圧（暗出力と呼ぶ）を出力端子１０８に出力する。次
に、リセット端子１０７にリセット信号（ＬＯＷ）が印
加されＮＭＯＳ１０２が非導通となりフォトダイオード
１０１のアノードはフローティング状態となる。この時
にフォトダイオードに光が照射するとフォトダイオード
１０１のアノード電圧は上昇する。上記と同様にフォト
ダイオード１０１のアノード電圧に応じた電圧（明出力
と呼ぶ）を出力端子１０８に出力する。この明出力と暗
出力の差でフォトダイオード１０１に入射した光量と電
気信号として取り出すことができる。図１０に図９の回
路を形成したシリコンの断面図を示す。１１０はＮ型シ
リコン基板、１１１はＮ−Ｗｅｌｌ、１１２はＰ−Ｗｅ
ｌｌ、１１３は高濃度のＰ型拡散層、１１４は高濃度の
Ｎ型拡散層である（以下、高濃度のＰ型拡散層をＰ＋、
高濃度のＮ型拡散層をＮ＋と呼ぶ）。１１５はポリシリ
コン等で作成したＰＭＯＳのゲート電極、１１６はポリ
シリコン等で作成したＮＭＯＳのゲート電極、１１７は
電源端子、１１８はバイアス端子、１１９は出力端子、
１２０はリセット端子、１３０はリセット電圧端子であ
る。図中Ａ部がフォトダイオード、Ｂ部がＰＭＯＳ１０
３、１０４で構成したフォロアー、Ｃ部がリセット用Ｎ
ＭＯＳである。チップサイズの低減のためＮ−Ｗｅｌｌ
上にフォトダイオード１０１、ＰＭＯＳ１０３、１０４
が、Ｐ−Ｗｅｌｌ上にはＮＭＯＳ１０２が形成されてい
る。
６−２６４３０１号公報に記載されたものが知られてい
る。ＣＭＯＳプロセスにおいて高抵抗シリコン基板上
に、ＮＭＯＳを形成するＰ型領域（Ｐ−Ｗｅｌｌと呼
ぶ）、ＰＭＯＳを形成するＮ型領域（Ｎ−Ｗｅｌｌと呼
ぶ）を独立して形成するダブルウェル（ツインウェルと
も呼ぶ）構造が一般化しつつある。このＣＭＯＳプロセ
スで、受光素子にフォトダイオードを用いたイメージセ
ンサの開発が進められている。図９にフォトダイオード
を受光素子に用いたイメージセンサの回路の一部を示
す。図中１０１はフォトダイオード、１０２はＮＭＯＳ
である。１０３、１０４はＰＭＯＳ、１０５はリセット
電圧設定電源である。また、１０６は電源端子、１０７
はリセット端子、１０８は出力端子、１０９はバイアス
端子である。以下動作を説明する。リセット端子１０７
にリセット信号（ＨＩＧＴ）が印加されＮＭＯＳ１０２
が導通するとフォトダイオード１０１のアノードはリセ
ット電圧設定電源１０５の電圧に設定される。ＰＭＯＳ
１０３とＰＭＯＳ１０４でフォロア回路を形成してお
り、フォトダイオード１０１のアノード電圧に応じた電
圧（暗出力と呼ぶ）を出力端子１０８に出力する。次
に、リセット端子１０７にリセット信号（ＬＯＷ）が印
加されＮＭＯＳ１０２が非導通となりフォトダイオード
１０１のアノードはフローティング状態となる。この時
にフォトダイオードに光が照射するとフォトダイオード
１０１のアノード電圧は上昇する。上記と同様にフォト
ダイオード１０１のアノード電圧に応じた電圧（明出力
と呼ぶ）を出力端子１０８に出力する。この明出力と暗
出力の差でフォトダイオード１０１に入射した光量と電
気信号として取り出すことができる。図１０に図９の回
路を形成したシリコンの断面図を示す。１１０はＮ型シ
リコン基板、１１１はＮ−Ｗｅｌｌ、１１２はＰ−Ｗｅ
ｌｌ、１１３は高濃度のＰ型拡散層、１１４は高濃度の
Ｎ型拡散層である（以下、高濃度のＰ型拡散層をＰ＋、
高濃度のＮ型拡散層をＮ＋と呼ぶ）。１１５はポリシリ
コン等で作成したＰＭＯＳのゲート電極、１１６はポリ
シリコン等で作成したＮＭＯＳのゲート電極、１１７は
電源端子、１１８はバイアス端子、１１９は出力端子、
１２０はリセット端子、１３０はリセット電圧端子であ
る。図中Ａ部がフォトダイオード、Ｂ部がＰＭＯＳ１０
３、１０４で構成したフォロアー、Ｃ部がリセット用Ｎ
ＭＯＳである。チップサイズの低減のためＮ−Ｗｅｌｌ
上にフォトダイオード１０１、ＰＭＯＳ１０３、１０４
が、Ｐ−Ｗｅｌｌ上にはＮＭＯＳ１０２が形成されてい
る。
【０００３】図１１にフォトダイオードアレイと周辺の
極簡単なの回路構成図を示す。１２１はフォトダイオー
ドアレイであり、フォトダイオード１２１ａ〜１２１ｇ
のカソードは電源１０６に共通接続されている。また、
フォトダイオード１２１ａ〜１２１ｇのアノードはそれ
ぞれリセットＮＭＯＳ、フォロアーＰＭＯＳで構成され
るブロック１２２に接続される。図１２は図１１内のフ
ォトダイオードアレイ１２１の部分を形成したシリコン
の断面図を示す。１１０はＮ型シリコン基板、１１１は
Ｎ−Ｗｅｌｌでともに電源１１７に接続されている。１
２３〜１２７はＰ＋である。
極簡単なの回路構成図を示す。１２１はフォトダイオー
ドアレイであり、フォトダイオード１２１ａ〜１２１ｇ
のカソードは電源１０６に共通接続されている。また、
フォトダイオード１２１ａ〜１２１ｇのアノードはそれ
ぞれリセットＮＭＯＳ、フォロアーＰＭＯＳで構成され
るブロック１２２に接続される。図１２は図１１内のフ
ォトダイオードアレイ１２１の部分を形成したシリコン
の断面図を示す。１１０はＮ型シリコン基板、１１１は
Ｎ−Ｗｅｌｌでともに電源１１７に接続されている。１
２３〜１２７はＰ＋である。
【０００４】
【発明が解決しようとする課題】このＣＭＯＳイメージ
センサにおいては、フォトダイオードの容量は、フォト
ダイオードをＮ−Ｗｅｌｌ領域に形成した場合はＮ−Ｗ
ｅｌｌとＰ＋の接合容量、Ｐ−Ｗｅｌｌ領域に形成した
場合はＰ−ＷｅｌｌとＮ＋の接合容量となる。この接合
容量ははぼ不純物濃度の薄い領域すなわちＷｅｌｌ領域
の不純物濃度の（１／２）乗に比例する。ダブルウェル
構造のＣＭＯＳプロセスの場合ウェル領域の不純物濃度
はベース基板の不純物濃度の約２０倍以上となり、接合
容量は４倍以上大きくなる。よってフォトダイオードの
出力電圧は、光入射によって発生する電荷をＱとすると
（Ｑ／Ｃ）に比例することより１／４倍と小さくなる。
ＣＭＯＳイメージセンサではこの出力電圧を実用的な電
圧値まで増幅する増幅回路が後段に接続されているが、
ＣＭＯＳの回路はバイポーラの回路に比べ増幅率が低い
ため出力電圧が高くできない。すなわち感度が低くなる
という問題があった。
センサにおいては、フォトダイオードの容量は、フォト
ダイオードをＮ−Ｗｅｌｌ領域に形成した場合はＮ−Ｗ
ｅｌｌとＰ＋の接合容量、Ｐ−Ｗｅｌｌ領域に形成した
場合はＰ−ＷｅｌｌとＮ＋の接合容量となる。この接合
容量ははぼ不純物濃度の薄い領域すなわちＷｅｌｌ領域
の不純物濃度の（１／２）乗に比例する。ダブルウェル
構造のＣＭＯＳプロセスの場合ウェル領域の不純物濃度
はベース基板の不純物濃度の約２０倍以上となり、接合
容量は４倍以上大きくなる。よってフォトダイオードの
出力電圧は、光入射によって発生する電荷をＱとすると
（Ｑ／Ｃ）に比例することより１／４倍と小さくなる。
ＣＭＯＳイメージセンサではこの出力電圧を実用的な電
圧値まで増幅する増幅回路が後段に接続されているが、
ＣＭＯＳの回路はバイポーラの回路に比べ増幅率が低い
ため出力電圧が高くできない。すなわち感度が低くなる
という問題があった。
【０００５】また図１０のフォトダイオードを形成する
Ｎ−Ｗｅｌｌ領域内のフォロアー回路部（Ｂで示す）に
光が入射するとフォトダイオード部と同様電荷が発生す
る。その電荷がフォトダイオード部に到達すると出力電
圧として出力されるため忠実な読み取りが行えなくな
る。また図１２のフォトダイオードの間（ｄ１〜ｄ４に
示す領域）に入射した光により発生した電荷は図中の左
右のフォトダイオードに到達して出力されるため解像度
が低下するいう問題があった。
Ｎ−Ｗｅｌｌ領域内のフォロアー回路部（Ｂで示す）に
光が入射するとフォトダイオード部と同様電荷が発生す
る。その電荷がフォトダイオード部に到達すると出力電
圧として出力されるため忠実な読み取りが行えなくな
る。また図１２のフォトダイオードの間（ｄ１〜ｄ４に
示す領域）に入射した光により発生した電荷は図中の左
右のフォトダイオードに到達して出力されるため解像度
が低下するいう問題があった。
【０００６】この発明の目的は、感度の高いＣＭＯＳイ
メージセンサを提供することである。この発明の他の目
的は、解像度が良好で忠実な読み取りのできるＣＭＯＳ
イメージセンサを提供することである。この発明のさら
に他の目的は、ＣＭＯＳイメージセンサを用いたイメー
ジセンサユニットを提供することである。
メージセンサを提供することである。この発明の他の目
的は、解像度が良好で忠実な読み取りのできるＣＭＯＳ
イメージセンサを提供することである。この発明のさら
に他の目的は、ＣＭＯＳイメージセンサを用いたイメー
ジセンサユニットを提供することである。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明は、請求項１記載のＣＭＯＳイメージセンサは
少なくとも、フォトダイオードアレイ、走査回路、アク
セス回路、増幅回路から構成され、シリコンベース基板
上に形成したＣＭＯＳイメージセンサにおいて、走査回
路、アクセス回路、増幅回路はダブルウェル構造のＣＭ
ＯＳプロセスによって形成したデバイス構造であり、フ
ォトダイオードアレイ内のフォトダイオードはベース基
板を共通電極とし、ベース基板に所望のピッチおよびサ
イズで形成した異種導電性の拡散層のアレイを個別電極
としたことを特徴とするものである。請求項１記載のＣ
ＭＯＳイメージセンサによれば、フォトダイオードの接
合容量が小さくなるため感度が高くなる。
に本発明は、請求項１記載のＣＭＯＳイメージセンサは
少なくとも、フォトダイオードアレイ、走査回路、アク
セス回路、増幅回路から構成され、シリコンベース基板
上に形成したＣＭＯＳイメージセンサにおいて、走査回
路、アクセス回路、増幅回路はダブルウェル構造のＣＭ
ＯＳプロセスによって形成したデバイス構造であり、フ
ォトダイオードアレイ内のフォトダイオードはベース基
板を共通電極とし、ベース基板に所望のピッチおよびサ
イズで形成した異種導電性の拡散層のアレイを個別電極
としたことを特徴とするものである。請求項１記載のＣ
ＭＯＳイメージセンサによれば、フォトダイオードの接
合容量が小さくなるため感度が高くなる。
【０００８】請求項２記載のＣＭＯＳイメージセンサ
は、請求項１において、ベース基板の不純物濃度がＮ型
であれば４×１０14cm-3以下、Ｐ型であれば１×１０15
cm-3以下である。請求項２記載ＣＭＯＳイメージセンサ
によれば、請求項１記載と同様であるがさらに感度が高
くなる。
は、請求項１において、ベース基板の不純物濃度がＮ型
であれば４×１０14cm-3以下、Ｐ型であれば１×１０15
cm-3以下である。請求項２記載ＣＭＯＳイメージセンサ
によれば、請求項１記載と同様であるがさらに感度が高
くなる。
【０００９】請求項３記載のＣＭＯＳイメージセンサ
は、フォトダイオードアレイに隣接する回路を、ベース
基板と異なるタイプのウェル領域に形成し、ウェル領域
の電位をベース基板がＮ型であれば最低電位に、Ｐ型で
あれば最高電位にすることを特徴とする。請求項３記載
のＣＭＯＳイメージセンサによれば、フォトダイオード
部に入射する光情報だけを出力信号とするので原稿情報
に忠実な読み取りができる。
は、フォトダイオードアレイに隣接する回路を、ベース
基板と異なるタイプのウェル領域に形成し、ウェル領域
の電位をベース基板がＮ型であれば最低電位に、Ｐ型で
あれば最高電位にすることを特徴とする。請求項３記載
のＣＭＯＳイメージセンサによれば、フォトダイオード
部に入射する光情報だけを出力信号とするので原稿情報
に忠実な読み取りができる。
【００１０】請求項４記載のＣＭＯＳイメージセンサ
は、フォトダイオードアレイ内の各フォトダイオードの
間にベース基板と異なるタイプの拡散層を設け、前記拡
散層の電位を前記ベース基板がＮ型であれば最低電位
に、Ｐ型であれば最高電位にすることを特徴とする。請
求項４記載のＣＭＯＳイメージセンサによれば、フォト
ダイオードアレイ内のフォトダイオードの間に入射した
光によって発生した電荷を拡散層で吸収するので解像度
の低下を防止できる。
は、フォトダイオードアレイ内の各フォトダイオードの
間にベース基板と異なるタイプの拡散層を設け、前記拡
散層の電位を前記ベース基板がＮ型であれば最低電位
に、Ｐ型であれば最高電位にすることを特徴とする。請
求項４記載のＣＭＯＳイメージセンサによれば、フォト
ダイオードアレイ内のフォトダイオードの間に入射した
光によって発生した電荷を拡散層で吸収するので解像度
の低下を防止できる。
【００１１】請求項５記載のＣＭＯＳイメージセンサ
は、請求項３記載のＣＭＯＳイメージセンサのフォトダ
イオードアレイに隣接する回路を形成するウェル領域の
一部をフォトダイオードアレイ内の各フォトダイオード
の間にまで拡張したことを特徴とする。請求項５記載の
ＣＭＯＳイメージセンサによれば、Ｗｅｌｌ領域のみで
請求項３の効果と同時に請求項４の効果も実現する。
は、請求項３記載のＣＭＯＳイメージセンサのフォトダ
イオードアレイに隣接する回路を形成するウェル領域の
一部をフォトダイオードアレイ内の各フォトダイオード
の間にまで拡張したことを特徴とする。請求項５記載の
ＣＭＯＳイメージセンサによれば、Ｗｅｌｌ領域のみで
請求項３の効果と同時に請求項４の効果も実現する。
【００１２】請求項６記載のＣＭＯＳイメージセンサ
は、請求項３記載のＣＭＯＳイメージセンサのフォトダ
イオードアレイに隣接する回路を形成するウェル領域内
のウェル領域と同電位の拡散層をフォトダイオードアレ
イ内の各フォトダイオードの間にまで拡張したことを特
徴とする。請求項６記載のＣＭＯＳイメージセンサによ
れば、Ｗｅｌｌ領域の拡散層のみで請求項３の効果と同
時に請求項４の効果も実現する。
は、請求項３記載のＣＭＯＳイメージセンサのフォトダ
イオードアレイに隣接する回路を形成するウェル領域内
のウェル領域と同電位の拡散層をフォトダイオードアレ
イ内の各フォトダイオードの間にまで拡張したことを特
徴とする。請求項６記載のＣＭＯＳイメージセンサによ
れば、Ｗｅｌｌ領域の拡散層のみで請求項３の効果と同
時に請求項４の効果も実現する。
【００１３】請求項７記載のイメージセンサユニット
は、請求項１〜請求項６のＣＭＯＳイメージセンサを複
数個配列したＣＭＯＳイメージセンサ列と、読み取り対
象物に光を照射する光源と、前記読み取り対象物からの
反射光を前記複数個のＣＭＯＳイメージセンサのフォト
ダイオード上に結像させる結像光学系と、前記ＣＭＯＳ
イメージセンサ列と前記光源と前記結像光学系とを支持
するシャーシとを備えたことを特徴とする。請求項７記
載のイメージセンサユニットによれば、請求項１〜請求
項６のＣＭＯＳイメージセンサを用いるので原稿情報を
高感度で忠実にしかも良好な解像度で読み取りができ
る。
は、請求項１〜請求項６のＣＭＯＳイメージセンサを複
数個配列したＣＭＯＳイメージセンサ列と、読み取り対
象物に光を照射する光源と、前記読み取り対象物からの
反射光を前記複数個のＣＭＯＳイメージセンサのフォト
ダイオード上に結像させる結像光学系と、前記ＣＭＯＳ
イメージセンサ列と前記光源と前記結像光学系とを支持
するシャーシとを備えたことを特徴とする。請求項７記
載のイメージセンサユニットによれば、請求項１〜請求
項６のＣＭＯＳイメージセンサを用いるので原稿情報を
高感度で忠実にしかも良好な解像度で読み取りができ
る。
【００１４】
（実施の形態１）この発明第１の実施の形態について、
図１から図３を用いて説明する。
図１から図３を用いて説明する。
【００１５】図１はＣＭＯＳイメージセンサの基本的な
回路でありフォトダイオード４個のフォトダイオードア
レイを例とする。１ａ〜１ｄ（以下単に１と略称する）
はフォトダイオード、２、３はＰＭＯＳでフォロアを形
成する。４はＮＭＯＳでフォトダイオード１のアノード
電位をリセット電位に設定する。５、６はＮＭＯＳで電
圧電流変換動作をする。７はバイアス電源、８は電源、
９はリセット電源、１０はＧＮＤである。１５は走査回
路で走査開始信号を走査開始端子１６に印加し、走査ク
ロック端子１７に印加した走査クロック信号に同期して
走査を行う。１１はアクセス回路であり、走査回路１５
からの信号を受けリセット信号をＮＭＯＳ４のゲートに
印加するとともに、電圧電流変換信号をＮＭＯＳ６のゲ
ートに印可する。フォトダイオード１のアノード電圧に
応じた電流が走査クロック信号と同期して共通電流出力
線１４に出力され、電流電圧変換回路１２で電圧に変換
されて出力信号端子１３に出力される。
回路でありフォトダイオード４個のフォトダイオードア
レイを例とする。１ａ〜１ｄ（以下単に１と略称する）
はフォトダイオード、２、３はＰＭＯＳでフォロアを形
成する。４はＮＭＯＳでフォトダイオード１のアノード
電位をリセット電位に設定する。５、６はＮＭＯＳで電
圧電流変換動作をする。７はバイアス電源、８は電源、
９はリセット電源、１０はＧＮＤである。１５は走査回
路で走査開始信号を走査開始端子１６に印加し、走査ク
ロック端子１７に印加した走査クロック信号に同期して
走査を行う。１１はアクセス回路であり、走査回路１５
からの信号を受けリセット信号をＮＭＯＳ４のゲートに
印加するとともに、電圧電流変換信号をＮＭＯＳ６のゲ
ートに印可する。フォトダイオード１のアノード電圧に
応じた電流が走査クロック信号と同期して共通電流出力
線１４に出力され、電流電圧変換回路１２で電圧に変換
されて出力信号端子１３に出力される。
【００１６】図２に図１の回路中の□の部分αを形成し
たシリコンの断面図を示す。２０はＮ型シリコン基板、
２２はＮ−Ｗｅｌｌ、２１はＰ−Ｗｅｌｌ、２３はＰ
＋、２４はＮ＋である。２５はポリシリコン等で作成し
たゲート電極、２６は電源端子、２９はバイアス端子、
３０は出力端子、２７はリセット端子で、２８はリセッ
ト電圧端子ある。図中Ａ部がフォトダイオード１ａ、Ｂ
部がＰＭＯＳ２ａ、３ａで構成したフォロアー、Ｃ部が
リセット用ＮＭＯＳ４ａである。フォトダイオードがＮ
型ベース基板とＰ＋の接合で構成する。Ｎ型ベース基板
の不純物濃度は４×１０14cm-3以下であるのに対しＮ−
Ｗｅｌｌの不純物濃度は３×１０16cm-3程度であるため
フォトダイオードの接合容量は約１／８．６となり感度
は８．６倍向上する。図３にＮ型ベース基板とＰ＋構成
のフォトダイオードと、Ｎ−ＷｅｌｌとＰ＋構成のフォ
トダイオードの露光量に対する出力比を示す。図中Ａが
Ｎ型ベース基板とＰ＋構成のフォトダイオードと、Ｂが
Ｎ−ＷｅｌｌとＰ＋構成のフォトダイオードである。や
く８倍の感度の向上が確認できる。またＰ型ベース基板
を用いた場合は不純物濃度１×１０15cm-3以上のＰ型ベ
ース基板とＮ＋との構成でフォトダイオードを形成する
ことにより接合容量が小さくなり感度向上が実現する。
たシリコンの断面図を示す。２０はＮ型シリコン基板、
２２はＮ−Ｗｅｌｌ、２１はＰ−Ｗｅｌｌ、２３はＰ
＋、２４はＮ＋である。２５はポリシリコン等で作成し
たゲート電極、２６は電源端子、２９はバイアス端子、
３０は出力端子、２７はリセット端子で、２８はリセッ
ト電圧端子ある。図中Ａ部がフォトダイオード１ａ、Ｂ
部がＰＭＯＳ２ａ、３ａで構成したフォロアー、Ｃ部が
リセット用ＮＭＯＳ４ａである。フォトダイオードがＮ
型ベース基板とＰ＋の接合で構成する。Ｎ型ベース基板
の不純物濃度は４×１０14cm-3以下であるのに対しＮ−
Ｗｅｌｌの不純物濃度は３×１０16cm-3程度であるため
フォトダイオードの接合容量は約１／８．６となり感度
は８．６倍向上する。図３にＮ型ベース基板とＰ＋構成
のフォトダイオードと、Ｎ−ＷｅｌｌとＰ＋構成のフォ
トダイオードの露光量に対する出力比を示す。図中Ａが
Ｎ型ベース基板とＰ＋構成のフォトダイオードと、Ｂが
Ｎ−ＷｅｌｌとＰ＋構成のフォトダイオードである。や
く８倍の感度の向上が確認できる。またＰ型ベース基板
を用いた場合は不純物濃度１×１０15cm-3以上のＰ型ベ
ース基板とＮ＋との構成でフォトダイオードを形成する
ことにより接合容量が小さくなり感度向上が実現する。
【００１７】（実施の形態２）この発明の第２の実施の
形態のＣＭＯＳイメージセンサについて図４を用いて説
明する。図４はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のパターン領域を示す。３５はＮ
型ベース基板、３６はフォトダイオード領域、３７はリ
セット動作のＮＭＯＳ４を形成するＰ−Ｗｅｌｌの領
域、３８はＰＭＯＳ２、３で構成するフォロアの領域、
３９は電圧電流変換回路、アクセス回路、走査回路、増
幅回路等のその他の領域である。Ｎ型ベース基板３５と
フォロア領域３８は端子４０により回路の最高電位に保
たれ、リセット動作ＮＭＯＳ領域３７は端子４１により
回路の最低電位に保たれている。フォトダイオード領域
３６には所望のピッチ及びサイズで形成したＰ＋のアレ
イが配置される。ベース基板がＮ型であるから光がシリ
コン面に照射されるとホールが発生する。領域３８、３
９で発生したホールのうちフォトダイオード領域３６に
向かうホールは、最低電位にある領域３７にで消滅しフ
ォトダイオード領域３６には到達できない。すなわちフ
ォトダイオード領域３６で発生する電荷のみ出力信号と
なるので原稿情報に忠実な読み取りができる。ベース基
板がＰ型の場合はフォトダイオード領域に接する周辺は
Ｎ−Ｗｅｌｌとし、そのＮ−Ｗｅｌｌを最高電位に保て
ば同様の効果が得られる。
形態のＣＭＯＳイメージセンサについて図４を用いて説
明する。図４はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のパターン領域を示す。３５はＮ
型ベース基板、３６はフォトダイオード領域、３７はリ
セット動作のＮＭＯＳ４を形成するＰ−Ｗｅｌｌの領
域、３８はＰＭＯＳ２、３で構成するフォロアの領域、
３９は電圧電流変換回路、アクセス回路、走査回路、増
幅回路等のその他の領域である。Ｎ型ベース基板３５と
フォロア領域３８は端子４０により回路の最高電位に保
たれ、リセット動作ＮＭＯＳ領域３７は端子４１により
回路の最低電位に保たれている。フォトダイオード領域
３６には所望のピッチ及びサイズで形成したＰ＋のアレ
イが配置される。ベース基板がＮ型であるから光がシリ
コン面に照射されるとホールが発生する。領域３８、３
９で発生したホールのうちフォトダイオード領域３６に
向かうホールは、最低電位にある領域３７にで消滅しフ
ォトダイオード領域３６には到達できない。すなわちフ
ォトダイオード領域３６で発生する電荷のみ出力信号と
なるので原稿情報に忠実な読み取りができる。ベース基
板がＰ型の場合はフォトダイオード領域に接する周辺は
Ｎ−Ｗｅｌｌとし、そのＮ−Ｗｅｌｌを最高電位に保て
ば同様の効果が得られる。
【００１８】（実施の形態３）この発明の第３の実施の
形態のＣＭＯＳイメージセンサについて図５を用いて説
明する。図５はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のフォトダイオードのパターン領
域の一例を示す。３５はＮ型ベース基板、３６はフォト
ダイオード領域、４２はＮ型ベース基板と接合容量を形
成するＰ＋のパターンである。４３はフォトダイオード
の間に形成されたＰ＋のパターンで端子４４で最低電位
に保たれている。光入射でこのＰ＋４３で発生したホー
ルはＰ＋４３が最低電位であるためＰ＋４３で消滅す
る。よってフォトダイオードの間で発生した電荷がその
両側のフォトダイオードへは到達できないため解像度の
低下を防止できる。ベース基板がＰ型の場合はフォトダ
イオードの間にＮ＋パターンを形成しその電位を最低電
位に保てば同様の効果が得られる。
形態のＣＭＯＳイメージセンサについて図５を用いて説
明する。図５はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のフォトダイオードのパターン領
域の一例を示す。３５はＮ型ベース基板、３６はフォト
ダイオード領域、４２はＮ型ベース基板と接合容量を形
成するＰ＋のパターンである。４３はフォトダイオード
の間に形成されたＰ＋のパターンで端子４４で最低電位
に保たれている。光入射でこのＰ＋４３で発生したホー
ルはＰ＋４３が最低電位であるためＰ＋４３で消滅す
る。よってフォトダイオードの間で発生した電荷がその
両側のフォトダイオードへは到達できないため解像度の
低下を防止できる。ベース基板がＰ型の場合はフォトダ
イオードの間にＮ＋パターンを形成しその電位を最低電
位に保てば同様の効果が得られる。
【００１９】（実施の形態４）この発明の第４の実施の
形態のＣＭＯＳイメージセンサについて図６を用いて説
明する。図６はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のフォトダイオードのパターン領
域の一例を示す。３５はＮ型ベース基板、３６はフォト
ダイオード領域、４２はＮ型ベース基板と接合容量を形
成するＰ＋のパターンである。４５はフォトダイオード
の間にまで拡張したリセット動作のＮＭＯＳ４を形成す
るＰ−Ｗｅｌｌの領域であり、端子４６で最低電位に保
たれている。実施形態３と同様の効果で光入射でフォト
ダイオードの間で発生したホールはＰ−Ｗｅｌｌ領域４
５内の特に斜線を施した部分で消滅する。よってフォト
ダイオードの間で発生した電荷がその両側のフォトダイ
オードへは到達できないため解像度の低下を防止でき
る。ベース基板がＰ型の場合は４５をＮ−Ｗｅｌｌので
形成し、最高電位に保てば同様の効果が得られる。
形態のＣＭＯＳイメージセンサについて図６を用いて説
明する。図６はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のフォトダイオードのパターン領
域の一例を示す。３５はＮ型ベース基板、３６はフォト
ダイオード領域、４２はＮ型ベース基板と接合容量を形
成するＰ＋のパターンである。４５はフォトダイオード
の間にまで拡張したリセット動作のＮＭＯＳ４を形成す
るＰ−Ｗｅｌｌの領域であり、端子４６で最低電位に保
たれている。実施形態３と同様の効果で光入射でフォト
ダイオードの間で発生したホールはＰ−Ｗｅｌｌ領域４
５内の特に斜線を施した部分で消滅する。よってフォト
ダイオードの間で発生した電荷がその両側のフォトダイ
オードへは到達できないため解像度の低下を防止でき
る。ベース基板がＰ型の場合は４５をＮ−Ｗｅｌｌので
形成し、最高電位に保てば同様の効果が得られる。
【００２０】（実施の形態５）この発明の第５の実施の
形態のＣＭＯＳイメージセンサについて図７を用いて説
明する。図７はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のフォトダイオードのパターン領
域の一例を示す。３５はＮ型ベース基板、３６はフォト
ダイオード領域、４２はＮ型ベース基板と接合容量を形
成するＰ＋のパターンである。４７はリセット動作のＮ
ＭＯＳ４を形成するＰ−Ｗｅｌｌの領域で端子４８で最
低電位に保たれている。４９はフォトダイオードの間に
形成されたＰ＋のパターンで端子５０でＰ−Ｗｅｌｌ領
域４７と接続されるとともに最低電位に保たれている。
実施形態３と同様の効果で光入射でフォトダイオードの
間で発生したホールはＰ＋領域４９で消滅する。よって
フォトダイオードの間で発生した電荷がその両側のフォ
トダイオードへは到達できないため解像度の低下を防止
できる。ベース基板がＰ型の場合は４７をＮ−Ｗｅｌｌ
ので形成し、最低電位に保ち、４９をＮ＋のパターンで
端子５０でＮ−Ｗｅｌｌ領域４７と接続して最低電位に
保てば同様の効果が得られる。
形態のＣＭＯＳイメージセンサについて図７を用いて説
明する。図７はシリコン基板上に形成した図１のＣＭＯ
Ｓイメージセンサ回路のフォトダイオードのパターン領
域の一例を示す。３５はＮ型ベース基板、３６はフォト
ダイオード領域、４２はＮ型ベース基板と接合容量を形
成するＰ＋のパターンである。４７はリセット動作のＮ
ＭＯＳ４を形成するＰ−Ｗｅｌｌの領域で端子４８で最
低電位に保たれている。４９はフォトダイオードの間に
形成されたＰ＋のパターンで端子５０でＰ−Ｗｅｌｌ領
域４７と接続されるとともに最低電位に保たれている。
実施形態３と同様の効果で光入射でフォトダイオードの
間で発生したホールはＰ＋領域４９で消滅する。よって
フォトダイオードの間で発生した電荷がその両側のフォ
トダイオードへは到達できないため解像度の低下を防止
できる。ベース基板がＰ型の場合は４７をＮ−Ｗｅｌｌ
ので形成し、最低電位に保ち、４９をＮ＋のパターンで
端子５０でＮ−Ｗｅｌｌ領域４７と接続して最低電位に
保てば同様の効果が得られる。
【００２１】（実施の形態６）この発明の第６の実施の
形態のイメージセンサユニットについて図８を用いて説
明する。図８に上記の第１〜第５の実施の形態のＣＭＯ
Ｓイメージセンサを用いた原稿の読み取り可能なイメー
ジセンサユニットの斜視図を示す。図８において、８０
は図１または図４に示したＣＭＯＳイメージセンサを複
数個例えば１列に配列したＣＭＯＳイメージセンサ列、
８１はＣＭＯＳイメージセンサ列８０の実装基板を兼ね
た出力処理回路基板である。８２は読み取り対象物から
の反射光をＣＭＯＳイメージセンサ列８０のフォトダイ
オード上に結像させる結像光学系である等倍レンズ、８
３は読み取り対象物に光を照射するＬＥＤチップで、複
数個を基板８４に実装してライン光源をなす。８５は押
圧ガラスで、８６はＣＭＯＳイメージセンサ列８０、Ｌ
ＥＤチップ８３、等倍レンズ８２、出力処理回路基板８
１、基板８４等を支持するシャーシ、８７は原稿であ
る。図中矢印ａはＣＭＯＳイメージセンサ列８０の読み
取り走査方向でＣＭＯＳイメージセンサの直下に位置す
る原稿８７の情報を電気信号に変換する。この状態でイ
メージセンサユニット全体を図中矢印ｂの方向に移動す
るか、矢印ｂと反対方向の原稿を移動することにより、
原稿情報を２次元的に読み取ることができる。
形態のイメージセンサユニットについて図８を用いて説
明する。図８に上記の第１〜第５の実施の形態のＣＭＯ
Ｓイメージセンサを用いた原稿の読み取り可能なイメー
ジセンサユニットの斜視図を示す。図８において、８０
は図１または図４に示したＣＭＯＳイメージセンサを複
数個例えば１列に配列したＣＭＯＳイメージセンサ列、
８１はＣＭＯＳイメージセンサ列８０の実装基板を兼ね
た出力処理回路基板である。８２は読み取り対象物から
の反射光をＣＭＯＳイメージセンサ列８０のフォトダイ
オード上に結像させる結像光学系である等倍レンズ、８
３は読み取り対象物に光を照射するＬＥＤチップで、複
数個を基板８４に実装してライン光源をなす。８５は押
圧ガラスで、８６はＣＭＯＳイメージセンサ列８０、Ｌ
ＥＤチップ８３、等倍レンズ８２、出力処理回路基板８
１、基板８４等を支持するシャーシ、８７は原稿であ
る。図中矢印ａはＣＭＯＳイメージセンサ列８０の読み
取り走査方向でＣＭＯＳイメージセンサの直下に位置す
る原稿８７の情報を電気信号に変換する。この状態でイ
メージセンサユニット全体を図中矢印ｂの方向に移動す
るか、矢印ｂと反対方向の原稿を移動することにより、
原稿情報を２次元的に読み取ることができる。
【００２２】
【発明の効果】請求項１記載のＣＭＯＳイメージセンサ
によれば、フォトダイオードの接合容量が小さくなるた
め感度が高くなる。
によれば、フォトダイオードの接合容量が小さくなるた
め感度が高くなる。
【００２３】請求項２記載ＣＭＯＳイメージセンサによ
れば、請求項１記載と同様であるがさらに感度が高くな
る。
れば、請求項１記載と同様であるがさらに感度が高くな
る。
【００２４】請求項３記載のＣＭＯＳイメージセンサに
よれば、フォトダイオード部に入射する光情報だけを出
力信号とするので原稿情報に忠実な読み取りができる。
よれば、フォトダイオード部に入射する光情報だけを出
力信号とするので原稿情報に忠実な読み取りができる。
【００２５】請求項４記載のＣＭＯＳイメージセンサに
よれば、フォトダイオードアレイ内のフォトダイオード
の間に入射した光によって発生した電荷を拡散層で吸収
するので解像度の低下を防止できる。
よれば、フォトダイオードアレイ内のフォトダイオード
の間に入射した光によって発生した電荷を拡散層で吸収
するので解像度の低下を防止できる。
【００２６】請求項５記載のＣＭＯＳイメージセンサに
よれば、Ｗｅｌｌ領域のみで請求項３の効果と同時に請
求項４の効果も実現する。
よれば、Ｗｅｌｌ領域のみで請求項３の効果と同時に請
求項４の効果も実現する。
【００２７】請求項６記載のＣＭＯＳイメージセンサに
よれば、Ｗｅｌｌ領域の拡散層のみで請求項３の効果と
同時に請求項４の効果も実現する。
よれば、Ｗｅｌｌ領域の拡散層のみで請求項３の効果と
同時に請求項４の効果も実現する。
【００２８】請求項７記載のイメージセンサユニットに
よれば、請求項１〜請求項６のＣＭＯＳイメージセンサ
を用いるので原稿情報を高感度で忠実にしかも良好な解
像度で読み取りができる。
よれば、請求項１〜請求項６のＣＭＯＳイメージセンサ
を用いるので原稿情報を高感度で忠実にしかも良好な解
像度で読み取りができる。
【図１】本発明の一実施の形態によるＣＭＯＳイメージ
センサの基本的な回路図
センサの基本的な回路図
【図２】同実施の形態における図１の回路中の□の部分
αを形成したシリコンの断面図
αを形成したシリコンの断面図
【図３】同実施の形態におけるＮ型ベース基板とＰ＋構
成のフォトダイオードと、Ｎ−ＷｅｌｌとＰ＋構成のフ
ォトダイオードの露光量に対する出力比を示す図
成のフォトダイオードと、Ｎ−ＷｅｌｌとＰ＋構成のフ
ォトダイオードの露光量に対する出力比を示す図
【図４】この発明の第２の実施の形態におけるシリコン
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
パターン領域を示す図
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
パターン領域を示す図
【図５】この発明の第３の実施の形態におけるシリコン
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
フォトダイオードのパターン領域の一例を示す図
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
フォトダイオードのパターン領域の一例を示す図
【図６】この発明の第４の実施の形態におけるシリコン
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
フォトダイオードのパターン領域の一例を示す図
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
フォトダイオードのパターン領域の一例を示す図
【図７】この発明の第５の実施の形態におけるシリコン
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
フォトダイオードのパターン領域の一例を示す図
基板上に形成した図１のＣＭＯＳイメージセンサ回路の
フォトダイオードのパターン領域の一例を示す図
【図８】この発明の第６の実施の形態における第１〜第
５の実施の形態のＣＭＯＳイメージセンサを用いた原稿
の読み取り可能なイメージセンサユニットの斜視図
５の実施の形態のＣＭＯＳイメージセンサを用いた原稿
の読み取り可能なイメージセンサユニットの斜視図
【図９】従来例におけるフォトダイオードを受光素子に
用いたイメージセンサの回路の一部を示す図
用いたイメージセンサの回路の一部を示す図
【図１０】従来例における図９の回路を形成したシリコ
ンの断面図
ンの断面図
【図１１】従来例におけるフォトダイオードアレイと周
辺の極簡単なの回路構成図
辺の極簡単なの回路構成図
【図１２】従来例における図１１内のフォトダイオード
アレイ１２１の部分を形成したシリコンの断面図
アレイ１２１の部分を形成したシリコンの断面図
１ａ〜１ｄ フォトダイオード ２，３ フォロアを構成するＰＭＯＳ ４，５，６ ＮＭＯＳ ７ バイアス電源 ８ 電源 ９ リセット電源 １０ ＧＮＤ １１ アクセス回路 １２ 電流電圧変換回路 １３ 出力信号端子 １４ 共通電流出力線 １５ 走査回路 １６ 走査開始端子 １７ 走査クロック端子 ２０ Ｎ型シリコン基板 ２１ Ｐ−Ｗｅｌｌ（Ｐ型領域） ２２ Ｎ−Ｗｅｌｌ（Ｎ型領域） ２３ Ｐ＋（高濃度のＰ型拡散層） ２４ Ｎ＋（高濃度のＮ型拡散層） ２５ ポリシリコン等で作成したゲート電極 ２６ 電源端子 ２７ リセット端子 ２８ リセット電圧端子 ２９ バイアス端子 ３０ 出力端子 ３５ Ｎ型ベース基板 ３６ フォトダイオード領域 ３７ リセット動作のＮＭＯＳ４を形成するＰ−Ｗｅｌ
ｌの領域 ３８ ＰＭＯＳ２，３で構成するフォロアの領域 ３９ 電圧電流変換回路，アクセス回路，走査回路，増
幅回路等の領域 ４０ ４１ 端子 ４２ａ〜４２ｄ Ｎ型ベース基板と接合容量を形成する
Ｐ＋のパターン ４３ａ〜４３ｄ フォトダイオードの間に形成されたＰ
＋のパターン ４４ 端子 ４５ フォトダイオードの間にまで拡張したＰ−Ｗｅｌ
ｌの領域 ４６ 端子 ４７ リセット動作のＮＭＯＳ４を形成するＰ−Ｗｅｌ
ｌの領域 ４８ 端子 ４９ａ〜４９ｃ フォトダイオードの間に形成されたＰ
＋のパターン ５０ａ〜５０ｃ 端子 ８０ ＣＭＯＳイメージセンサ列 ８１ 出力処理回路基板 ８２ 等倍レンズ ８３ ＬＥＤチップ ８４ 基板 ８５ 押圧ガラス ８６ シャーシ ８７ 原稿 １０１ フォトダイオード １０２ ＮＭＯＳ １０３，１０４ ＰＭＯＳ １０５ リセット電圧設定電源 １０６ 電源端子 １０７ リセット端子 １０８ 出力端子 １０９ バイアス端子 １１０ Ｎ型シリコン基板 １１１ Ｎ−Ｗｅｌｌ １１２ Ｐ−Ｗｅｌｌ １１３ 高濃度のＰ型拡散層 １１４ 高濃度のＮ型拡散層 １１５ ポリシリコン等で作成したＰＭＯＳのゲート電
極 １１６ ポリシリコン等で作成したＮＭＯＳのゲート電
極 １１７ 電源端子 １１８ バイアス端子 １１９ 出力端子 １２０ リセット端子 １２１ フォトダイオードアレイ １２１ａ〜１２１ｇ フォトダイオード １２２ リセットＮＭＯＳ，フォロアーＰＭＯＳで構成
されるブロック １２３〜１２７ Ｐ＋ １３０ リセット電圧端子
ｌの領域 ３８ ＰＭＯＳ２，３で構成するフォロアの領域 ３９ 電圧電流変換回路，アクセス回路，走査回路，増
幅回路等の領域 ４０ ４１ 端子 ４２ａ〜４２ｄ Ｎ型ベース基板と接合容量を形成する
Ｐ＋のパターン ４３ａ〜４３ｄ フォトダイオードの間に形成されたＰ
＋のパターン ４４ 端子 ４５ フォトダイオードの間にまで拡張したＰ−Ｗｅｌ
ｌの領域 ４６ 端子 ４７ リセット動作のＮＭＯＳ４を形成するＰ−Ｗｅｌ
ｌの領域 ４８ 端子 ４９ａ〜４９ｃ フォトダイオードの間に形成されたＰ
＋のパターン ５０ａ〜５０ｃ 端子 ８０ ＣＭＯＳイメージセンサ列 ８１ 出力処理回路基板 ８２ 等倍レンズ ８３ ＬＥＤチップ ８４ 基板 ８５ 押圧ガラス ８６ シャーシ ８７ 原稿 １０１ フォトダイオード １０２ ＮＭＯＳ １０３，１０４ ＰＭＯＳ １０５ リセット電圧設定電源 １０６ 電源端子 １０７ リセット端子 １０８ 出力端子 １０９ バイアス端子 １１０ Ｎ型シリコン基板 １１１ Ｎ−Ｗｅｌｌ １１２ Ｐ−Ｗｅｌｌ １１３ 高濃度のＰ型拡散層 １１４ 高濃度のＮ型拡散層 １１５ ポリシリコン等で作成したＰＭＯＳのゲート電
極 １１６ ポリシリコン等で作成したＮＭＯＳのゲート電
極 １１７ 電源端子 １１８ バイアス端子 １１９ 出力端子 １２０ リセット端子 １２１ フォトダイオードアレイ １２１ａ〜１２１ｇ フォトダイオード １２２ リセットＮＭＯＳ，フォロアーＰＭＯＳで構成
されるブロック １２３〜１２７ Ｐ＋ １３０ リセット電圧端子
フロントページの続き (72)発明者 山口 和文 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】少なくとも、フォトダイオードアレイ、走
査回路、アクセス回路、増幅回路から構成され、シリコ
ンベース基板上に形成したＣＭＯＳイメージセンサにお
いて、前記走査回路、前記アクセス回路、前記増幅回路
はダブルウェル構造のＣＭＯＳプロセスによって形成し
たデバイス構造であり、前記フォトダイオードアレイ内
のフォトダイオードはベース基板を共通電極とし、前記
ベース基板に所望のピッチおよびサイズで形成した異種
導電性の拡散層のアレイを個別電極としたことを特徴と
するＣＭＯＳイメージセンサ。 - 【請求項２】ベース基板の不純物濃度がＮ型であれば４
×１０14cm-3以下、Ｐ型であれば１×１０15cm-3以下で
あることを特徴とする請求項１記載のＣＭＯＳイメージ
センサ。 - 【請求項３】フォトダイオードアレイに隣接する回路
を、ベース基板と異なるタイプのウェル領域に形成し、
前記ウェル領域の電位を前記ベース基板がＮ型であれば
最低電位に、Ｐ型であれば最高電位にすることを特徴と
する請求項１記載のＣＭＯＳイメージセンサ。 - 【請求項４】フォトダイオードアレイ内の各フォトダイ
オードの間にベース基板と異なるタイプの拡散層を設
け、前記拡散層の電位を前記ベース基板がＮ型であれば
最低電位に、Ｐ型であれば最高電位にすることを特徴と
する請求項１記載のＣＭＯＳイメージセンサ。 - 【請求項５】フォトダイオードアレイに隣接する回路を
形成するウェル領域の一部をフォトダイオードアレイ内
の各フォトダイオードの間にまで拡張したことを特徴と
する請求項３記載のＣＭＯＳイメージセンサ。 - 【請求項６】フォトダイオードアレイに隣接する回路を
形成するウェル領域内の前記ウェル領域と同電位の拡散
層をフォトダイオードアレイ内の各フォトダイオードの
間にまで拡張したことを特徴とする請求項３記載のＣＭ
ＯＳイメージセンサ。 - 【請求項７】請求項１〜請求項６のいずれか一項記載の
ＣＭＯＳイメージセンサを複数個配列したＣＭＯＳイメ
ージセンサ列と、読み取り対象物に光を照射する光源
と、前記読み取り対象物からの反射光を前記複数個のＣ
ＭＯＳイメージセンサのフォトダイオード上に結像させ
る結像光学系と、前記ＣＭＯＳイメージセンサ列と前記
光源と前記結像光学系とを支持するシャーシとを備えた
ことを特徴とするイメージセンサユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234317A JPH1174500A (ja) | 1997-08-29 | 1997-08-29 | Ｃｍｏｓイメージセンサおよびイメージセンサユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234317A JPH1174500A (ja) | 1997-08-29 | 1997-08-29 | Ｃｍｏｓイメージセンサおよびイメージセンサユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174500A true JPH1174500A (ja) | 1999-03-16 |
Family
ID=16969123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234317A Pending JPH1174500A (ja) | 1997-08-29 | 1997-08-29 | Ｃｍｏｓイメージセンサおよびイメージセンサユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384836B1 (ko) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 이미지센서 및 그 제조방법 |
| JP2006013299A (ja) * | 2004-06-29 | 2006-01-12 | Seiko Instruments Inc | Ｃｍｏｓイメージセンサ |
-
1997
- 1997-08-29 JP JP9234317A patent/JPH1174500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384836B1 (ko) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 이미지센서 및 그 제조방법 |
| JP2006013299A (ja) * | 2004-06-29 | 2006-01-12 | Seiko Instruments Inc | Ｃｍｏｓイメージセンサ |
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