JPH1174792A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPH1174792A JPH1174792A JP23408197A JP23408197A JPH1174792A JP H1174792 A JPH1174792 A JP H1174792A JP 23408197 A JP23408197 A JP 23408197A JP 23408197 A JP23408197 A JP 23408197A JP H1174792 A JPH1174792 A JP H1174792A
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Abstract
(57)【要約】
【課題】抵抗ストリングを用いたＤＡ変換回路におい
て、簡単な回路構成ながら可変ビット数が異なる３つの
デジタル信号入力に対して切り換え可能にする。 【解決手段】第１ビット拡張回路１２、抵抗ストリング
１５および第２ビット拡張回路１４と、デジタル信号入
力の全ビットが変化する第１動作モード、デジタル信号
入力の一部のビットが変化する第２動作モードおよびそ
れより少ないビットが変化する第３動作モードに応じ
て、抵抗ストリングに対するビット拡張回路の接続を制
御する第１の接続制御回路と、第３動作モードの時に抵
抗ストリングの中間点Ｃを接地ノードに接続する第２の
接続制御回路２７と、デジタル信号入力をデコードし、
ビット拡張回路および抵抗ストリングの各分圧ノードの
電圧を選択的に取り出す選択回路１６、１７、１８、２
２、２３とを具備する。
て、簡単な回路構成ながら可変ビット数が異なる３つの
デジタル信号入力に対して切り換え可能にする。 【解決手段】第１ビット拡張回路１２、抵抗ストリング
１５および第２ビット拡張回路１４と、デジタル信号入
力の全ビットが変化する第１動作モード、デジタル信号
入力の一部のビットが変化する第２動作モードおよびそ
れより少ないビットが変化する第３動作モードに応じ
て、抵抗ストリングに対するビット拡張回路の接続を制
御する第１の接続制御回路と、第３動作モードの時に抵
抗ストリングの中間点Ｃを接地ノードに接続する第２の
接続制御回路２７と、デジタル信号入力をデコードし、
ビット拡張回路および抵抗ストリングの各分圧ノードの
電圧を選択的に取り出す選択回路１６、１７、１８、２
２、２３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成されるデジタル・アナログ（ＤＡ）変換回路に係
り、特に抵抗ストリング方式のＤＡ変換回路に関するも
ので、各種電子機器に用いられる。
形成されるデジタル・アナログ（ＤＡ）変換回路に係
り、特に抵抗ストリング方式のＤＡ変換回路に関するも
ので、各種電子機器に用いられる。
【０００２】
【従来の技術】例えば１チップ・マイクロコンピュータ
／コントローラ（以下、マイコンと記す）の内部で種々
のデジタル信号の処理を行った後にアナログ量に変換す
るためにＤＡ変換回路が使用され、その１つとしてスト
リング抵抗方式が知られている。
／コントローラ（以下、マイコンと記す）の内部で種々
のデジタル信号の処理を行った後にアナログ量に変換す
るためにＤＡ変換回路が使用され、その１つとしてスト
リング抵抗方式が知られている。
【０００３】ストリング抵抗方式のＤＡ変換回路は、ｎ
ビットのＤＡ変換を行うために、ｎビットのバイナリコ
ード信号をデコードするデコーダと、基準電圧と接地電
圧との間に２n個の抵抗素子が直列に接続された抵抗ス
トリングと、２n個のスイッチ回路とを具備し、抵抗ス
トリングにより複数に分割された電圧を選択的に取り出
すものであり、精度は高く、単調増加性が優れている。
ビットのＤＡ変換を行うために、ｎビットのバイナリコ
ード信号をデコードするデコーダと、基準電圧と接地電
圧との間に２n個の抵抗素子が直列に接続された抵抗ス
トリングと、２n個のスイッチ回路とを具備し、抵抗ス
トリングにより複数に分割された電圧を選択的に取り出
すものであり、精度は高く、単調増加性が優れている。
【０００４】しかし、上記ＤＡ変換回路において得られ
る出力電圧は、基準電圧Ｖref と接地電圧Ｖssとの間が
Ｖref ／２n単位で２n−１個に分割された値のいずれか
であり、上記ＤＡ変換回路をｎビット専用のＤＡ変換回
路としてだけでなく、ｍ （ｍ＜ｎ）ビット用のＤＡ変
換回路として切り換え使用することを考えた場合には、
次に述べるような問題が生じる。
る出力電圧は、基準電圧Ｖref と接地電圧Ｖssとの間が
Ｖref ／２n単位で２n−１個に分割された値のいずれか
であり、上記ＤＡ変換回路をｎビット専用のＤＡ変換回
路としてだけでなく、ｍ （ｍ＜ｎ）ビット用のＤＡ変
換回路として切り換え使用することを考えた場合には、
次に述べるような問題が生じる。
【０００５】即ち、ｎビット信号入力時には、デコード
回路のｎ個のアドレス入力端子にｎビットの信号入力を
対応して供給し、ｍビット信号入力時にはデコード回路
のｎ個のアドレス入力端子のうちの上位ｍ個のアドレス
入力端子にｎビットの信号入力を対応して供給するよう
に、アドレス接続切換回路（アドレスマップ切換回路）
を付加する必要が生じるので、回路構成が複雑化する。
回路のｎ個のアドレス入力端子にｎビットの信号入力を
対応して供給し、ｍビット信号入力時にはデコード回路
のｎ個のアドレス入力端子のうちの上位ｍ個のアドレス
入力端子にｎビットの信号入力を対応して供給するよう
に、アドレス接続切換回路（アドレスマップ切換回路）
を付加する必要が生じるので、回路構成が複雑化する。
【０００６】あるいは、ｎビット信号入力時には、デコ
ード回路の２n個の出力信号を２n個のスイッチ回路に対
応して供給し、ｍビット信号入力時には、デコード回路
の２m個の出力信号を２n個のスイッチ回路の内の一部の
スイッチ回路に対応して供給するように、スイッチ接続
切換回路を付加する必要が生じるので、回路構成が複雑
化する。
ード回路の２n個の出力信号を２n個のスイッチ回路に対
応して供給し、ｍビット信号入力時には、デコード回路
の２m個の出力信号を２n個のスイッチ回路の内の一部の
スイッチ回路に対応して供給するように、スイッチ接続
切換回路を付加する必要が生じるので、回路構成が複雑
化する。
【０００７】このような問題点を解決すべく、本願発明
者は、デジタル信号入力の可変ビット数が異なる２つの
動作モードに対応して切り換え使用する場合でも、回路
構成の複雑化をまねかなくて済むように工夫されたＤＡ
変換回路（特願平５−５５５７４号、特開平６−２６８
５２５号公報）あるいは電圧分割回路（特願平７−１７
２１６６号、特開平９−２３１６０号公報）を既に提案
した。
者は、デジタル信号入力の可変ビット数が異なる２つの
動作モードに対応して切り換え使用する場合でも、回路
構成の複雑化をまねかなくて済むように工夫されたＤＡ
変換回路（特願平５−５５５７４号、特開平６−２６８
５２５号公報）あるいは電圧分割回路（特願平７−１７
２１６６号、特開平９−２３１６０号公報）を既に提案
した。
【０００８】しかし、さらに、デジタル信号入力のうち
の可変ビット数が異なる３つの動作モードに対応して切
り換え使用する場合でも、回路構成の複雑化をまねかな
くて済むように工夫することにより、より効果的なＤＡ
変換回路を提供することが望ましい。
の可変ビット数が異なる３つの動作モードに対応して切
り換え使用する場合でも、回路構成の複雑化をまねかな
くて済むように工夫することにより、より効果的なＤＡ
変換回路を提供することが望ましい。
【０００９】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、抵抗素子、スイッチ素子等の使
用数やそのパターン面積をあまり増大させることなく、
デジタル信号入力のうちの可変ビット数が異なる３つの
動作モードに対応した切り換え使用が可能になり、これ
により多ビットのデジタル信号のＤＡ変換を実現するこ
とができ、集積回路化に適したデジタル・アナログ変換
回路を提供することを目的とする。
鑑みてなされたもので、抵抗素子、スイッチ素子等の使
用数やそのパターン面積をあまり増大させることなく、
デジタル信号入力のうちの可変ビット数が異なる３つの
動作モードに対応した切り換え使用が可能になり、これ
により多ビットのデジタル信号のＤＡ変換を実現するこ
とができ、集積回路化に適したデジタル・アナログ変換
回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のデジタル・アナ
ログ変換回路は、それぞれ抵抗値が等しい複数個の抵抗
素子が直列に接続された第１のビット拡張回路、抵抗ス
トリングおよび第２のビット拡張回路と、デジタル信号
入力の全ビットが変化する第１の動作モードの時には前
記第１のビット拡張回路、抵抗ストリングおよび第２の
ビット拡張回路を基準電圧ノードと接地電圧ノードとの
間に直列に接続し、デジタル信号入力の一部のビットが
変化する第２の動作モードおよびそれより少ないビット
が変化する第３の動作モードの時には前記基準電圧ノー
ドと接地電圧ノードとの間に前記第１のビット拡張回路
および第２のビット拡張回路を介することなく前記抵抗
ストリングを接続する第１の接続制御回路と、前記第１
の動作モードの時および第２の動作モードの時には前記
抵抗ストリングを２等分した中間点を前記接地電圧ノー
ドに接続せず、前記第３の動作モードの時には前記中間
点を前記接地電圧ノードに接続する第２の接続制御回路
と、前記デジタル信号入力をデコードし、デコード出力
に応じて前記第１のビット拡張回路、抵抗ストリングお
よび第２のビット拡張回路の各分圧ノードの電圧を選択
的に取り出す選択回路とを具備することを特徴とする。
ログ変換回路は、それぞれ抵抗値が等しい複数個の抵抗
素子が直列に接続された第１のビット拡張回路、抵抗ス
トリングおよび第２のビット拡張回路と、デジタル信号
入力の全ビットが変化する第１の動作モードの時には前
記第１のビット拡張回路、抵抗ストリングおよび第２の
ビット拡張回路を基準電圧ノードと接地電圧ノードとの
間に直列に接続し、デジタル信号入力の一部のビットが
変化する第２の動作モードおよびそれより少ないビット
が変化する第３の動作モードの時には前記基準電圧ノー
ドと接地電圧ノードとの間に前記第１のビット拡張回路
および第２のビット拡張回路を介することなく前記抵抗
ストリングを接続する第１の接続制御回路と、前記第１
の動作モードの時および第２の動作モードの時には前記
抵抗ストリングを２等分した中間点を前記接地電圧ノー
ドに接続せず、前記第３の動作モードの時には前記中間
点を前記接地電圧ノードに接続する第２の接続制御回路
と、前記デジタル信号入力をデコードし、デコード出力
に応じて前記第１のビット拡張回路、抵抗ストリングお
よび第２のビット拡張回路の各分圧ノードの電圧を選択
的に取り出す選択回路とを具備することを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１および図２は、本発明
のストリング抵抗方式のＤＡ変換回路の第１の実施の形
態に係る３モード切り換え用のＤＡ変換回路のブロック
構成および回路構成の一例を示している。
施の形態を詳細に説明する。図１および図２は、本発明
のストリング抵抗方式のＤＡ変換回路の第１の実施の形
態に係る３モード切り換え用のＤＡ変換回路のブロック
構成および回路構成の一例を示している。
【００１２】図１および図２において、１１は基準電圧
Ｖref が印加される第１の電圧ノード（Ｖref ノー
ド）、１３は接地電圧Ｖssが印加される第２の電圧ノー
ド（Ｖssノード）、１２は第１のビット拡張回路、１４
は第２のビット拡張回路、１５は抵抗ストリングであ
り、上記第１のビット拡張回路１２と抵抗ストリング１
５と第２のビット拡張回路１４とは直列に接続されてい
る。
Ｖref が印加される第１の電圧ノード（Ｖref ノー
ド）、１３は接地電圧Ｖssが印加される第２の電圧ノー
ド（Ｖssノード）、１２は第１のビット拡張回路、１４
は第２のビット拡張回路、１５は抵抗ストリングであ
り、上記第１のビット拡張回路１２と抵抗ストリング１
５と第２のビット拡張回路１４とは直列に接続されてい
る。
【００１３】前記抵抗ストリング１５は、それぞれの抵
抗値が等しい例えば２K （ｋ≧１、本例ではｋ＝３、２
K ＝８）個の第１の抵抗素子Ｒ１〜Ｒ８が直列に接続さ
れてなる。
抗値が等しい例えば２K （ｋ≧１、本例ではｋ＝３、２
K ＝８）個の第１の抵抗素子Ｒ１〜Ｒ８が直列に接続さ
れてなる。
【００１４】前記第１のビット拡張回路１２は、それぞ
れの抵抗値が等しい２L （Ｌ≦ｋ、本例ではＬ＝ｋ−１
＝２、２L ＝２L ／２＝４）個の抵抗素子ＲL1〜ＲL4が
直列接続されてなる。
れの抵抗値が等しい２L （Ｌ≦ｋ、本例ではＬ＝ｋ−１
＝２、２L ＝２L ／２＝４）個の抵抗素子ＲL1〜ＲL4が
直列接続されてなる。
【００１５】前記第２のビット拡張回路１４は、それぞ
れの抵抗値が等しい２J （Ｊ≦ｋ、本例ではＪ＝ｋ−１
＝２、２J ＝２L ／２＝４）個の抵抗素子ＲJ1〜ＲJ4が
直列接続されてなる。
れの抵抗値が等しい２J （Ｊ≦ｋ、本例ではＪ＝ｋ−１
＝２、２J ＝２L ／２＝４）個の抵抗素子ＲJ1〜ＲJ4が
直列接続されてなる。
【００１６】そして、デジタル信号入力の全ビット（本
例では４ビット）が変化する第１の動作モード、デジタ
ル信号入力の一部のビットが変化する動作モード（本例
では３ビットが変化する第２の動作モードおよびそれよ
り少ない２ビットが変化する第３の動作モード）に応じ
て前記第１のビット拡張回路、抵抗ストリングおよび第
２のビット拡張回路の接続関係を制御するための第１の
接続制御回路が設けられている。
例では４ビット）が変化する第１の動作モード、デジタ
ル信号入力の一部のビットが変化する動作モード（本例
では３ビットが変化する第２の動作モードおよびそれよ
り少ない２ビットが変化する第３の動作モード）に応じ
て前記第１のビット拡張回路、抵抗ストリングおよび第
２のビット拡張回路の接続関係を制御するための第１の
接続制御回路が設けられている。
【００１７】この第１の接続制御回路は、第１の動作モ
ードの時には前記第１のビット拡張回路１２、抵抗スト
リング１５および第２のビット拡張回路１４を前記Ｖre
f ノード１１とＶssノード１３との間に直列に接続し、
第２の動作モードおよび第３の動作モードの時には前記
Ｖref ノード１１とＶssノード１３との間に前記第１の
ビット拡張回路および第２のビット拡張回路を介するこ
となく前記抵抗ストリング１５を接続するように構成さ
れている。
ードの時には前記第１のビット拡張回路１２、抵抗スト
リング１５および第２のビット拡張回路１４を前記Ｖre
f ノード１１とＶssノード１３との間に直列に接続し、
第２の動作モードおよび第３の動作モードの時には前記
Ｖref ノード１１とＶssノード１３との間に前記第１の
ビット拡張回路および第２のビット拡張回路を介するこ
となく前記抵抗ストリング１５を接続するように構成さ
れている。
【００１８】上記第１の接続制御回路の一具体例として
は、一端が前記Ｖref ノード１１に接続され、他端が前
記抵抗ストリング１５の一端ノードに接続されている第
１のスイッチ回路１２ａと、一端が前記Ｖref ノード１
１に接続され、他端が前記第１のビット拡張回路１２の
抵抗素子ＲL1の一端ノードに接続されている第２のスイ
ッチ回路１２ｂと、一端が前記抵抗ストリング１５の他
端ノードに接続され、他端が前記ssＶノード１３に接続
された第３のスイッチ回路１４ａと、一端が前記第２の
ビット拡張回路１４の抵抗素子ＲJ4の一端ノードに接続
され、他端が前記ssＶノード１３に接続された第４のス
イッチ回路１４ｂとからなる。
は、一端が前記Ｖref ノード１１に接続され、他端が前
記抵抗ストリング１５の一端ノードに接続されている第
１のスイッチ回路１２ａと、一端が前記Ｖref ノード１
１に接続され、他端が前記第１のビット拡張回路１２の
抵抗素子ＲL1の一端ノードに接続されている第２のスイ
ッチ回路１２ｂと、一端が前記抵抗ストリング１５の他
端ノードに接続され、他端が前記ssＶノード１３に接続
された第３のスイッチ回路１４ａと、一端が前記第２の
ビット拡張回路１４の抵抗素子ＲJ4の一端ノードに接続
され、他端が前記ssＶノード１３に接続された第４のス
イッチ回路１４ｂとからなる。
【００１９】この場合、例えば１ビットのビット切り換
え信号ＢＣＨの論理レベルに応じて、前記第１のビット
拡張回路１２における第１のスイッチ回路１２ａおよび
第２のビット拡張回路１４における第３のスイッチ回路
１４ａを共に選択状態に制御するか、前記第１のビット
拡張回路１２における第２のスイッチ回路１２ｂおよび
第２のビット拡張回路１４における第４のスイッチ回路
１４ｂを共に選択状態に制御するための第３の論理回路
２５が設けられている。
え信号ＢＣＨの論理レベルに応じて、前記第１のビット
拡張回路１２における第１のスイッチ回路１２ａおよび
第２のビット拡張回路１４における第３のスイッチ回路
１４ａを共に選択状態に制御するか、前記第１のビット
拡張回路１２における第２のスイッチ回路１２ｂおよび
第２のビット拡張回路１４における第４のスイッチ回路
１４ｂを共に選択状態に制御するための第３の論理回路
２５が設けられている。
【００２０】なお、前記第３の論理回路２５は、前記ビ
ット切り換え信号ＢＣＨおよびそれをインバータ回路２
５１により反転した信号により制御する。また、前記抵
抗ストリング１５を２等分した中間点をＣで表わすと、
抵抗ストリング１５のＶref ノード側の一端ノードから
前記中間点Ｃまでの間の２K ／２個の抵抗素子Ｒ１〜Ｒ
４を第１の抵抗ストリング１５ａ、上記中間点ＣからＶ
ssノード側の他端ノードまでの間の２K ／２個の抵抗素
子Ｒ５〜Ｒ８を第２の抵抗ストリング１５ｂと称する。
ット切り換え信号ＢＣＨおよびそれをインバータ回路２
５１により反転した信号により制御する。また、前記抵
抗ストリング１５を２等分した中間点をＣで表わすと、
抵抗ストリング１５のＶref ノード側の一端ノードから
前記中間点Ｃまでの間の２K ／２個の抵抗素子Ｒ１〜Ｒ
４を第１の抵抗ストリング１５ａ、上記中間点ＣからＶ
ssノード側の他端ノードまでの間の２K ／２個の抵抗素
子Ｒ５〜Ｒ８を第２の抵抗ストリング１５ｂと称する。
【００２１】そして、前記第１の動作モードの時および
第２の動作モードの時には前記中間点ＣをＶref ノード
に接続せず、前記第３の動作モードの時には前記中間点
ＣをＶref ノードに接続するための第２の接続制御回路
２７が設けられている。
第２の動作モードの時には前記中間点ＣをＶref ノード
に接続せず、前記第３の動作モードの時には前記中間点
ＣをＶref ノードに接続するための第２の接続制御回路
２７が設けられている。
【００２２】この第２の接続制御回路２７の一具体例と
しては、前記抵抗ストリング１５の中間点ＣとＶssノー
ドとの間に接続された例えばＣＭＯＳトランスファゲー
トからなる第３動作モードスイッチ回路ＳＷＸと、例え
ば１ビットの第３動作モード制御信号ＣＣＨの論理レベ
ルに応じて（前記第３の動作モードを指定するか否かに
応じて）前記スイッチ回路ＳＷＸをオン／オフ状態に制
御するための第３動作モード制御回路２６（例えばイン
バータ回路２６１を含む）とを具備する。
しては、前記抵抗ストリング１５の中間点ＣとＶssノー
ドとの間に接続された例えばＣＭＯＳトランスファゲー
トからなる第３動作モードスイッチ回路ＳＷＸと、例え
ば１ビットの第３動作モード制御信号ＣＣＨの論理レベ
ルに応じて（前記第３の動作モードを指定するか否かに
応じて）前記スイッチ回路ＳＷＸをオン／オフ状態に制
御するための第３動作モード制御回路２６（例えばイン
バータ回路２６１を含む）とを具備する。
【００２３】さらに、前記デジタル信号入力の可変ビッ
トをデコードし、デコード出力に応じて前記第１のビッ
ト拡張回路１２、抵抗ストリング１５および第２のビッ
ト拡張回路１４の各分圧ノードの電圧を選択的に取り出
す選択回路が設けられている。
トをデコードし、デコード出力に応じて前記第１のビッ
ト拡張回路１２、抵抗ストリング１５および第２のビッ
ト拡張回路１４の各分圧ノードの電圧を選択的に取り出
す選択回路が設けられている。
【００２４】この選択回路は、前記第１の動作モードの
時には前記各分圧ノードの全ての中から択一的に電圧を
取り出し、前記第２の動作モードの時には前記抵抗スト
リング１５に対応する各分圧ノードの中から択一的に電
圧を取り出し、前記第３の動作モードの時には前記抵抗
ストリング１５のうちの第１の抵抗ストリング１５ａの
各分圧ノードの中から択一的に電圧を取り出すように構
成されている。
時には前記各分圧ノードの全ての中から択一的に電圧を
取り出し、前記第２の動作モードの時には前記抵抗スト
リング１５に対応する各分圧ノードの中から択一的に電
圧を取り出し、前記第３の動作モードの時には前記抵抗
ストリング１５のうちの第１の抵抗ストリング１５ａの
各分圧ノードの中から択一的に電圧を取り出すように構
成されている。
【００２５】以下、前記選択回路の一具体例を説明す
る。前記選択回路は、第１の選択回路１６と、第２の選
択回路１７と、第３の選択回路１８と、第１の論理回路
２２と、第２の論理回路２３と、前記第３の選択回路１
８の出力ノードとＤＡ変換出力ノード２０との間に挿入
されたインピーダンス変換回路１９とを具備する。
る。前記選択回路は、第１の選択回路１６と、第２の選
択回路１７と、第３の選択回路１８と、第１の論理回路
２２と、第２の論理回路２３と、前記第３の選択回路１
８の出力ノードとＤＡ変換出力ノード２０との間に挿入
されたインピーダンス変換回路１９とを具備する。
【００２６】前記第１の選択回路１６は、前記第１のビ
ット拡張回路１２、抵抗ストリング１５および第２のビ
ット拡張回路１４におけるＶssノード側から０番目およ
び偶数番目の各抵抗接続ノードから分圧電圧を取り出す
ための複数のスイッチ素子（例えばＣＭＯＳトランスフ
ァゲート）ＳＷ２、ＳＷ４、…、ＳＷ１６からなる。
ット拡張回路１２、抵抗ストリング１５および第２のビ
ット拡張回路１４におけるＶssノード側から０番目およ
び偶数番目の各抵抗接続ノードから分圧電圧を取り出す
ための複数のスイッチ素子（例えばＣＭＯＳトランスフ
ァゲート）ＳＷ２、ＳＷ４、…、ＳＷ１６からなる。
【００２７】前記第２の選択回路１７は、前記第１のビ
ット拡張回路１２、抵抗ストリング１５および第２のビ
ット拡張回路１４におけるＶssノード側から奇数番目の
各抵抗接続ノードから分圧電圧を取り出すための複数の
スイッチ素子（例えばＣＭＯＳトランスファゲート）Ｓ
Ｗ１、ＳＷ３、…、ＳＷ１５からなる。
ット拡張回路１２、抵抗ストリング１５および第２のビ
ット拡張回路１４におけるＶssノード側から奇数番目の
各抵抗接続ノードから分圧電圧を取り出すための複数の
スイッチ素子（例えばＣＭＯＳトランスファゲート）Ｓ
Ｗ１、ＳＷ３、…、ＳＷ１５からなる。
【００２８】前記第３の選択回路１８は、前記第１の選
択回路１６の選択出力および第２の選択回路１７の選択
出力を選択的に取り出すための２個のスイッチ素子（例
えばＣＭＯＳトランスファゲート）ＳＷａ、ＳＷｂから
なる。
択回路１６の選択出力および第２の選択回路１７の選択
出力を選択的に取り出すための２個のスイッチ素子（例
えばＣＭＯＳトランスファゲート）ＳＷａ、ＳＷｂから
なる。
【００２９】前記第１の論理回路２２は、デジタル信号
ＤＳ（本例では４ビットのデジタル信号Ａ３〜Ａ０）の
最下位ビットＬＳＢ（Ａ０）以外の信号Ａ３〜Ａ１、そ
の反転信号／Ａ３〜／Ａ１を三入力のナンド回路Ｎ１〜
Ｎ８によりデコードし、デコード信号の相補的な信号を
インバータ回路Ｉ１〜Ｉ８により生成し、これらのデコ
ード信号に応じて前記第１の選択回路１６のスイッチ素
子群ＳＷ２、ＳＷ４、…、ＳＷ１６および第２の選択回
路１７のスイッチ素子群ＳＷ１、ＳＷ３、…、ＳＷ１５
を同様に制御する。この場合、第１の論理回路２２の一
部は、前記ビット切換え信号ＢＣＨの論理レベルおよび
第３動作モード制御信号ＣＣＨの論理レベルに応じてデ
コード動作が制御されるようにしてもよい。
ＤＳ（本例では４ビットのデジタル信号Ａ３〜Ａ０）の
最下位ビットＬＳＢ（Ａ０）以外の信号Ａ３〜Ａ１、そ
の反転信号／Ａ３〜／Ａ１を三入力のナンド回路Ｎ１〜
Ｎ８によりデコードし、デコード信号の相補的な信号を
インバータ回路Ｉ１〜Ｉ８により生成し、これらのデコ
ード信号に応じて前記第１の選択回路１６のスイッチ素
子群ＳＷ２、ＳＷ４、…、ＳＷ１６および第２の選択回
路１７のスイッチ素子群ＳＷ１、ＳＷ３、…、ＳＷ１５
を同様に制御する。この場合、第１の論理回路２２の一
部は、前記ビット切換え信号ＢＣＨの論理レベルおよび
第３動作モード制御信号ＣＣＨの論理レベルに応じてデ
コード動作が制御されるようにしてもよい。
【００３０】前記第２の論理回路２３は、前記デジタル
信号Ａ３〜Ａ０の最下位ビットの信号Ａ０に応じて前記
第３の選択回路１８のスイッチ素子ＳＷａ、ＳＷｂを制
御する。この場合、信号Ａ０の論理レベルの“０”／
“１”状態に対応して、前記第１の選択回路１６の選択
出力／第２の選択回路１７の選択出力を選択する。
信号Ａ３〜Ａ０の最下位ビットの信号Ａ０に応じて前記
第３の選択回路１８のスイッチ素子ＳＷａ、ＳＷｂを制
御する。この場合、信号Ａ０の論理レベルの“０”／
“１”状態に対応して、前記第１の選択回路１６の選択
出力／第２の選択回路１７の選択出力を選択する。
【００３１】なお、前記第２の論理回路２３は、前記信
号Ａ０およびそれをインバータ回路２３１により反転し
た信号により前記第３の選択回路１８の２個のスイッチ
素子ＳＷａ、ＳＷｂを相補的にスイッチ制御するように
構成されている。
号Ａ０およびそれをインバータ回路２３１により反転し
た信号により前記第３の選択回路１８の２個のスイッチ
素子ＳＷａ、ＳＷｂを相補的にスイッチ制御するように
構成されている。
【００３２】次に、上記構成のＤＡ変換回路の動作を説
明する。前記したようなビット切り換え信号ＢＣＨに応
じて制御される第１の接続制御回路（第１のビット拡張
回路１２の２個のスイッチ回路１２ａ、１２ｂおよび第
２のビット拡張回路１４の２個のスイッチ回路１４ａ、
１４ｂ）を制御する第３の論理回路２５および第３動作
モード制御信号ＣＣＨに応じて制御される第２の接続制
御回路（第３動作モードスイッチ回路ＳＷＸ、第３動作
モード制御回路２６）を有する構成により、デジタル信
号の可変ビット数が異なる３つの動作モードに対応して
選択的にＤＡ変換動作が可能になっている。
明する。前記したようなビット切り換え信号ＢＣＨに応
じて制御される第１の接続制御回路（第１のビット拡張
回路１２の２個のスイッチ回路１２ａ、１２ｂおよび第
２のビット拡張回路１４の２個のスイッチ回路１４ａ、
１４ｂ）を制御する第３の論理回路２５および第３動作
モード制御信号ＣＣＨに応じて制御される第２の接続制
御回路（第３動作モードスイッチ回路ＳＷＸ、第３動作
モード制御回路２６）を有する構成により、デジタル信
号の可変ビット数が異なる３つの動作モードに対応して
選択的にＤＡ変換動作が可能になっている。
【００３３】即ち、本例では４ビットのデジタル信号Ａ
３〜Ａ０の全ビットが変化する全ビット（４ビット）可
変モード動作と、上記デジタル信号Ａ３〜Ａ０のうちの
３ビットＡ２〜Ａ０のみが変化する３ビット可変モード
動作と、上記デジタル信号Ａ３〜Ａ０のうちの２ビット
Ａ１〜Ａ０のみが変化する２ビット可変モード動作とが
可能になっている。
３〜Ａ０の全ビットが変化する全ビット（４ビット）可
変モード動作と、上記デジタル信号Ａ３〜Ａ０のうちの
３ビットＡ２〜Ａ０のみが変化する３ビット可変モード
動作と、上記デジタル信号Ａ３〜Ａ０のうちの２ビット
Ａ１〜Ａ０のみが変化する２ビット可変モード動作とが
可能になっている。
【００３４】（１）４ビットのデジタル信号の全ビット
Ａ３〜Ａ０が変化可能な第１の動作モードにおいては、
ビット切り換え信号ＢＣＨは前記第１のビット拡張回路
１２における第１のスイッチ回路１２ａ／第２のスイッ
チ回路１２ｂを対応してオフ／オン状態、第２のビット
拡張回路１４における第３のスイッチ回路１４ａ／第４
のスイッチ回路１４ｂを対応してオフ／オン状態に制御
し、第１のビット拡張回路１２の抵抗素子群ＲL1〜ＲL4
および第２のビット拡張回路１４の抵抗素子群ＲJ1〜Ｒ
J4を使用状態にする。また、第３動作モード制御信号Ｃ
ＣＨは動作モード切換用スイッチ回路ＳＷＸをオフ状態
に制御し、抵抗ストリング１５の全ての抵抗素子群Ｒ１
〜Ｒ８を使用状態にする。
Ａ３〜Ａ０が変化可能な第１の動作モードにおいては、
ビット切り換え信号ＢＣＨは前記第１のビット拡張回路
１２における第１のスイッチ回路１２ａ／第２のスイッ
チ回路１２ｂを対応してオフ／オン状態、第２のビット
拡張回路１４における第３のスイッチ回路１４ａ／第４
のスイッチ回路１４ｂを対応してオフ／オン状態に制御
し、第１のビット拡張回路１２の抵抗素子群ＲL1〜ＲL4
および第２のビット拡張回路１４の抵抗素子群ＲJ1〜Ｒ
J4を使用状態にする。また、第３動作モード制御信号Ｃ
ＣＨは動作モード切換用スイッチ回路ＳＷＸをオフ状態
に制御し、抵抗ストリング１５の全ての抵抗素子群Ｒ１
〜Ｒ８を使用状態にする。
【００３５】そして、第１の論理回路２２はデジタル信
号の上位３ビットＡ３〜Ａ１に応じて前記第１の選択回
路１６のスイッチ素子群ＳＷ２、ＳＷ４、…、ＳＷ１６
および第２の選択回路１７のスイッチ素子群ＳＷ１、Ｓ
Ｗ３、…、ＳＷ１５を同様に制御し、第１の選択回路１
６および第２の選択回路１７により隣り合う１組の分圧
ノード（０番目の分圧ノードと１数番目の分圧ノード、
または偶数番目の電圧および奇数番目の分圧ノードの電
圧を取り出す。
号の上位３ビットＡ３〜Ａ１に応じて前記第１の選択回
路１６のスイッチ素子群ＳＷ２、ＳＷ４、…、ＳＷ１６
および第２の選択回路１７のスイッチ素子群ＳＷ１、Ｓ
Ｗ３、…、ＳＷ１５を同様に制御し、第１の選択回路１
６および第２の選択回路１７により隣り合う１組の分圧
ノード（０番目の分圧ノードと１数番目の分圧ノード、
または偶数番目の電圧および奇数番目の分圧ノードの電
圧を取り出す。
【００３６】さらに、第１の選択回路１６の選択出力ま
たは第２の選択回路１７の選択出力をデジタル信号のＡ
０のレベルに応じて第３の選択回路１８により選択する
ことにより、所望のＤＡ変換出力が得られる。
たは第２の選択回路１７の選択出力をデジタル信号のＡ
０のレベルに応じて第３の選択回路１８により選択する
ことにより、所望のＤＡ変換出力が得られる。
【００３７】例えば４ビットのデジタル信号Ａ３、Ａ
２、Ａ１、Ａ０が（０００１）＝１である場合、第１の
論理回路２２では、上位３ビットＡ３〜Ａ１＝（００
０）に応じてナンド回路Ｎ８の出力のみが“０”にな
り、第１の選択回路１６ではスイッチ素子ＳＷ１６のみ
がオン状態、第２の選択回路１７ではスイッチ素子ＳＷ
１５のみがオン状態になり、第３の選択回路１８は、Ａ
０＝“１”に対応してスイッチＳＷｂにより第２の選択
回路１７の選択出力（奇数番目の分圧ノードの電圧、こ
こでは全分圧ノード中のＶssノード側から１番目の分圧
ノードの電圧）を取り出す。
２、Ａ１、Ａ０が（０００１）＝１である場合、第１の
論理回路２２では、上位３ビットＡ３〜Ａ１＝（００
０）に応じてナンド回路Ｎ８の出力のみが“０”にな
り、第１の選択回路１６ではスイッチ素子ＳＷ１６のみ
がオン状態、第２の選択回路１７ではスイッチ素子ＳＷ
１５のみがオン状態になり、第３の選択回路１８は、Ａ
０＝“１”に対応してスイッチＳＷｂにより第２の選択
回路１７の選択出力（奇数番目の分圧ノードの電圧、こ
こでは全分圧ノード中のＶssノード側から１番目の分圧
ノードの電圧）を取り出す。
【００３８】（２）デジタル信号の３ビットＡ２〜Ａ０
が変化可能な第２の動作モードにおいては、ビット切り
換え信号ＢＣＨは前記第１のビット拡張回路１２におけ
る第１のスイッチ回路１２ａ／第２のスイッチ回路１２
ｂを対応してオン／オフ状態、第２のビット拡張回路１
４における第３のスイッチ回路１３ａ／第４のスイッチ
回路１４ｂを対応してオン／オフ状態に制御し、第１の
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4および第２
のビット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4を非使用
状態にする。また、第３動作モード制御信号ＣＣＨは第
３動作モードスイッチ回路ＳＷＸをオフ状態に制御し、
抵抗ストリング１５の全ての抵抗素子群Ｒ１〜Ｒ８を使
用状態にする。
が変化可能な第２の動作モードにおいては、ビット切り
換え信号ＢＣＨは前記第１のビット拡張回路１２におけ
る第１のスイッチ回路１２ａ／第２のスイッチ回路１２
ｂを対応してオン／オフ状態、第２のビット拡張回路１
４における第３のスイッチ回路１３ａ／第４のスイッチ
回路１４ｂを対応してオン／オフ状態に制御し、第１の
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4および第２
のビット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4を非使用
状態にする。また、第３動作モード制御信号ＣＣＨは第
３動作モードスイッチ回路ＳＷＸをオフ状態に制御し、
抵抗ストリング１５の全ての抵抗素子群Ｒ１〜Ｒ８を使
用状態にする。
【００３９】この第２の動作モードにおいては、第１の
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4および第２
のビット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4を非使用
状態にすることに対応して、デジタル信号変換処理およ
び第１の論理回路２２の一部のナンド回路に対する非動
作制御が行われる。
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4および第２
のビット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4を非使用
状態にすることに対応して、デジタル信号変換処理およ
び第１の論理回路２２の一部のナンド回路に対する非動
作制御が行われる。
【００４０】即ち、第２のビット拡張回路１４の抵抗素
子群ＲJ1〜ＲJ4の数（本例では４）だけ第１の論理回路
２２のデジタル信号入力をシフト（本例では＋４シフ
ト）するために、前記可変の３ビットＡ２〜Ａ０に対し
て＋４に相当するビットが付加された４ビットのデジタ
ル信号Ａ３〜Ａ０に変換されて入力する。この変換処理
は、ビット切り換え信号ＢＣＨに基づいてデジタル信号
変換処理回路（図示せず）により行われる。また、ビッ
ト切り換え信号ＢＣＨは、第１の論理回路のナンド回路
Ｎ１、Ｎ２、Ｎ７およびＮ８を非動作状態に制御する。
子群ＲJ1〜ＲJ4の数（本例では４）だけ第１の論理回路
２２のデジタル信号入力をシフト（本例では＋４シフ
ト）するために、前記可変の３ビットＡ２〜Ａ０に対し
て＋４に相当するビットが付加された４ビットのデジタ
ル信号Ａ３〜Ａ０に変換されて入力する。この変換処理
は、ビット切り換え信号ＢＣＨに基づいてデジタル信号
変換処理回路（図示せず）により行われる。また、ビッ
ト切り換え信号ＢＣＨは、第１の論理回路のナンド回路
Ｎ１、Ｎ２、Ｎ７およびＮ８を非動作状態に制御する。
【００４１】そして、第１の論理回路２２はデジタル信
号の上位３ビットＡ３、Ａ２、Ａ１に応じて前記第１の
選択回路１６のスイッチ素子群ＳＷ６、ＳＷ８、…、Ｓ
Ｗ１２および第２の選択回路のスイッチ素子群ＳＷ５、
ＳＷ７、…、ＳＷ１１を同様に制御し、第１の選択回路
１６および第２の選択回路１７により隣り合う１組の偶
数番目の分圧ノードの電圧および奇数番目の分圧ノード
の電圧を取り出す。
号の上位３ビットＡ３、Ａ２、Ａ１に応じて前記第１の
選択回路１６のスイッチ素子群ＳＷ６、ＳＷ８、…、Ｓ
Ｗ１２および第２の選択回路のスイッチ素子群ＳＷ５、
ＳＷ７、…、ＳＷ１１を同様に制御し、第１の選択回路
１６および第２の選択回路１７により隣り合う１組の偶
数番目の分圧ノードの電圧および奇数番目の分圧ノード
の電圧を取り出す。
【００４２】さらに、第１の選択回路１６の選択出力ま
たは第２の選択回路１７の選択出力を信号Ａ０のレベル
に応じて第３の選択回路１８により選択することによ
り、所望のＤＡ変換出力が得られる。
たは第２の選択回路１７の選択出力を信号Ａ０のレベル
に応じて第３の選択回路１８により選択することによ
り、所望のＤＡ変換出力が得られる。
【００４３】即ち、可変の３ビットの信号Ａ２、Ａ１、
Ａ０が例えば（１０１）＝５である場合、４ビットのデ
ジタル信号Ａ３、Ａ２、Ａ１、Ａ０＝（１００１）＝９
に変換されて入力する。すると、第１の論理回路１６で
は、上位３ビットＡ３、Ａ２、Ａ１＝（１００）に応じ
てナンド回路Ｎ５の出力のみが“０”になり、第１の選
択回路ではスイッチ素子ＳＷ８のみがオン状態、第２の
選択回路ではスイッチ素子ＳＷ７のみがオン状態にな
り、第３の選択回路１８は、信号Ａ０＝“１”に対応し
てスイッチＳＷｂにより第２の選択回路１７の選択出力
（ここでは抵抗ストリング１５の分圧ノード中のＶssノ
ード側から５番目の分圧ノードの電圧）を取り出す。
Ａ０が例えば（１０１）＝５である場合、４ビットのデ
ジタル信号Ａ３、Ａ２、Ａ１、Ａ０＝（１００１）＝９
に変換されて入力する。すると、第１の論理回路１６で
は、上位３ビットＡ３、Ａ２、Ａ１＝（１００）に応じ
てナンド回路Ｎ５の出力のみが“０”になり、第１の選
択回路ではスイッチ素子ＳＷ８のみがオン状態、第２の
選択回路ではスイッチ素子ＳＷ７のみがオン状態にな
り、第３の選択回路１８は、信号Ａ０＝“１”に対応し
てスイッチＳＷｂにより第２の選択回路１７の選択出力
（ここでは抵抗ストリング１５の分圧ノード中のＶssノ
ード側から５番目の分圧ノードの電圧）を取り出す。
【００４４】（３）デジタル信号の２ビットＡ１、Ａ０
が変化可能な第３の動作モードにおいては、ビット切り
換え信号ＢＣＨは前記第１のビット拡張回路１２におけ
る第１のスイッチ回路１２ａ／第２のスイッチ回路１２
ｂを対応してオン／オフ状態、第２のビット拡張回路１
４における第３のスイッチ回路１４ａ／第４のスイッチ
回路１４ｂを対応してオン／オフ状態に制御し、第１の
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4および第２
のビット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4を非使用
状態にする。また、第３動作モード制御信号ＣＣＨは第
３動作モードスイッチ回路ＳＷＸをオン状態に制御し、
抵抗ストリング１５のうちの第２の抵抗ストリング１５
ｂの抵抗素子群Ｒ５〜Ｒ８を非使用状態にする。
が変化可能な第３の動作モードにおいては、ビット切り
換え信号ＢＣＨは前記第１のビット拡張回路１２におけ
る第１のスイッチ回路１２ａ／第２のスイッチ回路１２
ｂを対応してオン／オフ状態、第２のビット拡張回路１
４における第３のスイッチ回路１４ａ／第４のスイッチ
回路１４ｂを対応してオン／オフ状態に制御し、第１の
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4および第２
のビット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4を非使用
状態にする。また、第３動作モード制御信号ＣＣＨは第
３動作モードスイッチ回路ＳＷＸをオン状態に制御し、
抵抗ストリング１５のうちの第２の抵抗ストリング１５
ｂの抵抗素子群Ｒ５〜Ｒ８を非使用状態にする。
【００４５】この第３の動作モードにおいては、第１の
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4、第２のビ
ット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4および抵抗ス
トリング１５のうちの第２の抵抗ストリング１５ｂの抵
抗素子群Ｒ５〜Ｒ８を非使用状態にすることに対応し
て、デジタル信号変換処理および第１の論理回路２２の
一部のナンド回路に対する非動作制御が行われる。
ビット拡張回路１２の抵抗素子群ＲL1〜ＲL4、第２のビ
ット拡張回路１４の抵抗素子群ＲJ1〜ＲJ4および抵抗ス
トリング１５のうちの第２の抵抗ストリング１５ｂの抵
抗素子群Ｒ５〜Ｒ８を非使用状態にすることに対応し
て、デジタル信号変換処理および第１の論理回路２２の
一部のナンド回路に対する非動作制御が行われる。
【００４６】即ち、第２のビット拡張回路１４の抵抗素
子群ＲJ1〜ＲJ4の数（本例では４）および第２の抵抗ス
トリング１５ｂの抵抗素子群Ｒ５〜Ｒ８の数（本例では
４）の合計分だけ第１の論理回路２２のデジタル信号入
力をシフト（本例では＋８シフト）するために、前記可
変の２ビットＡ１、Ａ０に対して＋８シフトに相当する
ビットが付加された４ビットのデジタル信号Ａ３〜Ａ０
に変換されて入力する。この変換処理は、ビット切り換
え信号ＢＣＨおよび第３動作モード制御信号ＣＣＨに基
づいてデジタル信号変換処理回路（図示せず）により行
われる。
子群ＲJ1〜ＲJ4の数（本例では４）および第２の抵抗ス
トリング１５ｂの抵抗素子群Ｒ５〜Ｒ８の数（本例では
４）の合計分だけ第１の論理回路２２のデジタル信号入
力をシフト（本例では＋８シフト）するために、前記可
変の２ビットＡ１、Ａ０に対して＋８シフトに相当する
ビットが付加された４ビットのデジタル信号Ａ３〜Ａ０
に変換されて入力する。この変換処理は、ビット切り換
え信号ＢＣＨおよび第３動作モード制御信号ＣＣＨに基
づいてデジタル信号変換処理回路（図示せず）により行
われる。
【００４７】また、ビット切り換え信号ＢＣＨおよび第
３動作モード制御信号ＣＣＨは、第１の論理回路のナン
ド回路Ｎ１、Ｎ２、Ｎ５〜Ｎ８を非動作状態に制御す
る。そして、第１の論理回路２２は、デジタル信号の上
位３ビットＡ３、Ａ２、Ａ１に応じて前記第１の選択回
路１６のスイッチ素子群ＳＷ６、ＳＷ８および第２の選
択回路のスイッチ素子群ＳＷ５、ＳＷ７を同様に制御
し、第１の選択回路１６および第２の選択回路１７によ
り隣り合う１組の偶数番目の分圧ノードの電圧および奇
数番目の分圧ノードの電圧を取り出す。さらに、第１の
選択回路１６の選択出力または第２の選択回路１７の選
択出力を信号Ａ０のレベルに応じて第３の選択回路１８
により選択することにより、所望のＤＡ変換出力が得ら
れる。
３動作モード制御信号ＣＣＨは、第１の論理回路のナン
ド回路Ｎ１、Ｎ２、Ｎ５〜Ｎ８を非動作状態に制御す
る。そして、第１の論理回路２２は、デジタル信号の上
位３ビットＡ３、Ａ２、Ａ１に応じて前記第１の選択回
路１６のスイッチ素子群ＳＷ６、ＳＷ８および第２の選
択回路のスイッチ素子群ＳＷ５、ＳＷ７を同様に制御
し、第１の選択回路１６および第２の選択回路１７によ
り隣り合う１組の偶数番目の分圧ノードの電圧および奇
数番目の分圧ノードの電圧を取り出す。さらに、第１の
選択回路１６の選択出力または第２の選択回路１７の選
択出力を信号Ａ０のレベルに応じて第３の選択回路１８
により選択することにより、所望のＤＡ変換出力が得ら
れる。
【００４８】即ち、可変の２ビットの信号Ａ１、Ａ０が
例えば（０１）＝１である場合、４ビットのデジタル信
号Ａ３、Ａ２、Ａ１、Ａ０＝（１００１）＝９に変換さ
れて入力する。すると、第１の論理回路２２では、ナン
ド回路Ｎ４の出力のみが“０”になり、第１の選択回路
１６ではスイッチ素子ＳＷ８のみがオン状態、第２の選
択回路１６ではスイッチ素子ＳＷ７のみがオン状態にな
り、第３の選択回路１８は、信号Ａ０＝“１”に対応し
てスイッチ素子ＳＷｂにより第２の選択回路１７の選択
出力（ここでは第１の抵抗ストリング１５ａの分圧ノー
ド中のＶssノード側から１番目の分圧ノードの電圧）を
取り出す。
例えば（０１）＝１である場合、４ビットのデジタル信
号Ａ３、Ａ２、Ａ１、Ａ０＝（１００１）＝９に変換さ
れて入力する。すると、第１の論理回路２２では、ナン
ド回路Ｎ４の出力のみが“０”になり、第１の選択回路
１６ではスイッチ素子ＳＷ８のみがオン状態、第２の選
択回路１６ではスイッチ素子ＳＷ７のみがオン状態にな
り、第３の選択回路１８は、信号Ａ０＝“１”に対応し
てスイッチ素子ＳＷｂにより第２の選択回路１７の選択
出力（ここでは第１の抵抗ストリング１５ａの分圧ノー
ド中のＶssノード側から１番目の分圧ノードの電圧）を
取り出す。
【００４９】従って、上記ＤＡ変換回路によれば、デジ
タル信号入力のうちの可変ビット数が異なる３つの動作
モードに対応して切り換え使用することが可能である。
さらに、上記ＤＡ変換回路は、インピーダンス変換回路
の出力側に加算回路（演算増幅回路）３０を付加してお
き、ｎビットのデジタル信号入力を複数ビットづつ分割
し、前記ＤＡ変換回路を少なくとも２つの異なる動作モ
ードに順次切換えて各モードでのＤＡ変換出力をアナロ
グ加算することにより、より多くのビットのデジタル信
号のＤＡ変換が可能になる。
タル信号入力のうちの可変ビット数が異なる３つの動作
モードに対応して切り換え使用することが可能である。
さらに、上記ＤＡ変換回路は、インピーダンス変換回路
の出力側に加算回路（演算増幅回路）３０を付加してお
き、ｎビットのデジタル信号入力を複数ビットづつ分割
し、前記ＤＡ変換回路を少なくとも２つの異なる動作モ
ードに順次切換えて各モードでのＤＡ変換出力をアナロ
グ加算することにより、より多くのビットのデジタル信
号のＤＡ変換が可能になる。
【００５０】この場合、前記３つの動作モードは、偶数
ビットのデジタル信号のＤＡ変換動作モードを２つ、奇
数ビットのデジタル信号のＤＡ変換動作モードを１つ含
むので、２つの偶数ビットのデジタル信号のＤＡ変換動
作モードでの各ＤＡ変換出力をアナログ加算すれば、よ
り多くの偶数ビットのデジタル信号のＤＡ変換が可能に
なる。また、前記３つの動作モードでの各ＤＡ変換出力
をアナログ加算すれば、さらに多くの奇数ビットのデジ
タル信号のＤＡ変換が可能になる。
ビットのデジタル信号のＤＡ変換動作モードを２つ、奇
数ビットのデジタル信号のＤＡ変換動作モードを１つ含
むので、２つの偶数ビットのデジタル信号のＤＡ変換動
作モードでの各ＤＡ変換出力をアナログ加算すれば、よ
り多くの偶数ビットのデジタル信号のＤＡ変換が可能に
なる。また、前記３つの動作モードでの各ＤＡ変換出力
をアナログ加算すれば、さらに多くの奇数ビットのデジ
タル信号のＤＡ変換が可能になる。
【００５１】例えば、まず、ｎビットのうちの上位の
（ｎ−ｍ−ｋ）ビットについてＤＡ変換し、次に、ｎビ
ットのうちの中位のｍビットについてＤＡ変換し、さら
に、下位のｋビットについてＤＡ変換し、それぞれのＤ
Ａ変換出力に所定の重み付けを付けて（演算係数を変え
て）加算することにより、結果的にｎビットのデジタル
信号のＤＡ変換出力が得られる。
（ｎ−ｍ−ｋ）ビットについてＤＡ変換し、次に、ｎビ
ットのうちの中位のｍビットについてＤＡ変換し、さら
に、下位のｋビットについてＤＡ変換し、それぞれのＤ
Ａ変換出力に所定の重み付けを付けて（演算係数を変え
て）加算することにより、結果的にｎビットのデジタル
信号のＤＡ変換出力が得られる。
【００５２】このようにすれば、前記実施例のＤＡ変換
回路では、４ビット＋３ビット＋２ビット＝９ビットの
デジタル信号のＤＡ変換が可能になり、抵抗素子やスイ
ッチ素子の数を増大させることなく、多ビットのデジタ
ル信号のＤＡ変換を実現することができる。
回路では、４ビット＋３ビット＋２ビット＝９ビットの
デジタル信号のＤＡ変換が可能になり、抵抗素子やスイ
ッチ素子の数を増大させることなく、多ビットのデジタ
ル信号のＤＡ変換を実現することができる。
【００５３】また、例えば液晶表示パネル駆動用ように
特に単調増加性を満たせば良いＤＡ変換回路の場合に
は、デジタル信号を２分割したＤＡ変換を行い、高いＤ
Ａ変換精度が要求されるＤＡ変換回路の場合にはデジタ
ル信号を３分割したＤＡ変換を行うなど、ＤＡ変換回路
の用途に応じて使い方を選択することができる。
特に単調増加性を満たせば良いＤＡ変換回路の場合に
は、デジタル信号を２分割したＤＡ変換を行い、高いＤ
Ａ変換精度が要求されるＤＡ変換回路の場合にはデジタ
ル信号を３分割したＤＡ変換を行うなど、ＤＡ変換回路
の用途に応じて使い方を選択することができる。
【００５４】
【発明の効果】上述したように本発明のＤＡ変換回路に
よれば、抵抗素子、スイッチ素子等の使用数やそのパタ
ーン面積をあまり増大させることなく、デジタル信号入
力のうちの可変ビット数が異なる３つの動作モードに対
応した切り換え使用が可能になり、これにより多ビット
のデジタル信号のＤＡ変換を実現することができ、集積
回路化に適している。
よれば、抵抗素子、スイッチ素子等の使用数やそのパタ
ーン面積をあまり増大させることなく、デジタル信号入
力のうちの可変ビット数が異なる３つの動作モードに対
応した切り換え使用が可能になり、これにより多ビット
のデジタル信号のＤＡ変換を実現することができ、集積
回路化に適している。
【図１】本発明のＤＡ変換回路の第１の実施の形態を示
すブロック図。
すブロック図。
【図２】図１のＤＡ変換器回路の一具体例を示す回路
図。
図。
１２…第１のビット拡張回路、 ＲL1〜ＲL4…第１のビット拡張回路の抵抗素子、 １４…第２のビット拡張回路、 ＲJ1〜ＲJ4…第２のビット拡張回路の抵抗素子、 １２ａ、１２ｂ、１４ａ、１４ｂ…第１の接続制御回
路、 １５…抵抗ストリング、 Ｒ１〜Ｒ８…抵抗ストリングの抵抗素子、 Ｃ…抵抗ストリングの中間点、 １５ａ…第１の抵抗ストリング、 １５ｂ…第２の抵抗ストリング、 １６…第１の選択回路、 １７…第２の選択回路、 １８…第３の選択回路、 ２０…電圧出力端、 ２２…第１の論理回路、 ２３…第２の論理回路、 ２５…第３の論理回路、 ２６…第３動作モード制御回路、 ＳＷＸ…第３動作モードスイッチ回路、 ２７…第２の接続制御回路、 Ａ３〜Ａ０…デジタル信号入力。
路、 １５…抵抗ストリング、 Ｒ１〜Ｒ８…抵抗ストリングの抵抗素子、 Ｃ…抵抗ストリングの中間点、 １５ａ…第１の抵抗ストリング、 １５ｂ…第２の抵抗ストリング、 １６…第１の選択回路、 １７…第２の選択回路、 １８…第３の選択回路、 ２０…電圧出力端、 ２２…第１の論理回路、 ２３…第２の論理回路、 ２５…第３の論理回路、 ２６…第３動作モード制御回路、 ＳＷＸ…第３動作モードスイッチ回路、 ２７…第２の接続制御回路、 Ａ３〜Ａ０…デジタル信号入力。
Claims (3)
- 【請求項１】 それぞれ抵抗値が等しい複数個の抵抗素
子が直列に接続された第１のビット拡張回路、抵抗スト
リングおよび第２のビット拡張回路と、 デジタル信号入力の全ビットが変化する第１の動作モー
ドの時には前記第１のビット拡張回路、抵抗ストリング
および第２のビット拡張回路を基準電圧ノードと接地電
圧ノードとの間に直列に接続し、デジタル信号入力の一
部のビットが変化する第２の動作モードおよびそれより
少ないビットが変化する第３の動作モードの時には前記
基準電圧ノードと接地電圧ノードとの間に前記第１のビ
ット拡張回路および第２のビット拡張回路を介すること
なく前記抵抗ストリングを接続する第１の接続制御回路
と、 前記第１の動作モードの時および第２の動作モードの時
には前記抵抗ストリングを２等分した中間点を前記接地
電圧ノードに接続せず、前記第３の動作モードの時には
前記中間点を前記接地電圧ノードに接続する第２の接続
制御回路と、 前記デジタル信号入力をデコードし、デコード出力に応
じて前記第１のビット拡張回路、抵抗ストリングおよび
第２のビット拡張回路の各分圧ノードの電圧を選択的に
取り出す選択回路とを具備することを特徴とするデジタ
ル・アナログ変換回路。 - 【請求項２】 請求項１記載のデジタル・アナログ変換
回路において、 前記選択回路は、前記第１の動作モードの時には前記各
分圧ノードの全ての中から択一的に電圧を取り出し、前
記第２の動作モードの時には前記抵抗ストリングに対応
する各分圧ノードの中から択一的に電圧を取り出し、前
記第３の動作モードの時には前記抵抗ストリングのうち
の基準電圧ノードから前記中間点までの各分圧ノードの
中から択一的に電圧を取り出すことを特徴とするデジタ
ル・アナログ変換回路。 - 【請求項３】 請求項１または２記載のデジタル・アナ
ログ変換回路において、前記選択回路は、 前記第１のビット拡張回路、抵抗ストリングおよび第２
のビット拡張回路における偶数番目の各抵抗接続ノード
から分圧電圧を取り出すための複数のスイッチ素子から
なる第１の選択回路と、 前記第１のビット拡張回路、抵抗ストリングおよび第２
のビット拡張回路における奇数番目の各抵抗接続ノード
から分圧電圧を取り出すための複数のスイッチ素子から
なる第２の選択回路と、 前記第１の選択回路の選択出力および第２の選択回路の
選択出力を選択的に取り出すためのスイッチ素子からな
る第３の選択回路と、 前記デジタル信号入力の最下位ビット以外の信号に応じ
て前記第１の選択回路のスイッチ素子および第２の選択
回路のスイッチ素子を制御する第１の論理回路と、 前記デジタル信号入力の最下位ビットの信号に応じて前
記第３の選択回路のスイッチ素子を制御する第２の論理
回路とを具備することを特徴とするデジタル・アナログ
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23408197A JPH1174792A (ja) | 1997-08-29 | 1997-08-29 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23408197A JPH1174792A (ja) | 1997-08-29 | 1997-08-29 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174792A true JPH1174792A (ja) | 1999-03-16 |
Family
ID=16965316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23408197A Pending JPH1174792A (ja) | 1997-08-29 | 1997-08-29 | デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250889B2 (en) | 2004-07-08 | 2007-07-31 | Oki Electric Industry Co., Ltd. | Digital-to-analog converter with secondary resistor string |
| US7684780B2 (en) | 2003-11-11 | 2010-03-23 | Fujitsu Microelectronics Limited | Semiconductor device, radio terminal device, and radio communication equipment |
-
1997
- 1997-08-29 JP JP23408197A patent/JPH1174792A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7684780B2 (en) | 2003-11-11 | 2010-03-23 | Fujitsu Microelectronics Limited | Semiconductor device, radio terminal device, and radio communication equipment |
| US7250889B2 (en) | 2004-07-08 | 2007-07-31 | Oki Electric Industry Co., Ltd. | Digital-to-analog converter with secondary resistor string |
| US7463177B2 (en) | 2004-07-08 | 2008-12-09 | Oki Semiconductor Co., Ltd. | Digital-to-analog converter with secondary resistor string |
| KR101256001B1 (ko) * | 2004-07-08 | 2013-04-18 | 오끼 덴끼 고오교 가부시끼가이샤 | 액정표시장치의 구동회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |