JPH1174857A - 伝送路切替方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチ駆動回路及び制御線の数が少なく、
ＡＳＩＣパッケージサイズの小型化、パターン配線の簡
略化に有用な伝送路切替方法及び装置を提供する。 【解決手段】 切替回路２は、例えば６４本の伝送路毎
に介挿される６４個の切替スイッチＳＷを（８×８）の
マトリクス状に配置し、かつ各切替スイッチＳＷに対応
する駆動回路ＤＶを各々行及び列単位に配置して成るマ
トリクス回路を形成する。制御回路１からの切替制御信
号により列指定駆動回路１１，〜，１ｎを駆動し、更に
例えば１行目指定の駆動回路２１を駆動すると、列指定
駆動回路１１，〜，１ｎ及び行指定駆動回路２１から同
時に駆動信号を与えられる１行目の８個の切替スイッチ
１１１，１１２，…，１１Ｎがオン状態となり、当該各
切替スイッチが介挿される伝送路上の信号を出力ＳＯと
して一括選択できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の伝送路のう
ちから所定数の伝送路を選択して切り替える伝送路切替
方法及び装置に係わり、特に、通信装置の多重化部にお
ける低速インタフェースと高速インタフェース間の伝送
路上で現用系と予備系の切り替えを行うのに好適な伝送
路切替方法及び装置に関する。

【０００２】

【従来の技術】図７は、ＳＤＨ（Synchronous Digital
Hierarchy）伝送方式に適合した６００Ｍ多重端局終端
装置の概略構成図である。この装置５０は、既存のディ
ジタル・ハイアラーキー信号であるＰＤＨ（Plesiochro
nous Digital Hierarchy）信号をＳＤＨ信号へと多重変
換し、６００Ｍｂｐｓの光信号を出力する装置であり、
５０Ｍｂｐｓまでの多重を行う終端低速部（Ｔ−ＬＳ
部）５１、５０Ｍｂｐｓまたは１５０Ｍｂｐｓ信号の中
継、終端を行う端局低速部（Ｌ−ＬＳ部）５２、終端低
速部５１及び端局低速部５２からの信号を６００Ｍｂｐ
ｓの光信号へと多重を行う高速部（ＨＳ部）５３、シス
テム全体の制御・監視を行う制御部（ＣＯＭ部）５４を
具備して構成される。

【０００３】終端低速部５１は、ＰＤＨ信号（既存１．
５Ｍｂｐｓ系、２Ｍｂｐｓ系、６．３Ｍｂｐｓ系、及び
８Ｍｂｐｓ系）と、ＳＤＨ信号との双方向変換を行い、
６００Ｍｂｐｓの高速部５３とインタフェースする機能
を持ったユニットである。この終端低速部５１には、伝
送路の信頼性を高めるべく、低速側主信号経路における
現用系と予備系の切替機能を有するインタフェース・ス
イッチ・パッケージが設けられる。

【０００４】図８は、終端低速部５１のより詳しい構成
を示す図である。同図において、低速インタフェース部
に、上記インタフェース・スイッチ・パッケージが含ま
れる。また、低速側主信号の現用・予備の切替系は、４
つの現用系基板Ｎ１，〜，Ｎ４（符号：３ａ，〜，３
ｄ）と、１つの予備系基板Ｅ１（符号：３ｅ）と、上記
４つの現用系基板Ｎ１，〜，Ｎ４に収容されるそれぞれ
８本ずつの送信線（Ｓ）及び受信線（Ｒ）の中から１組
の送信線（Ｓ）及び受信線（Ｒ）を選択して上記予備系
基板Ｅ１に切り替え接続する切替回路２００と、この切
替回路２００の切替制御を行う制御回路１００から構成
される。この低速インタフェース部は、一端で、上記各
伝送路〔送信線（Ｓ）及び受信線（Ｒ）〕を介して情報
端末等に接続されるとと共に、他端で、多重化部４、高
速インタフェース部５を介して上記高速部５３に接続さ
れている。

【０００５】この種の従来装置において、低速インタフ
ェース部内の切替回路２００は、例えば、図９に示す如
く、各伝送路毎に切替スイッチ９０１，９０２，…，９
０Ｎを介挿すると共に、これら各切替スイッチ９０１，
９０２，…，９０Ｎに対応する駆動回路９１，９２，
…，９Ｎを設け、制御回路１００から出力する切替制御
信号により、各駆動回路９１，９２，…，９Ｎを通じて
それぞれ対応する切替スイッチ９０１，９０２，…，９
０Ｎを個々に切替制御するように構成されていた。

【０００６】従って、例えば、図８に示す如く、それぞ
れ８本ずつの出力線（Ｓ）及び入力線（Ｒ）を収容する
現用系基板Ｎ１，〜，Ｎ４のうちの１つを予備系基板Ｅ
１に切り替えるために用いる切替回路２００では、全伝
送路数分に相当する６４〔（８×２）×４〕個の切替ス
イッチ及びこれと同数の駆動回路が必要であり、しかも
制御回路１から上記各切替スイッチに対して６４本の制
御線を配設しなければならなかった。

【０００７】ところで、この種の装置に用いる切替回路
２００では、それぞれの切替スイッチに対する切替制御
命令のレジスタ等は、ＦＰＧＡ等のＡＳＩＣ（applicat
ionspecific integrated circuit）に内蔵されるのが一
般的である。この場合、制御線が多くなると、入出力ピ
ン数の制限から、ＡＳＩＣ内に収容するのが困難とな
り、しかもこれら制御線を形成する際、基板上のパター
ン配線の煩雑化を招くことになった。また、図９に示す
ような構造を採用することで６４本もの制御線を要する
従来の切替回路２００では、監視制御等、付随回路まで
含めるとＡＳＩＣ内でのパターン配線に困難を極め、当
該ＡＳＩＣのパッケージサイズが大型化してしまう。更
に、従来の切替回路２００では、切替スイッチとしてリ
レーを用いる場合、当該リレーを駆動するためのドライ
ブ用トランジスタ等の部品が切替スイッチと同数必要に
なり、部品点数の増加を免れなかった。

【０００８】

【発明が解決しようとする課題】上述した如く、例え
ば、通信装置の多重化部における低速インタフェースと
高速インタフェース間の伝送路上で現用系と予備系の切
り替えを行う等のために用いられる切替回路の従来の構
成としては、各伝送路毎に切替スイッチを設けかつ当該
各切替スイッチに対応して駆動回路を配置する一方、当
該各駆動回路を１対１に対応する制御線を通じて起動す
ることにより該当する切替スイッチを個々に切り替える
構成が一般的であり、切替対象の伝送路が増えると、切
替スイッチ数の増大に比例してこれら各切替スイッチの
駆動回路及び制御線の数も増大することになった。この
ため、通常、ＡＳＩＣに収容することで実現されるこの
種の切替回路にあっては、当該ＡＳＩＣパッケージサイ
ズの大型化を招来すると共に、部品点数の増大、制御線
を形成する際の基板上のパターン配線の煩雑化を招来す
るという問題点があった。

【０００９】本発明は上記問題点を解消し、切替スイッ
チの増大に伴うスイッチ駆動回路及び制御線の増大を低
減し、ＡＳＩＣパッケージサイズの小型化を図れると共
に、部品点数削減を図り、制御線を形成する際のパター
ン配線の煩雑化を防止できる伝送路切替方法及び装置を
提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、複数の伝送路のうちから所定数
の伝送路を選択して切り替える伝送路切替方法におい
て、前記伝送路中にそれぞれ介挿される複数の切替スイ
ッチをＮ行，Ｍ列のマトリクス状に配置して成るスイッ
チ回路と、前記スイッチ回路内の各切替スイッチに対し
て行単位に駆動信号を与える行指定スイッチ駆動回路
と、前記スイッチ回路内の各切替スイッチに対して列単
位に駆動信号を与える列指定スイッチ駆動回路とを具備
し、前記マトリクス状に配置された（Ｎ×Ｍ）個の切替
スイッチを（Ｎ＋Ｍ）個のスイッチ駆動回路を用いて行
単位または列単位に導通状態に制御し、当該行単位また
は列単位の各切替スイッチが介挿される各伝送路を一括
して切り替えることを特徴とする。

【００１１】請求項２の発明は、複数の伝送路のうちか
ら所定数の伝送路を選択して切り替える伝送路切替装置
において、前記伝送路中に各々介挿され、第１の駆動信
号と第２の駆動信号を同時に与えられることにより導通
状態となる複数の切替スイッチをＮ行，Ｍ列のマトリク
ス状に配置して成るスイッチ回路と、前記各切替スイッ
チに対して行単位に前記第１の駆動信号を与えるＮ個の
行指定スイッチ駆動回路と、前記各切替スイッチに対し
て列単位に前記第２の駆動信号を与えるＭ個の列指定ス
イッチ駆動回路と、前記行指定スイッチ駆動回路及び前
記列指定スイッチ駆動回路を選択的に起動し、前記各切
替スイッチを行単位または列単位に一括して導通状態に
制御する切替制御回路とを具備することを特徴とする。

【００１２】請求項３の発明は、請求項２の発明におい
て、行指定スイッチ駆動回路及び列指定スイッチ駆動回
路の異常を検出する異常検出手段と、該異常検出手段に
より前記異常が検出されることにより当該異常の発生を
報知する異常報知手段とを具備することを特徴とする。

【００１３】請求項４の発明は、請求項２または３の発
明において、切替スイッチはリレーにより構成されると
共に、前記行指定スイッチ駆動回路は前記リレーの駆動
コイルの一方の入力端子に接続される第１のトランジス
タにより構成され、前記列指定スイッチ駆動回路は、前
記リレーの駆動コイルの他方の入力端子に接続される第
２のトランジスタにより構成されることを特徴とする。

【００１４】請求項５の発明は、請求項４の発明におい
て、異常検出手段は、前記第１のトランジスタ及び前記
第２のトランジスタのそれぞれのベース・エミッタ間電
位の排他的論理和演算結果を出力する排他的論理和回路
と、前記各排他的論理和回路の出力の論理和演算結果を
出力する論理和回路と、前記論理和回路における前記各
トランジスタの異常時に相当する出力をアラーム出力と
してラッチするラッチ回路とにより構成されることを特
徴とする。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照して詳細に説明する。図１は、本発明
の一実施の形態に係わる多重端局終端装置５０の終端低
速部５１の概略構成を示す図である。この終端低速部５
１は、切替回路２を後述する如くの構成に改良したもの
であり、それ以外の基本的な構成は図８に示す従来の終
端低速部５１と同様である。

【００１６】すなわち、この終端低速部５１は、低速イ
ンタフェース部、多重化部４、高速インタフェース部５
により構成され、特に、低速インタフェース部には、伝
送路の信頼性を高めるべく、低速側主信号経路における
現用系と予備系の切替機能が設けられる。この切替機能
の構成要素として、４つの現用系基板Ｎ１，〜，Ｎ４
（符号：３ａ〜３ｄ）と、１つの予備系基板Ｅ１（符
号：３ｅ）と、現用系基板Ｎ１，〜，Ｎ４に収容される
伝送路と予備系基板Ｅ１間に介在する切替回路２と、当
該切替回路２の切替制御を行う制御回路１とが備わる。

【００１７】４つの現用系基板Ｎ１，〜，Ｎ４は、それ
ぞれ８本ずつの送信線（Ｓ1，〜，Ｓ4）及び受信線（Ｒ
1，〜，Ｒ4）から成る伝送路を収容している。これら伝
送路は、一端で情報端末等に接続されると共に、切替回
路２を介して予備系基板Ｅ１に分岐接続される。制御回
路１は、切替回路２の切替制御を行うものである。ま
た、多重化部４は、上記情報端末等で扱う既存１．５Ｍ
ｂｐｓ系、２Ｍｂｐｓ系、６．３Ｍｂｐｓ系、及び８Ｍ
ｂｐｓ系のＰＤＨ信号とＳＤＨ信号との双方向変換を行
うものであり、高速インタフェース部５は、高速部５３
（図７に示す）とのインタフェース機能を有するもので
ある。

【００１８】まず、この終端低速部５１の概略動作につ
いて説明する。現用系基板Ｎ１，〜，Ｎ４がいずれも正
常状態にある時、上記情報端末等から出力された信号
は、これら現用系基板Ｎ１，〜，Ｎ４に対応する送信線
（Ｓ1，〜，Ｓ4）を通じて多重化部４に伝送される。多
重化部４は、現用系基板Ｎ１，〜，Ｎ４のそれぞれから
送られてくる信号を多重化して高速インタフェース部５
に出力し、高速インターフェース部５はその多重化信号
を高速部５３へと出力する。

【００１９】また、高速インタフェース部５は、高速部
５３から送られてくる多重化信号を多重化部４に転送す
る。多重化部４は、上述した多重化とは逆の処理により
当該多重化信号を非多重化信号に変換し、当該信号をそ
の宛先の情報端末等を収容する現用系基板Ｎ１，〜，Ｎ
４のいずれかに送出する。各現用系基板Ｎ１，〜，Ｎ４
は、多重化部４から送られてくる非多重化信号をそれぞ
れの受信線（Ｒ1，〜，Ｒ4）を通じて各宛先の情報端末
等に送出する。

【００２０】上記通信の実行中、制御回路１は、いずれ
かの現用系基板Ｎ１，〜，Ｎ４または伝送路に障害が発
生した場合、当該障害の発生した現用系基板Ｎ１，〜，
Ｎ４または当該障害の発生した伝送路を収容する現用系
基板Ｎ１，〜，Ｎ４に代えて予備系基板Ｅ１を上記伝送
路に介挿するように切替回路２の切替制御を行う。な
お、この制御回路１による切替回路２の切替制御は、例
えば、多重端局終端装置５０のＣＯＭ部５４で現用系基
板Ｎ１，〜，Ｎ４または各伝送路の障害監視を行い、こ
の監視結果を基に当該ＣＯＭ部５４から出力される切替
制御命令を制御回路１で受け、当該命令通りに切替回路
２に対して切替制御をかけることで実現される。

【００２１】本実施の形態において、上記切替制御を受
ける切替回路２は例えば図２に示す如くに構成される。
すなわち、この切替回路２は、上記各現用系基板Ｎ１，
〜，Ｎ４毎の各々８本ずつの出力線及び入力線の４系統
分の数、つまり〔（８＋８）×４＝６４〕個の切替スイ
ッチＳＷを（８×８）のマトリクス状に配置すると共
に、これら各切替スイッチＳＷに対して当該各切替スイ
ッチＳＷを駆動するための駆動回路ＤＶをそれぞれ行及
び列単位に配置して成るマトリクス回路を形成してい
る。以下、列単位に配置された駆動回路ＤＶ（１１，
〜，１ｎ）を列指定駆動回路と称し、行単位に配置され
た駆動回路ＤＶ（２１，〜，２ｎ）を行指定駆動回路と
称するものとする。

【００２２】この切替回路（マトリクス回路）２におい
て、列指定駆動回路１１，〜，１ｎはそれぞれの列の８
個の切替スイッチ毎に共通に接続され、同じく、行指定
駆動回路２１，〜，２ｎはそれぞれの行の８個の切替ス
イッチ毎に共通に接続される。ここで、列指定駆動回路
１１，〜，１ｎ及び行指定駆動回路２１，〜，２ｎは、
制御回路１から与えられる切替制御信号を基に接続先の
各切替スイッチＳＷに対して駆動信号を送出するもので
ある。また、各切替スイッチＳＷは、列指定駆動回路１
１，〜，１ｎ及び行指定駆動回路２１，〜，２ｎとの双
方から同時に上記駆動信号を供給されることによりオン
状態（導通状態）となるスイッチである。

【００２３】図３は、図２におけるマトリクス回路２の
具体的構成を示す回路図である。このマトリクス回路２
は、図２における切替スイッチ１１１，１１２，…，１
１Ｎ、１２１，１２２，…，１２Ｎ、…、１Ｎ１，１Ｎ
２，…，１ＮＮとしてリレーＳ１００，Ｓ１０２，…，
Ｓ１１４、Ｓ１０１，Ｓ１０３，…，Ｓ１１５、…、Ｓ
４０１，Ｓ４０３，…，Ｓ４１５を用い、図２における
列指定駆動回路１１，〜，１ｎとしてそれぞれトランジ
スタＴｒ２１，〜，Ｔｒ２８、行指定駆動回路２１，
〜，２ｎとしてそれぞれトランジスタＴｒ２Ａ，〜，Ｔ
ｒ２Ｈを用いて実現されたものである。

【００２４】この図３におけるマトリクス回路２の動作
原理について図４を参照して説明する。図４は、図３に
おけるマトリクス回路２内の１つのリレーに対する駆動
回路の概念的構成を示す回路図であり、リレー（Ｓ１０
０，Ｓ１０２，…等）の駆動コイル４０に対して行指定
トランジスタ４１（Ｔｒ２１，Ｔｒ２２，…等）と列指
定トランジスタ４２（Ｔｒ２Ａ，Ｔｒ２Ｂ，…等）とが
接続される。この回路において、行指定トランジスタ４
１のベース入力（ａ）に“Ｌ”レベル、列指定トランジ
スタ４２のベース入力（ｂ）に“Ｈ”レベルが入力され
ることによって、（ｃ）点が“Ｈ”レベル、（ｄ）点が
“Ｌ”レベルとなり、リレー駆動コイル４０に電流が流
れ、リレーがオン状態となる。

【００２５】かかるリレーの動作原理を踏まえ、再び、
図２に戻ってマトリクス回路２全体の切替動作について
説明する。なお、同図において、各切替スイッチＳＷは
図３及び図４に示す如くのリレーにより実現され、各駆
動回路ＤＶは同じく図３及び図４に示すようなトランジ
スタにより実現されているものとする。

【００２６】図２に示すマトリクス回路２において、制
御回路１で生成された切替制御信号により列指定駆動回
路１１，〜，１ｎを駆動すると、当該駆動回路１１，
〜，１ｎに接続されている切替スイッチＳＷのコイルの
一端にそれぞれ正電圧（または負電圧）が印加される。
この状態で、行指定駆動回路２１，〜，２ｎのうちの例
えば１行目指定の駆動回路２１を駆動すると、この駆動
回路２１に接続されている切替スイッチ１１１，１１
２，…，１１Ｎのコイルの他端にそれぞれ負電圧（また
は正電圧）が印加される。この時、コイルの一端に列指
定駆動回路１１，〜，１ｎにより正電圧が印加され、同
時に当該コイルの他端に行指定駆動回路２１により負電
圧が引加された１行目の８個の切替スイッチ１１１，１
１２，…，１１Ｎがオン状態となり、当該切替スイッチ
１１１，１１２，…，１１Ｎが介挿される伝送路上の信
号が出力ＳＯ1として選択される。

【００２７】同様に、制御回路１で生成された切替制御
信号により列指定駆動回路１１，〜，１ｎを駆動し、当
該駆動回路１１，〜，１ｎに接続されている切替スイッ
チＳＷのコイルの一端にそれぞれ正電圧（または負電
圧）を印加している状態で、２行目指定の駆動回路２２
を駆動すると、この駆動回路２２に接続されている切替
スイッチ１２１，１２２，…，１２Ｎのコイルの他端に
それぞれ負電圧（または正電圧）が印加される。この
時、コイルの一端に列指定駆動回路１１，〜，１ｎによ
り正電圧が印加され、同時に当該コイルの他端に行指定
駆動回路２２により負電圧が引加された２行目の８個の
切替スイッチ１２１，１２２，…，１２Ｎがオン状態と
なり、当該切替スイッチ１２１，１２２，…，１２Ｎが
介挿される伝送路上の信号が出力ＳＯ2として選択され
る。

【００２８】図２の構成例によれば、マトリクス回路２
内の切替スイッチ１１１，１１２，…，１１Ｎはそれぞ
れ現用系基板Ｎ１の各送信線（Ｓ1）に介挿され、切替
スイッチ１２１，１２２，…，１２Ｎはそれぞれ現用系
基板Ｎ１の各受信線（Ｒ1）に介挿されている。従っ
て、上記切替制御の結果、切替スイッチ１１１，１１
２，…，１１Ｎがオン状態になされた時には、当該各切
替スイッチ１１１，１１２，…，１１Ｎを通じて現用系
基板Ｎ１の８本の送信線（Ｓ1）上のそれぞれの信号Ｓ
Ｓ11,…,ＳＳ18が出力され、また、切替スイッチ１２
１，１２２，…，１２Ｎがオン状態になされた時には、
当該各切替スイッチ１２１，１２２，…，１２Ｎを通じ
て現用系基板Ｎ１の８本の受信線（Ｒ1）上の各信号Ｓ
Ｒ11,…,ＳＲ18が出力される。

【００２９】上記の如く、本発明のマトリクス回路２で
は、列指定駆動回路１１，〜，１ｎと行指定駆動回路２
１，〜，２ｎのうちの例えば１行目指定の駆動回路２１
を駆動することにより、現用系基板Ｎ１の８本の送信線
（Ｓ1）上の各信号を一括して切り替えることができ、
同時に２行目指定の駆動回路２２を駆動することで、現
用系基板Ｎ１の８本の受信線（Ｒ1）上の各信号を一括
して切り替えることができる。同様の制御によって、列
指定駆動回路１１，〜，１ｎを駆動した状態で、駆動回
路２３と２４、２５と２６、２７と２８をそれぞれ同時
に駆動することで、それぞれ現用系基板Ｎ２、Ｎ３、Ｎ
４の送信線及び受信線上の各信号をそれぞれ一括して切
り替えることができる。

【００３０】つまり、本発明では、現用系基板Ｎ１，
〜，Ｎ４のいずれかに障害が発生し、この障害の発生し
た現用系基板の出力及び入力を予備系基板Ｅ１に切り替
える場合、制御回路１から、例えば列指定駆動回路１
１，〜，１ｎの全部と、行指定駆動回路２１，〜，２ｎ
のうちの上記障害の発生した現用系基板の送信線及び受
信線に介挿される２行分の切替スイッチＳＷに対応する
２つの駆動回路ＤＶとに対して同時に切替制御信号を送
出すれば良い。

【００３１】図２に示す如く、４系統の現用系基板Ｎ
１，〜，Ｎ４に収容される６４本の伝送路の切り替えを
実現するためのマトリクス回路２の構成によれば、各伝
送路毎に介挿される６４個の切替スイッチＳＷに対する
駆動回路ＤＶの数は、上記６４個の切替スイッチＳＷの
マトリクス配置における（行数＋列数）分、つまり（８
＋８＝１６）個で足りる。この場合、制御回路１から上
記各駆動回路ＤＶへの制御線も必然的に１６本で済む。
同様の機能を、例えば、図９に示すような構造を持つ従
来回路で実現する場合、６４個の切替スイッチＳＷに対
して各々駆動回路ＤＶを設け、かつ各駆動回路ＤＶ毎に
制御線を設けなければならなかったが、上記本発明の構
成によれば、これら駆動回路ＤＶ及び制御線を大幅に減
らすことにより、ＡＳＩＣパッケージサイズの小型化、
制御線を形成するためのパターン配線の簡略化が図れる
ようになる。

【００３２】図５は、図２に示したマトリクス回路２の
具体的な回路構造の一例を示す図である。このマトリク
ス回路２は、８個ずつの切替スイッチＳＷを含む８個の
マトリクス回路Ｍ１，〜，Ｍ８から成り、各マトリクス
回路Ｍ１，〜，Ｍ８に対しては、現用系基板Ｎ１，〜，
Ｎ４の送信線（Ｓ）及び受信線（Ｒ）が引き込まれる。
具体的には、例えば、マトリクス回路Ｍ１に対しては、
現用系基板Ｎ１，〜，Ｎ４のそれぞれ１番目の送信線
（計４本）と同基板Ｎ１，〜，Ｎ４のそれぞれ第１番目
の受信線（計４本）の合計８本の伝送路が引き込まれ
る。以下、同様に、マトリクス回路Ｍ２、Ｍ３，Ｍ４，
Ｍ５，Ｍ６，Ｍ７，Ｍ８に対しても、各現用系基板Ｎ
１，〜，Ｎ４のそれぞれ２番目，３番目，４番目，５番
目，６番目，７番目，８番目の送信線（計４本）と同基
板Ｎ１，〜，Ｎ４のそれぞれ２番目，３番目，４番目，
５番目，６番目，７番目，８番目の受信線（計４本）の
合計８本ずつの伝送路が引き込まれる。これにより、各
マトリクス回路Ｍ１，〜，Ｍ８内のそれぞれの切替スイ
ッチＳＷには、上述の如く引き込まれた各伝送路より、
信号ＳＳ11，ＳＳ21，ＳＳ31，ＳＳ41，ＳＲ11，ＳＲ2
1，ＳＲ31，ＳＲ41、…、ＳＳ18，ＳＳ28，ＳＳ38，Ｓ
Ｓ48，ＳＲ18，ＳＲ28，ＳＲ38，ＳＲ48がそれぞれ入力
する。ここで、信号ＳＳ11は、基板Ｎ１の１番目の送信
線上の信号を意味し、信号ＳＲ11は、基板Ｎ１の１番目
の受信線上の信号を意味する。他の信号も同様の意味付
けがなされており、例えば、信号ＳＳ48は、基板Ｎ４の
８番目の送信線上の信号を意味し、信号ＳＲ48は、基板
Ｎ４の８番目の受信線上の信号を意味している。

【００３３】また、上記各マトリクス回路Ｍ１，〜，Ｍ
８と制御回路１との間は、当該各マトリクス回路Ｍ１，
〜，Ｍ８内の各８個ずつの切替スイッチＳＷを行単位に
駆動するための８本の制御線（行の制御線）LA1，〜，L
A8と列単位に駆動するための８本の制御線（列の制御
線）LB1，〜，LB8により接続されている。

【００３４】上記マトリクス回路Ｍ１，〜，Ｍ８の切替
制御を行うためには、制御回路１から行の制御線LA1，
〜，LA8及び列の制御線LB1，〜，LB8を通じて駆動信号
を供給する。この駆動信号の供給方法として、例えば、
制御回路１から、上記マトリクス回路Ｍ１，〜，Ｍ８の
列の制御線LB1，〜，LB8の全てに対してそれぞれ駆動信
号を送出し、これと同時に行の制御線LA1，〜，LA8のい
ずれかに対して駆動信号を送出する。この時、各マトリ
クス回路Ｍ１，〜，Ｍ８では、上記駆動信号が送出され
た行の制御線に接続されている８個の切替スイッチＳＷ
がオン状態となり、当該行単位の各切替スイッチＳＷに
入力されている信号が８ビットの出力信号ＳＯ11，〜，
ＳＯ18（若しくはＳＯ21，〜，ＳＯ28）として出力され
る。

【００３５】具体例として、列の制御線LB1，〜，LB8の
全てに駆動信号を送出している状態で、１行目に相当す
る行の制御線LA1に駆動信号を送出すれば、各マトリク
ス回路Ｍ１，〜，Ｍ８からの出力信号ＳＯ11，ＳＯ12，
…，ＳＯ18として、それぞれ信号ＳＳ11，ＳＳ12，…，
ＳＳ18を得ることができる。また、これと同時に、５行
目に相当する行の制御線LA5に駆動信号を送出すれば、
各マトリクス回路Ｍ１，〜，Ｍ８からの出力信号ＳＯ2
1，ＳＯ22，…，ＳＯ28として、それぞれ信号ＳＲ11，
ＳＲ12，…，ＳＲ18を得ることができる。ここで、前者
の８ビットの信号ＳＳ11，ＳＳ12，…，ＳＳ18は、現用
系基板Ｎ１の８本の送信線上の各信号であり、後者の８
ビットの信号ＳＲ11，ＳＲ12，…，ＳＲ18は、現用系基
板Ｎ１の８本の受信線上の各信号である。このことか
ら、上記パターンで駆動信号を与えることにより、現用
系基板Ｎ１のそれぞれ８本ずつの送信線及び受信線を一
括して切り替えできることが分かる。他の現用系基板Ｎ
２，〜，Ｎ４の切り替えについても同様の制御が可能で
ある。

【００３６】次に、本発明におけるマトリクス回路２の
異常検出機能について説明する。図６は、本発明に係わ
る多重端局終端装置５０のマトリクス回路２に併設され
る異常監視回路６０の一例を示す回路図である。この回
路６０は、例えば切替スイッチＳＷとしてリレーを用
い、当該リレーをトランジスタにより駆動するマトリク
ス回路２（図３参照）において、リレーを駆動するトラ
ンジスタが、切替制御命令に対して正常に動作している
かどうかを監視するものである。構成要素としては、マ
トリクス回路２内の行指定トランジスタ（Ｔｒ1）と列
指定トランジスタ（Ｔｒ2）のそれぞれに関してベース
入力とコレクタ出力との排他的論理和演算結果を出力す
る複数のエクスクルーシブＮＯＲ（ＥＸＮＯＲ）ゲート
６１と、これら各ＥＸＮＯＲゲート６１の出力の論理和
演算結果を出力する論理和（ＯＲ）ゲート６２と、該Ｏ
Ｒゲート６２の出力をラッチし、アラーム出力を発生す
るアラームラッチ回路（ALM LATCH）６３とが備わる。
なお、同図では、１対のトランジスタに対するＥＸＮＯ
Ｒゲート６１のみを示しているが、実際には、マトリク
ス回路２内の全てのトランジスタ対毎にＥＸＮＯＲゲー
ト６１が設けられている。

【００３７】この異常監視回路６０において、各トラン
ジスタＴｒ１，Ｔｒ２１，…の異常は、当該各トランジ
スタＴｒ１，Ｔｒ２１，…のベースとコレクタのレベル
をＥＸＮＯＲゲート６１よって比較することにより検出
する。トランジスタＴｒが正常であるならば、そのベー
スとコレクタのレベルは常に反転の関係にある。つま
り、反転の関係にない場合、当該トランジスタＴｒは異
常である。

【００３８】このベースとコレクタの２入力の関係に応
じ、各ＥＸＮＯＲゲート６１では、トランジスタＴｒが
正常の場合、２入力が不一致のために“Ｌ”レベルを出
力し、トランジスタＴｒが異常であれば２入力が一致す
るために“Ｈ”レベルを出力する。全てのトランジスタ
Ｔｒに対して、上記の監視を行い、ＯＲゲート６２にお
いて、その監視結果（ＥＸＮＯＲゲート６１の出力）の
論理和（ＯＲ）をとることで、トランジスタＴｒの異常
の有無を検出する。

【００３９】全てのトランジスタＴｒが正常であれば、
ＯＲゲート６２の出力が“Ｌ”レベルとなってアラーム
ラッチ回路６３によりラッチされ、このラッチ結果がア
ラーム出力として図示しないレジスタに送られる。この
時、制御回路１は、レジスタに保持されたアラーム出力
が“Ｌ”レベルであることにより、トランジスタＴｒが
正常であると認識し、異常報知は行わない。一方、トラ
ンジスタＴｒのうちの１つでも異常であれば、ＯＲゲー
ト６２の出力が“Ｈ”レベルとなってアラームラッチ回
路６３にラッチされ、このラッチ結果がアラーム出力と
してレジスタに送られる。この時、制御回路１は、レジ
スタに保持されたアラーム出力が“Ｈ”レベルであるこ
とにより、トランジスタＴｒが異常であると認識し、ト
ランジスタ異常の報知を行う。

【００４０】図６に示す異常監視回路６０は、特に、短
時間で復帰する瞬時アラームを取り込むために、アラー
ム検出部と読出レジスタの間にアラームラッチ回路６３
を設けたものである。他方、この種のトランジスタ異常
検出処理では、トランジスタＴｒのスイッチングの過渡
現象として、瞬時的にベース側とコレクタ側のレベルが
同じと判定されることにより、ハザードが発生すること
もあり得る。この場合、上記アラームラッチ回路６３に
おいて、アラーム検出部にて発生するハザードがアラー
ムとして保持される危険性がある。このハザード対策と
しては、例えば、レジスタ・ライト信号（切替制御書込
時）をトリガにして、ハザードが発生する期間、マスク
信号を生成することで、アラームの誤発生を防止するよ
うに構成できる。なお、アラームラッチ回路６３におけ
るアラーム・ラッチは、上記レジスタ・リード信号によ
って、クリア端子にクリア信号を入力することでクリア
される。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
切替スイッチをマトリクス状に配置すると共に、当該各
切替スイッチに対して行単位及び列単位にスイッチ駆動
回路を配置し、当該スイッチ駆動回路を選択的に起動す
ることにより、上記切替スイッチを行単位若しくは列単
位に切り替える構成としたため、（Ｎ×Ｍ）個の切替ス
イッチに対して（Ｎ＋Ｍ）個のスイッチ駆動回路及び制
御線を設ければ良く、切替スイッチ毎にスイッチ駆動回
路及び制御線を設けていた従来の構成に比べて、ＡＳＩ
Ｃパッケージサイズの小型化を実現できると共に、部品
点数削減を図り、制御線を形成するための基板上でのパ
ターン配線も大幅に簡略化できる。

【００４２】また、本発明のマトリクススイッチ構造に
よれば、切替対象の複数の伝送路をグループ単位に行ま
たは列単位の切替スイッチに引き込むことにより、これ
ら複数の伝送路を上記グループ単位に一括して切り替え
ることができ、伝送路グループの数が増す程、切り替え
効率が向上しかつパッケージサイズの小型化及びパター
ン配線の簡略化のメリットも増大する。

【図面の簡単な説明】

【図１】本発明に係わる多重端局終端装置の終端低速部
の構成を示す図。

【図２】図１における切替回路として用いられるマトリ
クス回路の構成例を示す図。

【図３】図２におけるマトリクス回路の具体的構成例を
示す図。

【図４】図３におけるマトリクス回路の動作原理を示す
図。

【図５】図２におけるマトリクス回路の具体的な回路構
造の一例を示す図。

【図６】図２におけるマトリクス回路の異常監視回路の
構成を示す図。

【図７】多重端局終端装置の一般的構成を示す概略図。

【図８】従来の多重端局終端装置の終端低速部の構成を
示す図。

【図９】終端低速部に用いる従来の切替回路の構造を示
す図。

【符号の説明】

５０ 多重端局終端装置 ５１ 終端低速部（Ｔ−ＬＳ部） １ 制御回路 ２ 切替回路（マトリクス回路） ３ａ，〜，３ｄ 現用系基板Ｎ１，〜，Ｎ４ ３ｅ 予備系基板Ｅ１ ４ 多重化部 ５ 高速インタフェース部 ５２ 端局低速部（Ｌ−ＬＳ部） ５３ 高速部（ＨＳ部） ５４ 制御部（ＣＯＭ部） ４０ リレー駆動コイル ４１ 行指定トランジスタ ４２ 列指定トランジスタ ６０ 異常監視回路 ６１ エクスクルーシブＮＯＲ（ＥＸＮＯＲ）ゲート ６２ 論理和（ＯＲ）ゲート ６３ アラームラッチ回路（ALM LATCH）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 秀明 東京都日野市旭が丘３丁目１番地の１ 東 芝通信システムエンジニアリング株式会社 内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の伝送路のうちから所定数の伝送路
   を選択して切り替える伝送路切替方法において、 前記伝送路中にそれぞれ介挿される複数の切替スイッチ
   をＮ行，Ｍ列のマトリクス状に配置して成るスイッチ回
   路と、 前記スイッチ回路内の各切替スイッチに対して行単位に
   駆動信号を与える行指定スイッチ駆動回路と、 前記スイッチ回路内の各切替スイッチに対して列単位に
   駆動信号を与える列指定スイッチ駆動回路とを具備し、
   前記マトリクス状に配置された（Ｎ×Ｍ）個の切替スイ
   ッチを（Ｎ＋Ｍ）個のスイッチ駆動回路を用いて行単位
   または列単位に導通状態に制御し、当該行単位または列
   単位の各切替スイッチが介挿される各伝送路を一括して
   切り替えることを特徴とする伝送路切替方法。
2. 【請求項２】 複数の伝送路のうちから所定数の伝送路
   を選択して切り替える伝送路切替装置において、 前記伝送路中に各々介挿され、第１の駆動信号と第２の
   駆動信号を同時に与えられることにより導通状態となる
   複数の切替スイッチをＮ行，Ｍ列のマトリクス状に配置
   して成るスイッチ回路と、 前記各切替スイッチに対して行単位に前記第１の駆動信
   号を与えるＮ個の行指定スイッチ駆動回路と、 前記各切替スイッチに対して列単位に前記第２の駆動信
   号を与えるＭ個の列指定スイッチ駆動回路と、 前記行指定スイッチ駆動回路及び前記列指定スイッチ駆
   動回路を選択的に起動し、前記各切替スイッチを行単位
   または列単位に一括して導通状態に制御する切替制御回
   路とを具備することを特徴とする伝送路切替装置。
3. 【請求項３】 行指定スイッチ駆動回路及び列指定スイ
   ッチ駆動回路の異常を検出する異常検出手段と、該異常
   検出手段により前記異常が検出されることにより当該異
   常の発生を報知する異常報知手段とを具備することを特
   徴とする請求項２記載の伝送路切替装置。
4. 【請求項４】 切替スイッチはリレーにより構成される
   と共に、前記行指定スイッチ駆動回路は前記リレーの駆
   動コイルの一方の入力端子に接続される第１のトランジ
   スタにより構成され、前記列指定スイッチ駆動回路は、
   前記リレーの駆動コイルの他方の入力端子に接続される
   第２のトランジスタにより構成されることを特徴とする
   請求項２または３記載の伝送路切替装置。
5. 【請求項５】 異常検出手段は、 前記第１のトランジスタ及び前記第２のトランジスタの
   それぞれのベース・エミッタ間電位の排他的論理和演算
   結果を出力する排他的論理和回路と、 前記各排他的論理和回路の出力の論理和演算結果を出力
   する論理和回路と、 前記論理和回路における前記各トランジスタの異常時に
   相当する出力をアラーム出力としてラッチするラッチ回
   路とにより構成されることを特徴とする請求項４記載の
   伝送路切替装置。