JPH1175162A - 周波数調整装置 - Google Patents

Abstract

(57)【要約】 【課題】フリーラン状態での発振器の発振周波数の調整
を容易かつ精度よく行い得る周波数調整装置を提供す
る。 【解決手段】電圧制御発振器１０５、位相検波器１０６
によってＰＬＬ回路１０４を構成している。位相検波器
１０６にエンコーダ１０１からのクロック信号ＰＣＫが
供給されないフリーラン状態での発振器１０５の発振周
波数を調整する。この調整は、接続スイッチ１０７をオ
フ状態として行う。ＣＰＵ１０８は、調整時には、制御
データＤａを段階的に変化させ、それに伴って積分器１
１６より供給される調整用信号Ｓａの状態に基づいて、
位相検波器１０６に供給される制御信号Ｖａを最適レベ
ルとするための制御データＤａの値（調整データ）を求
める。そして、ＣＰＵ１０８は、通常動作時には、制御
データＤａとして調整データを出力する。これにより、
フリーラン状態における発振器１０５の発振周波数はほ
ぼ目標周波数となるように自動調整される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、制御信号によっ
て発信周波数が制御される発振器と、この発振器より出
力される周波数信号またはそれを分周した周波数信号を
第１の周波数信号とし、この第１の周波数信号と参照周
波数信号との位相を比較し、その比較誤差信号を上記発
振器に制御信号として供給する位相検波器とを備える周
波数信号発生装置の位相検波器に参照周波数信号が供給
されないフリーラン状態における発振器の発振周波数を
調整する周波数調整装置に関する。詳しくは、フリーラ
ン状態における第１の周波数信号の目標周波数と等しい
周波数を持つ基準周波数信号と第１の周波数信号とから
フリーラン状態で発振器の発振周波数を調整するための
調整用信号を生成することによって、フリーラン状態で
その調整用信号を使用して発振器の発振周波数の自動調
整化など、その周波数調整を容易かつ精度よく行おうと
した周波数調整装置に係るものである。

【０００２】

【従来の技術】従来、ＳＤＩ（Serial Digital Interfa
ce）フォーマットやＳＤＤＩ（SerialDigital Data Int
erface）フォーマット等を利用したシリアル伝送システ
ムが知られている。

【０００３】ＳＤＩフォーマットについて説明する。こ
のＳＤＩフォーマットは、ディジタルのオーディオ信号
やビデオ信号の規格として、テレビジョンや映像工学に
関する規格を発行するＳＭＰＴＥ（Society of Motion
Picture and Television Engineers）のＳＭＰＴＥ−２
９５Ｍで標準化されている。この規格は、基本的には、
ディジタル信号規格であるＤ−１フォーマットもしくは
Ｄ−２フォーマットを対象とした信号の規格である。

【０００４】図９ＡはＳＤＩフォーマットのビデオ信号
のフレームの全体構成、図９ＢはＳＤＩフォーマットの
伝送用パケットの構成を示している。

【０００５】ＮＴＳＣ５２５方式のビデオ信号の場合、
ＳＤＩフォーマットのディジタルビデオ信号は、水平方
向に１ライン当たり、（４＋２６８＋４＋１４４０）＝
１７１６ワード、垂直方向に５２５ラインで構成されて
いる。また、ＰＡＬ６２５方式のビデオ信号の場合、Ｓ
ＤＩフォーマットのディジタルビデオ信号は、水平方向
に１ライン当たり、（４＋２８０＋４＋１４４０）＝１
７２８ワード、垂直方向に６２５ラインで構成されてい
る。ただし、１０ビット／ワードである。なお、図９
Ａ，Ｂにおいて、括弧内の数字は、ＰＡＬ６２５方式の
ビデオ信号の数値を示しており、括弧がない数字はＮＴ
ＳＣ５２５方式のビデオ信号の数値を示している。以
下、ＮＴＳＣ方式についてのみ説明する。

【０００６】各ラインについて、第１ワードから第４ワ
ードまでの４ワードは、アクティブビデオ部ＡＣＶの終
了を示し、アクティブビデオ部ＡＣＶと後述するアンシ
ラリデータ部ＨＡＮＣとを分離するアクティブビデオ部
終了符号ＥＡＶ（End of Active Video）を格納する領
域として用いられる。４ワードの符号ＥＡＶは、１６進
表示で、３ＦＦ，０００，０００，ＸＹＺ（任意のデー
タ）である。

【０００７】また、各ラインについて、第５ワードから
第２７２ワードまでの２６８ワードは、アンシラリデー
タ部ＨＡＮＣとして用いられ、ヘッダ、補助データ、オ
ーディオデータ等が格納される。

【０００８】また、各ラインについて、第２７３ワード
から第２７６ワードまでの４ワードは、アクティブビデ
オ部ＡＣＶの開始を示し、アクティブビデオ部ＡＣＶと
アンシラリデータ部ＨＡＮＣとを分離するアクティブビ
デオ部開始符号ＳＡＶ（Start of Active Video）を格
納する領域として用いられる。４ワードの符号ＳＡＶ
は、１６進表示で、３ＦＦ，０００，０００，ＸＹＺ
（任意のデータ）であり、最初の３ワードは上述した符
号ＥＡＶと同じデータである。

【０００９】また、各ラインについて、第２７７ワード
から第１７１６ワードの１４４０ワードは、アクティブ
ビデオ部ＡＣＶとして用いられ、ビデオデータが格納さ
れる。そして、５２５ラインは、２つに大きく領域が分
割されている。つまり、第２０ラインから第２６３ライ
ンまでの２４４ラインが第１フィールドのアクティブビ
デオ部ＡＣＶ１として用いられ、第２８３ラインから第
５２５ラインまでの２４３ラインが第２フィールドのア
クティブビデオ部ＡＣＶ２として用いられる。

【００１０】なお、アクティブビデオ部ＡＣＶ１，ＡＣ
Ｖ２の前には、それぞれ９ライン分の垂直ブランキング
部ＶＢＫ１，ＶＢＫ２と、１０ライン分のオプショナル
ブランキング部ＯＢＫ１，ＯＢＫ２とが設けられてい
る。

【００１１】ＳＤＩフォーマットによる伝送データを送
信するときは、図９Ｃに示すように、Ｐ／Ｓ（parallel
-to-serial）変換および伝送路符号化が行われて、伝送
速度が２７０Ｍｂｐｓのシリアルデータとして伝送され
る。

【００１２】次に、ＳＤＤＩフォーマットについて説明
する。このＳＤＤＩフォーマットは本出願人が提案した
ものであり、ＳＤＩフォーマットの利点を活かしつつ、
ＳＤＩフォーマットと部分的に共通性を保ちながら、マ
ルチメディア化またはマルチチャネル化等に好適なフォ
ーマットである。図１０ＡはＳＤＤＩフォーマットの全
体構成、図１０ＢはＳＤＤＩフォーマットの伝送用パケ
ットの構成を示している。

【００１３】ＮＴＳＣ５２５方式のビデオ信号の場合、
ＳＤＤＩフォーマットのディジタルビデオ信号は、水平
方向に１ライン当たり、（４＋２６８＋４＋１４４０）
＝１７１６ワード、垂直方向に５２５ラインで構成され
ている。また、ＰＡＬ６２５方式のビデオ信号の場合、
ＳＤＤＩフォーマットのディジタルビデオ信号は、水平
方向に１ライン当たり、（４＋２８０＋４＋１４４０）
＝１７２８ワード、垂直方向に６２５ラインで構成され
ている。ただし、１０ビット／ワードである。なお、図
１０Ａ，Ｂにおいて、括弧内の数字は、ＰＡＬ６２５方
式のビデオ信号の数値を示しており、括弧がない数字は
ＮＴＳＣ５２５方式のビデオ信号の数値を示している。
以下、ＮＴＳＣ５２５方式についてのみ説明する。

【００１４】各ラインについて、第１ワードから第４ワ
ードまでの４ワードは、後述するペイロード部ＰＡＤ
（ＳＤＩフォーマットにおけるアクティブビデオ部ＡＣ
Ｖに相当する部分）の終了を示し、ペイロード部ＰＡＤ
と後述するアンシラリデータ部ＡＮＣとを分離する符号
ＥＡＶを格納する領域として用いられる。４ワードの符
号ＥＡＶは、１６進表示で、３ＦＦ，０００，０００，
ＸＹＺ（任意のデータ）である。

【００１５】また、各ラインについて、第５ワードから
第２７２ワードまでの２６８ワードは、ＳＤＤＩフォー
マット特有のアンシラリデータ部ＡＮＣとして用いら
れ、後述するヘッダや補助データ等が格納される。

【００１６】また、各ラインについて、第２７３ワード
から第２７６ワードまでの４ワードは、ペイロード部Ｐ
ＡＤの開始を示し、ペイロード部ＰＡＤとアンシラリデ
ータ部ＡＮＣとを分離する符号ＳＡＶを格納する領域と
して用いられる。４ワードの符号ＳＡＶは、１６進表示
で、３ＦＦ，０００，０００，ＸＹＺ（任意のデータ）
であり、最初の３ワードは上述した符号ＥＡＶと同じデ
ータである。

【００１７】また、各ラインについて、第２７７ワード
から第１７１６ワードの１４４０ワードは、ペイロード
部ＰＡＤとして用いられ、ビデオデータやオーディオデ
ータが格納される。この場合、上述したＳＤＩフォーマ
ットにおける垂直ブランキング部やオプショナルブラン
キング部は含まれていない。

【００１８】このＳＤＤＩフォーマットによる伝送デー
タを送信するときも、図１０Ｃに示すように、Ｐ／Ｓ変
換および伝送路符号化が行われて、伝送速度が２７０Ｍ
ｂｐｓのシリアルデータとして伝送される。

【００１９】図１１は、ＳＤＩフォーマットまたはＳＤ
ＤＩフォーマットを利用したシリアル伝送システムを構
成する送信側装置３００の構成例を示している。この送
信側装置３００は、ＳＤＩフォーマットまたはＳＤＤＩ
フォーマットによる伝送データを形成するエンコーダ３
０１と、このエンコーダ３０１の出力データ（１０ビッ
トパラレルデータ）を、伝送速度が２７０Ｍｂｐｓのシ
リアルデータに変換するＰ／Ｓ変換器３０２と、そのシ
リアルデータをＮＲＺ信号からＮＲＺＩ信号に変換して
送信用のシリアルデータＳＤを得るスクランブラ３０３
とを有している。

【００２０】また、送信側装置３００は、エンコーダ３
０１の出力データに同期し、このエンコーダより出力さ
れる２７ＭＨｚのパラレルクロック信号ＰＣＫに同期し
た２７０ＭＨｚのシリアルクロック信号ＳＣＫを得るた
めのＰＬＬ（Phase Locked Loop）回路３０４を有して
いる。ここで、ＰＬＬ回路３０４は、電圧制御発振器３
０５と、この発振器３０５より出力されるシリアルクロ
ック信号ＳＣＫとエンコーダ３０１より出力されるパラ
レルクロック信号ＰＣＫとの位相を比較し、その比較誤
差信号を発振器３０５に制御信号として供給する位相検
波器３０６とからなっている。

【００２１】発振器３０５より出力されるシリアルクロ
ック信号ＳＣＫは、エンコーダ３０１より出力されるパ
ラレルクロック信号ＰＣＫと共に、上述したＰ／Ｓ変換
器３０２に供給される。Ｐ／Ｓ変換器３０２では、これ
らクロック信号ＰＣＫ，ＳＣＫを使用してＰ／Ｓ変換の
処理が行われる。また、発振器３０５より出力されるシ
リアルクロック信号ＳＣＫは、上述したスクランブラ３
０３に動作クロック信号として供給される。

【００２２】図１１に示す送信側装置３００の動作を説
明する。エンコーダ３０１にはビデオデータＳＶおよび
オーディオデータＳＡが供給され、ＳＤＩフォーマット
またはＳＤＤＩフォーマットの伝送データが形成され
る。このエンコーダ３０１の出力データ（１０ビットパ
ラレルデータ）はＰ／Ｓ変換器３０２でシリアルデータ
に変換される。そして、このシリアルデータ（ＮＲＺ信
号）がさらにスクランブラ３０３でＮＲＺＩ信号に変換
されて送信用のシリアルデータＳＤが生成され、このシ
リアルデータＳＤが受信側に送信される。

【００２３】ところで、位相検波器３０６にパラレルク
ロック信号ＰＣＫが供給された際にＰＬＬ回路３０４が
ロックし易くするため、位相検波器３０６にパラレルク
ロック信号ＰＣＫが供給されないフリーラン状態におけ
る発振器３０５の発振周波数が目標周波数となるように
予め調整される。そのため、エンコーダ３０１より出力
されるパラレルクロック信号ＰＣＫは接続スイッチ３０
７を介して位相検波器３０６に供給される構成となって
おり、フリーラン状態における発振器３０５の発振周波
数の調整時には、その接続スイッチ３０７は制御信号Ｆ
Ｃによりオフとされる。

【００２４】そして、フリーラン状態における発振器３
０５の発振周波数の調整は、発振器３０５より出力され
る周波数信号を、例えば分周器３０８で１／１０に分周
して外部の周波数カウンタ３１０に供給した状態で行わ
れ、周波数カウンタ３１０で発振器３０５の発振周波数
を確認しながら、位相検波器３０６に接続されたメカニ
カルボリューム３０９が操作される。

【００２５】図１２は、ＳＤＩフォーマットまたはＳＤ
ＤＩフォーマットを利用したシリアル伝送システムを構
成する受信側装置４００の構成例を示している。この受
信側装置４００は、送信側より送られてくる伝送速度が
２７０ＭｂｐｓのシリアルデータＳＤをＮＲＺＩ信号か
らＮＲＺ信号に変換するデスクランブラ４０１と、この
デスクランブラ４０１の出力データを１０ビットパラレ
ルデータに変換するＳ／Ｐ（serial-to-parallel）変換
器４０２と、このＳ／Ｐ変換器４０２の出力データ、つ
まりＳＤＩフォーマットまたはＳＤＤＩフォーマットの
伝送データよりビデオデータＳＶおよびオーディオデー
タＳＡを分離して得るためのデコーダ４０３とを有して
いる。

【００２６】また、受信側装置４００は、シリアルデー
タＳＤのエッジを検出するエッジ検出器４０４と、シリ
アルデータＳＤに同期した２７０ＭＨｚのシリアルクロ
ック信号ＳＣＫ、その１／１０の周波数のパラレルクロ
ック信号ＰＣＫを得るためのＰＬＬ回路４０５とを有し
ている。ここで、ＰＬＬ回路４０５は、電圧制御発振器
４０６と、この発振器４０６より出力されるシリアルク
ロック信号ＳＣＫを１／１０に分周してパラレルクロッ
ク信号ＰＣＫを得る分周器４０７と、この分周器４０７
より出力されるパラレルクロック信号ＰＣＫとエッジ検
出器４０４の検出信号との位相を比較し、その比較誤差
信号を発振器４０６に制御信号として供給する位相検波
器４０８とからなっている。

【００２７】発振器４０６より出力されるシリアルクロ
ック信号ＳＣＫは、上述したデスクランブラ４０１に動
作クロック信号として供給される。また、発振器４０６
より出力されるシリアルクロック信号ＳＣＫおよび分周
器４０７より出力されるパラレルクロック信号ＰＣＫ
は、上述したＳ／Ｐ変換器４０２に供給される。Ｓ／Ｐ
変換器４０２では、これらクロック信号ＳＣＫ，ＰＣＫ
を使用してＳ／Ｐ変換の処理が行われる。

【００２８】図１２に示す受信側装置４００の動作を説
明する。送信側より送られてくるシリアルデータＳＤ
（ＮＲＺＩ信号）はデスクランブラ４０１でＮＲＺ信号
に変換され、さらにＳ／Ｐ変換器４０２で１０ビットパ
ラレルデータに変換される。そして、このＳ／Ｐ変換器
４０２の出力データ、つまりＳＤＩフォーマットまたは
ＳＤＤＩフォーマットの伝送データがデコーダ４０３に
供給され、その伝送データよりビデオデータＳＶおよび
オーディオデータＳＡが分離されて出力される。

【００２９】ところで、位相検波器４０８にエッジ検出
器４０４の検出信号が供給された際にＰＬＬ回路４０５
がロックし易くするため、位相検波器４０８にエッジ検
出器４０４の検出信号が供給されないフリーラン状態に
おける発振器４０６の発振周波数が目標周波数となるよ
うに予め調整される。この調整時には、制御信号ＦＣに
よってエッジ検出器４０４の検出信号が位相検波器４０
８に供給されないようにされる。そして、フリーラン状
態における発振器４０６の発振周波数の調整は、分周器
４０７より出力される出力信号を外部の周波数カウンタ
４１０に供給した状態で行われ、周波数カウンタ４１０
で発振器４０６の発振周波数を確認しながら、位相検波
器４０８に接続されたメカニカルボリューム４０９が操
作される。

【００３０】

【発明が解決しようとする課題】上述したように従来で
は、フリーラン状態での発振器の発振周波数を調整する
際には、外部の周波数カウンタを使用し、位相検波器３
０６，４０８に付随したメカニカルボリューム３０９，
４０９を操作するものである。そのため、調整時の人為
的なミスやばらつきが発生し易く、また調整時には必ず
周波数カウンタを用意しなければならないという制約あ
った。

【００３１】そこで、この発明では、フリーラン状態で
の発振器の発振周波数の調整を容易かつ精度よく行い得
る周波数調整装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】この発明に係る周波数調
整装置は、制御信号によって発信周波数が制御される発
振器と、この発振器より出力される周波数信号またはそ
れを分周した周波数信号を第１の周波数信号とし、この
第１の周波数信号と参照周波数信号との位相を比較する
位相検波器とを備え、位相検波器の出力信号を発振器に
制御信号として供給するようにした周波数信号発生装置
の位相検波器に参照周波数信号が供給されないフリーラ
ン状態における発振器の発振周波数を調整する周波数調
整装置であって、フリーラン状態における第１の周波数
信号の目標周波数と等しい周波数の基準周波数信号を発
生する周波数信号発生手段と、第１の周波数信号と基準
周波数信号とからフリーラン状態での発振器の発振周波
数を調整するための調整用信号を生成する調整用信号生
成手段とを備えるものである。

【００３３】フリーラン状態での発振器の発振周波数を
調整する場合、参照周波数信号を位相検波器に供給しな
い状態とされる。この状態で、第１の周波数信号と基準
周波数信号とからフリーラン状態での発振器の発振周波
数を調整するための調整用信号が生成される。すなわ
ち、調整用信号は、第１の周波数信号の周波数が基準周
波数信号の周波数に対して完全に一致している、ほぼ一
致している、全く一致していない等の各関係にあること
を区別できる態様となるように生成される。これによ
り、その調整用信号を使用して発振器の発振周波数の自
動調整化など、その周波数調整を容易かつ精度よく行う
ことが可能となる。調整用信号の状態を表示する表示手
段を設けておくことで、その表示を見ながら発振器の発
振周波数を手動で調整することも可能となる。

【００３４】例えば、調整用信号生成手段は、第１の周
波数信号と基準周波数信号との排他的論理和をとる排他
的論理和回路と、この排他的論理和回路の出力信号を積
分する第１の積分器と、この第１の積分器の出力信号と
所定のしきい値とを比較するコンパレータと、このコン
パレータの出力信号を積分して調整用信号を得る第２の
積分器とを有して構成される。この場合、排他的論路和
回路に供給される第１の周波数信号および参照周波数信
号のデューティを合わせるための波形整形手段をさらに
有することで、調整用信号の精度を高めることが可能と
なる。

【００３５】また、フリーラン状態で第１の周波数信号
の周波数を調整する制御信号のレベルを低レベル側から
高レベル側にあるいは高レベル側から低レベル側に段階
的に変化させ、そのときの調整用信号の変化に基づいて
上記制御信号を最適レベルに設定することで、フリーラ
ン状態での発振器の発振信号の自動調整化が達成され
る。ここで、調整用信号を生成するために積分器を使用
している場合、上記段階的に変化させるための周期を積
分器の時定数よりも長く設定することで、積分器の時定
数による調整用信号の変化の遅れによる不都合を回避す
ることが可能となる。

【００３６】しかし、その場合、フリーラン状態での発
振器の発振信号の自動調整速度が遅くなる。そこで、フ
リーラン状態で、最初発振器の発振周波数を調整する制
御信号のレベルを、積分器の時定数よりも短い周期で低
レベル側から高レベル側にあるいは高レベル側から低レ
ベル側に段階的に変化させ、調整用信号の状態の変化が
検出されるとき、制御信号のレベルを調整用信号の状態
が変化前の状態となる所定レベルに戻し、その後制御信
号のレベルを積分器の時定数よりも長い周期で上記変化
方向と同じ方向に段階的に変化させるようにしてもよ
い。これにより、自動調整速度の高速化が可能となる。

【００３７】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。

【００３８】まず、実施の形態１について説明する。図
１は、実施の形態１としてのＳＤＩフォーマットまたは
ＳＤＤＩフォーマットを利用したシリアル伝送システム
を構成する送信側装置１００を示している。

【００３９】この送信側装置１００は、ＳＤＩフォーマ
ットまたはＳＤＤＩフォーマットによる伝送データを形
成するエンコーダ１０１と、このエンコーダ１０１の出
力データ（１０ビットパラレルデータ）を、伝送速度が
２７０Ｍｂｐｓのシリアルデータに変換するＰ／Ｓ変換
器１０２と、そのシリアルデータをＮＲＺ信号からＮＲ
ＺＩ信号に変換して送信用のシリアルデータＳＤを得る
スクランブラ１０３とを有している。

【００４０】また、送信側装置１００は、エンコーダ１
０１の出力データに同期し、このエンコーダより出力さ
れる２７ＭＨｚのパラレルクロック信号ＰＣＫに同期し
た２７０ＭＨｚのシリアルクロック信号ＳＣＫを得るた
めのＰＬＬ回路１０４を有している。ここで、ＰＬＬ回
路１０４は、電圧制御発振器１０５と、この発振器１０
５より出力されるシリアルクロック信号ＳＣＫとエンコ
ーダ１０１より出力されるパラレルクロック信号ＰＣＫ
との位相を比較し、その比較誤差信号を発振器１０５に
制御信号として供給する位相検波器１０６とからなって
いる。

【００４１】発振器１０５より出力されるシリアルクロ
ック信号ＳＣＫは、エンコーダ１０１より出力されるパ
ラレルクロック信号ＰＣＫと共に、上述したＰ／Ｓ変換
器１０２に供給される。Ｐ／Ｓ変換器１０２では、これ
らクロック信号ＰＣＫ，ＳＣＫを使用してＰ／Ｓ変換の
処理が行われる。また、発振器１０５より出力されるシ
リアルクロック信号ＳＣＫは、上述したスクランブラ１
０３に動作クロック信号として供給される。

【００４２】図１に示す送信側装置１００の送信動作を
説明する。エンコーダ１０１にはビデオデータＳＶおよ
びオーディオデータＳＡが供給され、ＳＤＩフォーマッ
トまたはＳＤＤＩフォーマットの伝送データが形成され
る。このエンコーダ１０１の出力データ（１０ビットパ
ラレルデータ）はＰ／Ｓ変換器１０２でシリアルデータ
に変換される。そして、このシリアルデータ（ＮＲＺ信
号）がさらにスクランブラ１０３でＮＲＺＩ信号に変換
されて送信用のシリアルデータＳＤが生成され、このシ
リアルデータＳＤが受信側に送信される。

【００４３】ところで、位相検波器１０６にパラレルク
ロック信号ＰＣＫが供給された際にＰＬＬ回路１０４が
ロックし易くするため、位相検波器１０６にパラレルク
ロック信号ＰＣＫが供給されないフリーラン状態におけ
る発振器１０５の発振周波数が目標周波数となるように
予め調整される。

【００４４】送信側装置１００の調整動作のための構成
を説明する。すなわち、送信側装置１００は、エンコー
ダ１０１より位相検波器１０６へのパラレルクロック信
号ＰＣＫの供給ラインに、接続スイッチ１０７を有して
いる。この接続スイッチ１０７のオンオフはＣＰＵ（Ce
ntral Processing Unit）１０８からの制御信号ＦＣに
よって制御され、フリーラン状態における発振器１０５
の発振周波数の調整時にはオフとされる。なお、ＣＰＵ
１０８は、システム全体を制御するためのものである。

【００４５】また、送信側装置１００は、発振器１０５
より出力されるシリアルクロック信号ＳＣＫを１／１０
に分周する分周器１０９と、この分周器１０９より出力
されるクロック信号のデューティを一定、例えば５０％
とするための１／２カウンタ１１０と、フリーラン状態
における分周器１０９の出力クロック信号の目標周波数
に等しい周波数を持つ基準クロック信号ＲＣＫを得るた
めの基準クロック発生器１１１と、その基準クロック信
号ＲＣＫのデューティを一定、例えば５０％とするため
の１／２カウンタ１１２とを有している。ここで、１／
２カウンタ１１０，１１２は、分周器１０９の出力クロ
ック信号と基準クロック信号ＲＣＫとのデューティを合
わせるための波形整形手段として機能している。この機
能により、後述する調整用信号Ｓａを精度よく得ること
が可能となる。

【００４６】また、送信側装置１００は、１／２カウン
タ１１０，１１２の出力クロック信号の排他的論理和を
とるための排他的論理和回路（エクスクルーシブオア回
路）１１３と、この排他的論理和回路１１３の出力信号
を積分する短い時定数の積分器１１４と、この積分器１
１４の出力信号を所定のしきい値Ｖthと比較するコンパ
レータ１１５と、このコンパレータ１１５の出力信号を
積分してＣＰＵ１０８に供給する調整用信号Ｓａを得る
ためのある程度長い時定数の積分器１１６と、フリーラ
ン状態における発振器１０５の発振周波数を調整するた
めに、ＣＰＵ１０８より出力される制御データＤａをア
ナログ信号に変換して位相検波器１０６に供給する制御
信号Ｖａを得るためのＤ／Ａ変換器１１７とを有してい
る。ここで、制御信号Ｖａを変化させることで、フリー
ラン状態における発振器１０５の発振周波数が調整され
る。

【００４７】次に、送信側装置１００におけるフリーラ
ン状態における発振器１０５の発振周波数の調整動作に
ついて説明する。この調整動作は、ＣＰＵ１０８からの
制御信号ＦＣによって接続スイッチ１０７がオフとさ
れ、位相検波器１０６にエンコーダ１０１からのパラレ
ルクロック信号ＰＣＫが供給されないフリーラン状態で
行われる。

【００４８】ここで、ＣＰＵ１０８より出力される制御
データＤａは、例えば００ｈ〜ＦＦｈ（ｈは１６進表示
であることを示している）の範囲で可変される。この制
御データＤａを００ｈからＦＦｈへと変化させていくこ
とで、フリーラン状態における発振器１０５の発振周波
数は高くなっていく。このとき、１／２カウンタ１１０
の出力クロック信号ＣＫＡの周波数ｆ_Aと１／２カウン
タ１１２の出力クロック信号ＣＫＢの周波数ｆ_Bとの関
係も変化していき、それに伴って排他的論理和回路１１
３の出力信号Ｓ１、積分器１１４の出力信号Ｓ２、コン
パレータ１１５の出力信号Ｓ３および積分器１１６より
出力される調整用信号Ｓａの状態も変化していく。

【００４９】図２Ａは、周波数ｆ_Aが周波数ｆ_Bと全く一
致しておらず、ｆ_A＜ｆ_Bであるときの各部の信号状態を
示している。この場合、積分器１１４の出力信号Ｓ２の
変化周期は短く、調整用信号Ｓａはローレベル「Ｌ」と
なる。図２Ｂは、周波数ｆ_Aが周波数ｆ_Bとほぼ一致して
おり、ｆ_A＜ｆ_Bであるときの各部の信号状態を示してい
る。この場合、積分器１１４の出力信号Ｓ２の変化周期
は長く、調整用信号Ｓａはハイレベル「Ｈ」となる。図
２Ｃは、周波数ｆ_Aが周波数ｆ_Bと完全に一致していると
きの各部の信号状態を示している。この場合、積分器１
１４の出力信号Ｓ２はほぼ一定となり、しきい値Ｖthと
の関係によって、調整用信号Ｓａはハイレベル「Ｈ」
（実線図示）またはローレベル「Ｌ」（破線図示）とな
る。

【００５０】さらに、図３Ａは、周波数ｆ_Aが周波数ｆ_B
とほぼ一致しており、ｆ_A＞ｆ_Bであるときの各部の信号
状態を示している。この場合、積分器１１４の出力信号
Ｓ２の変化周期は長く、調整用信号Ｓａはハイレベル
「Ｈ」となる。図３Ｂは、周波数ｆ_Aが周波数ｆ_Bと全く
一致しておらず、ｆ_A＞ｆ_Bであるときの各部の信号状態
を示している。この場合、積分器１１４の出力信号Ｓ２
の変化周期は短く、調整用信号Ｓａはローレベル「Ｌ」
となる。

【００５１】図２Ａ、図３Ｂに示すように周波数ｆ_Aが
周波数ｆ_Bと全く一致していない場合をタイプ１とする
と、このタイプ１では調整用信号Ｓａはローレベル
「Ｌ」となる。また、図２Ｂ、図３Ａに示すように周波
数ｆ_Aが周波数ｆ_Bとほぼ一致している場合をタイプ２と
すると、このタイプ２では調整用信号Ｓａはハイレベル
「Ｈ」となる。さらに、図２Ｃに示すように周波数ｆ_A
が周波数ｆ_Bと完全に一致している場合をタイプ３とす
ると、このタイプ３では調整用信号Ｓａはハイレベル
「Ｈ」またはローレベル「Ｌ」となる。

【００５２】上述したように制御データＤａを００ｈか
らＦＦｈへと変化させていくことで、周波数ｆ_Aおよび
調整用信号Ｓａは、図４（ケース１）または図５（ケー
ス２）に示すように変化する。図４（ケース１）は周波
数ｆ_Aが周波数ｆ_Bと完全に一致するタイプ３が存在する
場合を示し、図５はそのタイプ３が存在しない場合を示
している。

【００５３】ＣＰＵ１０８は、フリーラン状態における
発振器１０５の発振周波数の調整時には、上述したよう
に制御データＤａを変化させ、それに伴って積分器１１
６より供給される調整用信号Ｓａの状態に基づいて、位
相検波器１０６に供給される制御信号Ｖａを最適レベル
とするための制御データＤａの値（調整データ）を求め
る。そして、ＣＰＵ１０８は、通常動作時には、制御デ
ータＤａとして調整データを出力する。これにより、フ
リーラン状態における発振器１０５の発振周波数はほぼ
目標周波数となるように自動調整される。

【００５４】ＣＰＵ１０８は、調整データを以下のよう
に求める。例えば、図４に示すようにタイプ３が存在
し、そのタイプ３で調整用信号Ｓａがローレベル「Ｌ」
となるときは、タイプ３となる際の制御データＤａをＹ
として、調整データ＝Ｙと求める。一方、図４に示すよ
うにタイプ３が存在し、そのタイプ３で調整用信号Ｓａ
がハイレベル「Ｈ」となるとき、あるいは図５に示すよ
うにタイプ３が存在しないときは、調整用信号Ｓａがロ
ーレベル「Ｌ」からハイレベル「Ｈ」に変化する直前の
制御データをＸ、逆に調整用信号Ｓａがハイレベル
「Ｈ」からローレベル「Ｌ」に変化する際の制御データ
をＺとして、調整データ＝（Ｘ＋Ｚ）／２と求める。

【００５５】次に、図６のフローチャートを使用して、
調整データを求める際のＣＰＵ１０８の動作を説明す
る。まず、ステップＳＴ１で、制御データＤａを００ｈ
とし、ステップＳＴ２で、調整用信号Ｓａがハイレベル
「Ｈ」であるかを判定する。調整用信号Ｓａがハイレベ
ル「Ｈ」でないときは、ステップＳＴ３で、制御データ
ＤａがＦＦｈであるかを判定する。制御データＤａがＦ
Ｆｈでないときは、ステップＳＴ４で、制御データＤａ
を１段階増やし、ステップＳＴ５で、積分器１１６の時
定数より長い一定時間だけ待った後にステップＳＴ２に
戻り、再び調整用信号Ｓａがハイレベル「Ｈ」であるか
を判定する。このようにステップＳＴ５で積分器１１６
の時定数より長い一定時間だけ待つのは、積分器１１６
の時定数による調整用信号Ｓａの変化の遅れによる不都
合を回避するためである。以下の同様のステップで積分
器１１６の時定数より長い一定時間だけ待つのも同じ理
由である。

【００５６】上述したステップＳＴ２で調整用信号Ｓａ
がハイレベル「Ｈ」であるときは、ステップＳＴ６で、
そのときの制御データＤａを１段階だけ減らし、それを
Ｘとする。そして、ステップＳＴ７で、制御データを１
段階だけ増やし、ステップＳＴ８で、制御データＤａが
ＦＦｈであるかを判定する。制御データＤａがＦＦｈで
ないときは、ステップＳＴ９で、積分器１１６の時定数
より長い一定時間だけ待った後に、ステップＳＴ１０
で、調整用信号Ｓａがハイレベル「Ｈ」であるかを判定
する。調整用信号Ｓａがハイレベル「Ｈ」であるとき
は、ステップＳＴ７に戻って制御データＤａを１段階だ
け増やし、以下上述したと同様の動作をする。

【００５７】ステップＳＴ１０で調整用信号Ｓａがロー
レベル「Ｌ」であるときは、ステップＳＴ１１で、その
ときの制御データＤａをＸおよびＺとする。そして、ス
テップＳＴ１２で、制御データを１段階だけ増やし、ス
テップＳＴ１３で、制御データＤａがＦＦｈであるかを
判定する。制御データＤａがＦＦｈでないときは、ステ
ップＳＴ１４で、積分器１１６の時定数より長い一定時
間だけ待った後に、ステップＳＴ１５で、調整用信号Ｓ
ａがハイレベル「Ｈ」であるかを判定する。

【００５８】調整用信号Ｓａがハイレベル「Ｈ」である
ときは、図４に示すようにタイプ３が存在し、そのタイ
プ３で調整用信号Ｓａがローレベル「Ｌ」となる場合で
あるとして、ステップＳＴ１６で、調整データをＹと
し、自動調整動作を終了する。一方、調整用信号Ｓａが
ローレベル「Ｌ」であるときは、図４に示すようにタイ
プ３が存在し、そのタイプ３で調整用信号Ｓａがハイレ
ベル「Ｈ」となる場合、あるいは図５に示すようにタイ
プ３が存在しない場合であるとして、ステップＳＴ１７
で、調整データを（Ｘ＋Ｚ）／２とし、自動調整動作を
終了する。

【００５９】なお、ステップＳＴ３、ステップＳＴ８、
ステップＳＴ１３で、制御データＤａがＦＦｈであると
きは、ステップＳＴ１８で、自動調整動作が不完全であ
るとし、図示しない表示部にその旨を表示し、動作を終
了する。

【００６０】ところで、図６に示すフローチャートに沿
って調整データを求めるものにあっては、最初に調整用
信号Ｓａがローレベル「Ｌ」からハイレベル「Ｈ」に変
化する状態を検出する段階で、制御データＤａを１段階
だけ増やす毎にステップＳＴ５で積分器１１６の時定数
より長い一定時間だけ待って調整用信号Ｓａがハイレベ
ル「Ｈ」であるかを判定するものであり、調整時間が長
くかかる。

【００６１】そこで、図７に示すフローチャートに沿っ
て調整動作を行って、調整の高速化を図るようにしても
よい。この図７のフローチャートにおいて、図６のフロ
ーチャートと対応するステップには同一符号を付し、そ
の詳細説明は省略する。

【００６２】図７のフローチャートでは、図６のフロー
チャートにおけるステップＳＴ５を削除する。これによ
り、最初に調整用信号Ｓａがローレベル「Ｌ」からハイ
レベル「Ｈ」に変化する状態を検出する段階の処理を速
くできる。しかし、制御データＤａを１段階だけ増やす
毎に積分器１１６の時定数より長い一定時間だけ待たず
に調整用信号Ｓａがハイレベル「Ｈ」であるかを判定し
ていることから、調整用信号Ｓａがローレベル「Ｌ」か
らハイレベル「Ｈ」に変化するのに必要な制御データＤ
ａの値は、その変化時点における制御データＤａの値で
はなく、それより小さな値である。

【００６３】そこで、調整用信号Ｓａがローレベル
「Ｌ」からハイレベル「Ｈ」に変化したことを検出した
後は、制御データＤａの値を調整用信号Ｓａがローレベ
ル「Ｌ」からハイレベル「Ｈ」に変化するのに必要な制
御データＤａの値より少し前の状態に戻し、それ以降は
図６のフローチャートと同様の動作とする。すなわち、
ステップＳＴ２で調整用信号Ｓａがハイレベル「Ｈ」で
あるときは、ステップＳＴ２１で、そのときの制御デー
タＤａに適当な値βを加えてエンドデータを求め、ステ
ップＳＴ２２で、そのときの制御データＤａより適当な
値αを引いてスタートデータを求める。なお、エンドデ
ータは必ずしも求める必要はなく、制御データＤａのエ
ンドデータとして、図６のフローチャートにおけると同
様に、ＦＦｈを使用してもよい。

【００６４】そして、ステップＳＴ２３で、制御データ
Ｄａをスタートデータとし、ステップＳＴ２４で、調整
用信号Ｓａがハイレベル「Ｈ」であるかを判定する。調
整用信号Ｓａがハイレベル「Ｈ」でないときは、ステッ
プＳＴ２５で、制御データＤａがエンドデータであるか
を判定する。制御データＤａがエンドデータでないとき
は、ステップＳＴ２６で、制御データＤａを１段階増や
し、ステップＳＴ２７で、積分器１１６の時定数より長
い一定時間だけ待った後にステップＳＴ２４に戻り、再
び調整用信号Ｓａがハイレベル「Ｈ」であるかを判定す
る。このようにステップＳＴ２７で積分器１１６の時定
数より長い一定時間だけ待つことで、調整用信号Ｓａが
ローレベル「Ｌ」からハイレベル「Ｈ」に変化するのに
必要な制御データＤａの値は、その変化時点における制
御データＤａの値となる。

【００６５】ステップＳＴ２４で調整用信号Ｓａがハイ
レベル「Ｈ」であるときは、ステップＳＴ６に進み、そ
のときの制御データＤａを１段階だけ減らし、それをＸ
とする。図７のフローチャートにおいて、以下は図６の
フローチャートにおける動作と同様である。ただし、ス
テップＳＴ８、ステップＳＴ１３において、図６のフロ
ーチャートでは制御データＤａがＦＦｈであるかを判定
していたが、図７のフローチャートでは制御データＤａ
がエンドデータであるかを判定している。

【００６６】次に、実施の形態２について説明する。図
８は、実施の形態２としてのＳＤＩフォーマットまたは
ＳＤＤＩフォーマットを利用したシリアル伝送システム
を構成する受信側装置２００を示している。この受信側
装置２００は、送信側より送られてくる伝送速度が２７
０ＭｂｐｓのシリアルデータＳＤをＮＲＺＩ信号からＮ
ＲＺ信号に変換するデスクランブラ２０１と、このデス
クランブラ２０１の出力データを１０ビットパラレルデ
ータに変換するＳ／Ｐ変換器２０２と、このＳ／Ｐ変換
器２０２の出力データ、つまりＳＤＩフォーマットまた
はＳＤＤＩフォーマットの伝送データよりビデオデータ
ＳＶおよびオーディオデータＳＡを分離して得るための
デコーダ２０３とを有している。

【００６７】また、受信側装置２００は、シリアルデー
タＳＤのエッジを検出するエッジ検出器２０４と、シリ
アルデータＳＤに同期した２７０ＭＨｚのシリアルクロ
ック信号ＳＣＫ、その１／１０の周波数のパラレルクロ
ック信号ＰＣＫを得るためのＰＬＬ回路２０５とを有し
ている。ここで、ＰＬＬ回路２０５は、電圧制御発振器
２０６と、この発振器２０６より出力されるシリアルク
ロック信号ＳＣＫを１／１０に分周してパラレルクロッ
ク信号ＰＣＫを得る分周器２０７と、この分周器２０７
より出力されるパラレルクロック信号ＰＣＫとエッジ検
出器２０４の検出信号との位相を比較し、その比較誤差
信号を発振器２０６に制御信号として供給する位相検波
器２０８とからなっている。

【００６８】発振器２０６より出力されるシリアルクロ
ック信号ＳＣＫは、上述したデスクランブラ２０１に動
作クロック信号として供給される。また、発振器２０６
より出力されるシリアルクロック信号ＳＣＫおよび分周
器２０７より出力されるパラレルクロック信号ＰＣＫ
は、上述したＳ／Ｐ変換器２０２に供給される。Ｓ／Ｐ
変換器２０２では、これらクロック信号ＳＣＫ，ＰＣＫ
を使用してＳ／Ｐ変換の処理が行われる。

【００６９】図８に示す受信側装置２００の受信動作を
説明する。送信側より送られてくるシリアルデータＳＤ
（ＮＲＺＩ信号）はデスクランブラ２０１でＮＲＺ信号
に変換され、さらにＳ／Ｐ変換器２０２で１０ビットパ
ラレルデータに変換される。そして、このＳ／Ｐ変換器
２０２の出力データ、つまりＳＤＩフォーマットまたは
ＳＤＤＩフォーマットの伝送データがデコーダ２０３に
供給され、その伝送データよりビデオデータＳＶおよび
オーディオデータＳＡが分離されて出力される。

【００７０】ところで、位相検波器２０８にエッジ検出
器２０４の検出信号が供給された際にＰＬＬ回路２０５
がロックし易くするため、位相検波器２０８にエッジ検
出器２０４の検出信号が供給されないフリーラン状態に
おける発振器２０６の発振周波数が目標周波数となるよ
うに予め調整される。

【００７１】受信側装置２００の調整動作のための構成
を説明する。すなわち、エッジ検出器２０４の検出信号
を位相検波器２０８に供給するか否かは、ＣＰＵ２０９
からの制御信号ＦＣによって制御され、フリーラン状態
における発振器２０６の発振周波数の調整時には、エッ
ジ検出器２０４の検出信号が位相検波器２０８に供給さ
れないようにされる。なお、ＣＰＵ２０９は、システム
全体を制御するためのものである。

【００７２】また、受信側装置２００は、分周器２０７
より出力されるパラレルクロック信号ＰＣＫのデューテ
ィを一定、例えば５０％とするための１／２カウンタ２
１０と、フリーラン状態における分周器２０７の出力ク
ロック信号の目標周波数に等しい周波数を持つ基準クロ
ック信号ＲＣＫを得るための基準クロック発生器２１１
と、その基準クロック信号ＲＣＫのデューティを一定、
例えば５０％とするための１／２カウンタ２１２とを有
している。

【００７３】また、受信側装置２００は、１／２カウン
タ２１０，２１２の出力クロック信号の排他的論理和を
とるための排他的論理和回路（エクスクルーシブオア回
路）２１３と、この排他的論理和回路２１３の出力信号
を積分する短い時定数の積分器２１４と、この積分器２
１４の出力信号を所定のしきい値Ｖthと比較するコンパ
レータ２１５と、このコンパレータ２１５の出力信号を
積分してＣＰＵ２０９に供給する調整用信号Ｓａを得る
ためのある程度長い時定数の積分器２１６と、フリーラ
ン状態で発振器２０６の発振周波数を調整するために、
ＣＰＵ２０９より出力される制御データＤａをアナログ
信号に変換して位相検波器２０８に供給する制御信号Ｖ
ａを得るためのＤ／Ａ変換器２１７とを有している。こ
こで、制御信号Ｖａを変化させることで、フリーラン状
態における発振器２０６の発振周波数が調整される。

【００７４】次に、受信側装置２００におけるフリーラ
ン状態での発振器２０６の発振周波数の調整動作につい
て説明する。この調整動作は、ＣＰＵ２０９からの制御
信号ＦＣによってエッジ検出器２０４からの検出信号が
位相検波器２０８に供給されないフリーラン状態で行わ
れる。そして、上述した送信側装置１００のＣＰＵ１０
８と同様に、ＣＰＵ２０９は、フリーラン状態での発振
器２０６の発振周波数の調整時には、制御データＤａを
００ｈ〜ＦＦｈに変化させ、それに伴って積分器２１６
より供給される調整用信号Ｓａの状態に基づいて、位相
検波器２０８に供給される制御信号Ｖａを最適レベルと
するための制御データＤａの値（調整データ）を求め
る。そして、ＣＰＵ２０９は、通常動作時には、制御デ
ータＤａとして調整データを出力する。これにより、フ
リーラン状態における発振器２０６の発振周波数はほぼ
目標周波数となるように自動調整される。

【００７５】なお、上述実施の形態においては、ＣＰＵ
１０８，２０９によって、位相検波器１０６，２０８に
供給される制御信号Ｖａを自動的に最適レベルに設定し
得るものを示したが、例えば図１に破線で示すように、
位相検波器１０６にフリーラン状態における発振器１０
５の発振周波数を調整するためのメカニカルボリューム
１２０を設けると共に、積分器１１６より出力される調
整用信号Ｓａで駆動される表示手段としの発光ダイオー
ド（ＬＥＤ）１２１を設け、発光ダイオード１２１の発
光状態を見ながらメカニカルボリューム１２０を操作し
てフリーラン状態における発振器１０５の発振周波数を
調整するようにしてもよい。

【００７６】この場合、発振器１０５の発振周波数が目
標周波数に近づき、周波数ｆ_Aが周波数ｆ_Bとほぼ一致す
る状態となると、調整用信号Ｓａがハイレベル「Ｈ」と
なり（図４、図５参照）、発光ダイオード１２１が発光
する。したがって、発光ダイオード１２１が発光状態と
なるようにメカニカルボリューム１２０を操作すること
で、フリーラン状態における発振器１０５の発振周波数
がほぼ目標周波数となるように調整されることとなる。
これによれば、従来のように外部の周波数カウンタを使
用しなくても、上述した自動調整よりは調整精度が落ち
るものの、簡易調整が可能となる。

【００７７】また、上述実施の形態は、この発明をＳＤ
ＩフォーマットやＳＤＤＩフォーマットを利用したシリ
アル伝送システムの送信側装置や受信側装置におけるＰ
ＬＬ回路の電圧制御発振器１０５，２０６のフリーラン
状態での発振周波数を調整するものに適用したものであ
るが、この発明はその他の電圧／周波数変換器（Ｖ／Ｆ
変換器）や電流／周波数変換器（Ｉ／Ｆ変換器）等の出
力周波数を目標周波数に調整する際に同様に適用するこ
とができる。

【００７８】

【発明の効果】この発明によれば、発振器より出力され
る周波数信号またはそれを分周した周波数信号を第１の
周波数信号とし、この第１の周波数信号の目標周波数と
等しい周波数を持つ基準周波数信号と第１の周波数信号
とからフリーラン状態で発振器の発振周波数を調整する
ための調整用信号を生成するものであり、フリーラン状
態でその調整用信号を使用して発振器の発振周波数の自
動調整化など、その周波数調整を容易かつ精度よく行う
ことができる。

【図面の簡単な説明】

【図１】実施の形態１としてのＳＤＩフォーマットやＳ
ＤＤＩフォーマットを利用したシリアル伝送システムを
構成する送信側装置の構成を示すブロック図である。

【図２】実施の形態１における調整動作のための構成の
各部の信号状態を示す図である。

【図３】実施の形態１における調整動作のための構成の
各部の信号状態を示す図である。

【図４】実施の形態１において制御データＤａを変化さ
せていくときの調整用信号Ｓａの変化例（ケース１）を
示す図である。

【図５】実施の形態１において制御データＤａを変化さ
せていくときの調整用信号Ｓａの変化例（ケース２）を
示す図である。

【図６】実施の形態１において調整データを求める際の
ＣＰＵの動作を示すフローチャートである。

【図７】実施の形態１において調整データを求める際の
ＣＰＵの他の動作を示すフローチャートである。

【図８】実施の形態２としてのＳＤＩフォーマットやＳ
ＤＤＩフォーマットを利用したシリアル伝送システムを
構成する受信側装置の構成を示すブロック図である。

【図９】シリアルディジタルインタフェース（ＳＤＩ）
フォーマットを説明するための図である。

【図１０】シリアルディジタルデータインタフェース
（ＳＤＤＩ）フォーマットを説明するための図である。

【図１１】ＳＤＩフォーマットやＳＤＤＩフォーマット
を利用したシリアル伝送システムを構成する送信側装置
の構成例を示すブロック図である。

【図１２】ＳＤＩフォーマットやＳＤＤＩフォーマット
を利用したシリアル伝送システムを構成する受信側装置
の構成例を示すブロック図である。

【符号の説明】

１００・・・送信側装置、１０１・・・エンコーダ、１
０２・・・Ｐ／Ｓ変換器、１０３・・・スクランブラ、
１０４，２０５・・・ＰＬＬ回路、１０５，２０６・・
・電圧制御発振器、１０６，２０８・・・位相検波器、
１０７・・・接続スイッチ、１０８，２０９・・・ＣＰ
Ｕ、１０９，２０７・・・分周器、１１０，１１２，２
１０，２１２・・・１／２カウンタ、１１１，２１１・
・・基準クロック発生器、１１３，２１３・・・排他的
論理和回路、１１４，１１６，２１４，２１６・・・積
分器、１１５，２１５・・・コンパレータ、１１７，２
１７・・・Ｄ／Ａ変換器、１２０・・・メカニカルボリ
ューム、１２１・・・発光ダイオード、２００・・・受
信側装置、２０１・・・デスクランブラ、２０２・・・
Ｓ／Ｐ変換器、２０３・・・デコーダ、２０４・・・エ
ッジ検出器

Claims (7)

【特許請求の範囲】
1. 【請求項１】 制御信号によって発信周波数が制御され
   る発振器と、上記発振器より出力される周波数信号また
   はそれを分周した周波数信号を第１の周波数信号とし、
   この第１の周波数信号と参照周波数信号との位相を比較
   する位相検波器とを備え、上記位相検波器の出力信号を
   上記発振器に上記制御信号として供給するようにした周
   波数信号発生装置の上記位相検波器に上記参照周波数信
   号が供給されないフリーラン状態における上記発振器の
   発振周波数を調整する周波数調整装置であって、 上記フリーラン状態における上記第１の周波数信号の目
   標周波数に等しい周波数を持つ基準周波数信号を発生す
   る周波数信号発生手段と、 上記第１の周波数信号と上記基準周波数信号とから上記
   フリーラン状態で上記発振器の発振周波数を調整するた
   めの調整用信号を生成する調整用信号生成手段とを備え
   ることを特徴とする周波数調整装置。
2. 【請求項２】 上記調整用信号生成手段は、 上記第１の周波数信号と上記基準周波数信号との排他的
   論理和をとる排他的論理和回路と、 上記排他的論理和回路の出力信号を積分する第１の積分
   器と、 上記第１の積分器の出力信号と所定のしきい値とを比較
   するコンパレータと、 上記コンパレータの出力信号を積分して上記調整用信号
   を得る第２の積分器とを有してなることを特徴とする請
   求項１に記載の周波数調整装置。
3. 【請求項３】 上記調整用信号生成手段は、上記排他的
   論路和回路に供給される上記第１の周波数信号および上
   記参照周波数信号のデューティを合わせるための波形整
   形手段をさらに有することを特徴とする請求項２に記載
   の周波数調整装置。
4. 【請求項４】 上記フリーラン状態で上記発振器の発振
   周波数を調整する制御信号のレベルを低レベル側から高
   レベル側にあるいは高レベル側から低レベル側に段階的
   に変化させ、そのときの上記調整用信号の変化に基づい
   て上記制御信号を最適レベルに設定する信号処理手段を
   さらに有することを特徴とする請求項１に記載の周波数
   調整装置。
5. 【請求項５】 上記調整用信号生成手段は、上記第１の
   周波数信号と上記基準周波数信号との排他的論理和をと
   る排他的論理和回路と、この排他的論理和回路の出力信
   号を積分する第１の積分器と、この第１の積分器の出力
   信号と所定のしきい値とを比較するコンパレータと、こ
   のコンパレータの出力信号を積分して上記調整用信号を
   得る第２の積分器とを有してなり、 上記信号処理手段は、上記フリーラン状態で上記発振器
   の発振周波数を調整する制御信号のレベルを低レベル側
   から高レベル側にあるいは高レベル側から低レベル側に
   段階的に変化させるための周期を、上記第１および第２
   の積分器の時定数よりも長く設定することを特徴とする
   請求項４に記載の周波数調整装置。
6. 【請求項６】 上記調整用信号生成手段は、上記第１の
   周波数信号と上記基準周波数信号との排他的論理和をと
   る排他的論理和回路と、この排他的論理和回路の出力信
   号を積分する第１の積分器と、この第１の積分器の出力
   信号と所定のしきい値とを比較するコンパレータと、こ
   のコンパレータの出力信号を積分して上記調整用信号を
   得る第２の積分器とを有してなり、 上記信号処理手段は、フリーラン状態で、最初に上記発
   振器の発振周波数を調整する制御信号のレベルを上記第
   １および第２の積分器の時定数よりも短い周期で低レベ
   ル側から高レベル側にあるいは高レベル側から低レベル
   側に段階的に変化させ、上記調整用信号の状態の変化が
   検出されるとき、上記制御信号のレベルを上記調整用信
   号の状態が変化前の状態となる所定レベルに戻し、その
   後上記制御信号のレベルを上記第１および第２の積分器
   の時定数よりも長い周期で上記変化方向と同じ方向に段
   階的に変化させることを特徴とする請求項４に記載の周
   波数調整装置。
7. 【請求項７】 上記フリーラン状態で上記発振器の発振
   周波数を手動で調整する周波数調整手段と、 上記調整用信号生成手段で生成される調整用信号の状態
   を表示する表示手段とをさらに有することを特徴とする
   請求項１に記載の周波数調整装置。