JPH03258048A - フレーム同期依存型ビット同期抽出回路 - Google Patents
フレーム同期依存型ビット同期抽出回路Info
- Publication number
- JPH03258048A JPH03258048A JP2054891A JP5489190A JPH03258048A JP H03258048 A JPH03258048 A JP H03258048A JP 2054891 A JP2054891 A JP 2054891A JP 5489190 A JP5489190 A JP 5489190A JP H03258048 A JPH03258048 A JP H03258048A
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- synchronization
- bit
- signal
- change point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＩＳＤＮベーシツクユーザ網インタフェースの参照点Ｓ
／ＴにおけるＩＳＤＮ回線インタフェースでビット同期
のために用いられるフレーム同期依存型ビット同期抽出
回路に関し、 ビット同期抽出時間を短縮し、フレーム同期確立後は回
線ノイズに強＜シ、タイミング抽出ジッタを小さくし、
かつデータ送出時のビットタイミング抽出ジッタを規定
範囲内に抑えることを目的とし、 ■ＳＤＮベーシックユーザ網インタフェースの参照点Ｓ
／ＴにおけるＩＳＤＮ回線インタフェースでビット同期
のために用いられるビット同期抽出回路において、自走
信号を発振する発振手段と、自走信号を分周して所望の
周波数のビット同期信号を生成するカウンタ手段と、カ
ウンタ手段の出力信号と受信データとの位相比較を行う
位相比較手段と、位相比較手段の出力に得られる位相差
に応じて自走信号のパルス数を増減するパルス調整手段
と、受信データの変化点を検出する変化点検出手段と、
受信データからフレーム同期を検出するフレーム同期検
出手段とを具備し、フレーム同期検出手段によりフレー
ム同期が検出されないときは変化点検出手段により受信
データの変化点で該カウンタ手段をプリセットしてビッ
ト同期の抽出を行い、フレーム同期検出手段によりフレ
ーム同期が検出されたときは位相比較手段の出力に得ら
れる位相差に応じて自走信号のパルス数を増減するよう
に構成する。
／ＴにおけるＩＳＤＮ回線インタフェースでビット同期
のために用いられるフレーム同期依存型ビット同期抽出
回路に関し、 ビット同期抽出時間を短縮し、フレーム同期確立後は回
線ノイズに強＜シ、タイミング抽出ジッタを小さくし、
かつデータ送出時のビットタイミング抽出ジッタを規定
範囲内に抑えることを目的とし、 ■ＳＤＮベーシックユーザ網インタフェースの参照点Ｓ
／ＴにおけるＩＳＤＮ回線インタフェースでビット同期
のために用いられるビット同期抽出回路において、自走
信号を発振する発振手段と、自走信号を分周して所望の
周波数のビット同期信号を生成するカウンタ手段と、カ
ウンタ手段の出力信号と受信データとの位相比較を行う
位相比較手段と、位相比較手段の出力に得られる位相差
に応じて自走信号のパルス数を増減するパルス調整手段
と、受信データの変化点を検出する変化点検出手段と、
受信データからフレーム同期を検出するフレーム同期検
出手段とを具備し、フレーム同期検出手段によりフレー
ム同期が検出されないときは変化点検出手段により受信
データの変化点で該カウンタ手段をプリセットしてビッ
ト同期の抽出を行い、フレーム同期検出手段によりフレ
ーム同期が検出されたときは位相比較手段の出力に得ら
れる位相差に応じて自走信号のパルス数を増減するよう
に構成する。
本発明は、ＩＳＤＮベーシツクユーザ網インタフェース
の参照点Ｓ／ＴにおけるＩＳＤＮ回線インタフェースで
ビット同期のために用いられるビット同期抽出回路に関
し、特に、フレーム同期に依存したビット同期抽出回路
に関する。
の参照点Ｓ／ＴにおけるＩＳＤＮ回線インタフェースで
ビット同期のために用いられるビット同期抽出回路に関
し、特に、フレーム同期に依存したビット同期抽出回路
に関する。
■ＳＤＮベーシックユーザ網インタフェースの参照点Ｓ
／Ｔを含むシステムの構成を第６図に示す。同図におい
て、ネットワーク６０に接続された網終端装置（ＮＴ）
６１とＩＳＤＮ端末装置（ＴＥ）６２とがＳ／Ｔ点を介
して接続されている。
／Ｔを含むシステムの構成を第６図に示す。同図におい
て、ネットワーク６０に接続された網終端装置（ＮＴ）
６１とＩＳＤＮ端末装置（ＴＥ）６２とがＳ／Ｔ点を介
して接続されている。
網終端装置（ＮＴ）６１とＩＳＤＮ端末装置（ＴＥ）６
２との間を伝送される信号のフレーム構成を第７図に示
す。同図に示すように、ＩＳＤＮベーシツクユーザ網イ
ンタフェースにおいては、１９２ｋｂｉｔ／ｓ（■位相
５．２μｓ）の速度で４８ビツトを１フレーム（２５０
ｉ）として双方向のデータ伝送をしている。
２との間を伝送される信号のフレーム構成を第７図に示
す。同図に示すように、ＩＳＤＮベーシツクユーザ網イ
ンタフェースにおいては、１９２ｋｂｉｔ／ｓ（■位相
５．２μｓ）の速度で４８ビツトを１フレーム（２５０
ｉ）として双方向のデータ伝送をしている。
ＩＳＤＮ端末装置（ＴＥ） ６２ トＷＪ＃端装置（Ｎ
Ｔ）６１との通信のためには、ＪＳＤＮ端末装置（ＴＥ
）６２と網＃端装置（ＮＴ）６１とが同一のタイミング
で動作する必要がある。しかしＩＳＤＮ端末装置（ＴＥ
）６２で発振器により分周して生成した１９２ｋｌ！、
のクロックはそのままでは網終端装置（ＮＴ）６１から
の受信信号のタイミングとは位相がずれているため相互
の通信ができない。
Ｔ）６１との通信のためには、ＪＳＤＮ端末装置（ＴＥ
）６２と網＃端装置（ＮＴ）６１とが同一のタイミング
で動作する必要がある。しかしＩＳＤＮ端末装置（ＴＥ
）６２で発振器により分周して生成した１９２ｋｌ！、
のクロックはそのままでは網終端装置（ＮＴ）６１から
の受信信号のタイミングとは位相がずれているため相互
の通信ができない。
そこで端末は発振器により分周して生成した１９２ｋＨ
，のクロックを受信信号のタイミングに周期と位相を合
わせるビット同期の機能が必要である。
，のクロックを受信信号のタイミングに周期と位相を合
わせるビット同期の機能が必要である。
第８図はＩＳＤＮ端末装置（ＴＥ）６２内のＩＳＤＮ回
線インタフェースの構成を示すブロック図である。同図
において、８１はレシーバ、８２はビット同期抽出部、
８３はフレーム同期検出部、８４はフレーム分解部、８
５はフレーム組立部、８６はフリップフロップ、８７は
ドライバである。
線インタフェースの構成を示すブロック図である。同図
において、８１はレシーバ、８２はビット同期抽出部、
８３はフレーム同期検出部、８４はフレーム分解部、８
５はフレーム組立部、８６はフリップフロップ、８７は
ドライバである。
レシーバ６ＩはｒｓＤＮ回線を介して網＃端装置（ＮＴ
）６１から受信データを受は取る。
）６１から受信データを受は取る。
ビット同期抽出部８２はビット同期のために網終端装置
（ＮＴ）６１からの受信信号から１９２ｋＨつのビット
タイミングの抽出を行う。
（ＮＴ）６１からの受信信号から１９２ｋＨつのビット
タイミングの抽出を行う。
フレーム同期検出部８３はフレーム同期のために受信信
号から正常な４８ビツトフレームを３回連続して受信し
たときフレーム同期が確立したとみなす。
号から正常な４８ビツトフレームを３回連続して受信し
たときフレーム同期が確立したとみなす。
ＩＳＤＮ端末装置（ＴＥ）６２は、フレーム同期が確立
したとみなすと、フレーム構成から４ ｋＨ，のフレー
ムタイミングを生威し、受信データの分解と送信データ
の組立、および信号の送信を開始する。
したとみなすと、フレーム構成から４ ｋＨ，のフレー
ムタイミングを生威し、受信データの分解と送信データ
の組立、および信号の送信を開始する。
また正常な４８ビツトフレームの受信が２回連続してで
きないときはフレーム同期が外れたとみなし、ただちに
信号の送信を停止しなければならない。
きないときはフレーム同期が外れたとみなし、ただちに
信号の送信を停止しなければならない。
その後再び、フレーム同期の検出を開始する。
ＩＳＤＮ端末装置（ＴＥ）６２は、送信信号をビットタ
イミングに同期させなければならない。送信信号で観測
したときのビットタイミング抽出ジッタはビット周期（
５，２ＪＪｓ）の±７％（０，３６ＩＬＳ）以内と規定
されているため、ビット同期が確立され抽出された１９
２ｋ１１．のビットタイミングは受信信号に対して±７
％＜０．３６ｉ）以内でなければならない。
イミングに同期させなければならない。送信信号で観測
したときのビットタイミング抽出ジッタはビット周期（
５，２ＪＪｓ）の±７％（０，３６ＩＬＳ）以内と規定
されているため、ビット同期が確立され抽出された１９
２ｋ１１．のビットタイミングは受信信号に対して±７
％＜０．３６ｉ）以内でなければならない。
第８図のＩＳＤＮ回線インタフェースの動作を第９図に
よって説明する。レシーバ８１で受信した信号（ａ）は
ビット同期抽出部８２、フレーム同期検出部８３、及び
フレーム分解８８４に入る。ビット同期抽出部８３では
受信信号と同期した同位相の１９２ｋＨ。
よって説明する。レシーバ８１で受信した信号（ａ）は
ビット同期抽出部８２、フレーム同期検出部８３、及び
フレーム分解８８４に入る。ビット同期抽出部８３では
受信信号と同期した同位相の１９２ｋＨ。
のビットタイミング信号（ｂ）を作成する。フレーム同
期検出部８３は正常フレームを３フレーム連続して受信
したときはフレーム同期が確立したことを示すためにフ
レーム同期信号（Ｃ）として“１”を出力し、正常フレ
ームを２フレーム連続して受信できないときはフレーム
同期が外れたことを示すためにフレーム同期信号（Ｃ）
として“０”を出力する。
期検出部８３は正常フレームを３フレーム連続して受信
したときはフレーム同期が確立したことを示すためにフ
レーム同期信号（Ｃ）として“１”を出力し、正常フレ
ームを２フレーム連続して受信できないときはフレーム
同期が外れたことを示すためにフレーム同期信号（Ｃ）
として“０”を出力する。
フレーム分解部８４ではフレーム同期が確立していると
きに受信信号をＢ１、Ｂ２、Ｄに分解する。
きに受信信号をＢ１、Ｂ２、Ｄに分解する。
フレーム組立部８５ではフレーム同期が確立していると
きにＢｌ、Ｂ２、Ｄをフレームに組立て、さらにフリッ
プフロップ８６によりビット同期抽出部８２からのビッ
トタイミング信号（ｂ）に位相を合わせて送信データを
生威し、ドライバ８７を介して送信する。
きにＢｌ、Ｂ２、Ｄをフレームに組立て、さらにフリッ
プフロップ８６によりビット同期抽出部８２からのビッ
トタイミング信号（ｂ）に位相を合わせて送信データを
生威し、ドライバ８７を介して送信する。
本発明は、上記ＩＳＤＮユーザ網インタフェースにおけ
るビット同期抽出部８２に関するものである。
るビット同期抽出部８２に関するものである。
ビット同期抽出部８２においては、ビット同期抽出時間
はできるだけ短いことが望ましく、タイミング抽出ジッ
タはできるだけ小さいことが望ましく、また、回線ノイ
ズに対してもビットタイミングが安定していることが望
まれる。
はできるだけ短いことが望ましく、タイミング抽出ジッ
タはできるだけ小さいことが望ましく、また、回線ノイ
ズに対してもビットタイミングが安定していることが望
まれる。
従来のビット同期抽出部にはカウンタプリセット方式と
ＤＰＬＬ方式があった。
ＤＰＬＬ方式があった。
カウンタプリセット方式を第１０図及び第１１図によっ
て説明する。同図において、変化点検出部１０１により
回線からの受信データａ４の変化点を検出してパルスａ
９を発生させる。一方、自走している発振部１０２から
のクロック信号ａ１をカウンタ部１０３により分周して
Ｂ２とし、ビットタイミングを生成するカウンタ部１０
４を、変化点検出部１０１からのパルスによりプリセッ
トする。
て説明する。同図において、変化点検出部１０１により
回線からの受信データａ４の変化点を検出してパルスａ
９を発生させる。一方、自走している発振部１０２から
のクロック信号ａ１をカウンタ部１０３により分周して
Ｂ２とし、ビットタイミングを生成するカウンタ部１０
４を、変化点検出部１０１からのパルスによりプリセッ
トする。
より詳細には、受信信号に同期したαＨ，（α＝１９２
Ｘ １０３）のビットタイミング信号ａ３ （第１１
図（５））を生成するために、発振部１０１により自走
するβＨ・（β＝αＸＭＸＮ ：ＭＳＮは整数二側と
してＭ＝２、Ｎ＝１６でβ＝６．１４４ ＸＩＯ’ ）
の信号ａ１（第１１図（１））を作成し、この信号ａ１
をカウンタ部１０３により１／Ｍに分周して信号ａ２（
第１１図（２））とし、信号ａ２をカウンタ部１０４に
より１／Ｎに分周する。変化点検出部１０１は受信信号
の変化点ｐｉを検出してクロック信号ｃ１及びｃ２によ
りパルスａ９（第１１図（４））を発生させ、このパル
スａ９によりカウンタ部１０４に対してプリセットをか
ける。カウンタ部１０４はパルスａ９の立ち上がりから
ビット周期の５．２μｓをカウントした後に出力を立ち
上げる。こうして、受信データにビット同期したαＨつ
のビットタイミング信号が得られる。
Ｘ １０３）のビットタイミング信号ａ３ （第１１
図（５））を生成するために、発振部１０１により自走
するβＨ・（β＝αＸＭＸＮ ：ＭＳＮは整数二側と
してＭ＝２、Ｎ＝１６でβ＝６．１４４ ＸＩＯ’ ）
の信号ａ１（第１１図（１））を作成し、この信号ａ１
をカウンタ部１０３により１／Ｍに分周して信号ａ２（
第１１図（２））とし、信号ａ２をカウンタ部１０４に
より１／Ｎに分周する。変化点検出部１０１は受信信号
の変化点ｐｉを検出してクロック信号ｃ１及びｃ２によ
りパルスａ９（第１１図（４））を発生させ、このパル
スａ９によりカウンタ部１０４に対してプリセットをか
ける。カウンタ部１０４はパルスａ９の立ち上がりから
ビット周期の５．２μｓをカウントした後に出力を立ち
上げる。こうして、受信データにビット同期したαＨつ
のビットタイミング信号が得られる。
このカウンタプリセット方式はビット同期が受倍信号の
変化点ですぐに確立するが、受信データに含まれる回線
ノイズに対してすぐにビット抽出タイミングが影響を受
けてしまうことと、また受信信号のたびにカウンタ２を
プリセットするためタイミング抽出ジッタが大きいとい
う欠点がある。
変化点ですぐに確立するが、受信データに含まれる回線
ノイズに対してすぐにビット抽出タイミングが影響を受
けてしまうことと、また受信信号のたびにカウンタ２を
プリセットするためタイミング抽出ジッタが大きいとい
う欠点がある。
ＤＰＬＬ （ディジタル位相同期ループ）方式を第１２
図、第１３ｒ！！Ｊ及び第１４図によって説明する。こ
の方式は、内部で自走している発振器１２１から分周し
て生成するビットタイミング信号ａ３と回線からの受信
データの位相比較をおこなってその位相差によりビット
タイミングの補正をする。
図、第１３ｒ！！Ｊ及び第１４図によって説明する。こ
の方式は、内部で自走している発振器１２１から分周し
て生成するビットタイミング信号ａ３と回線からの受信
データの位相比較をおこなってその位相差によりビット
タイミングの補正をする。
より詳細には、ＤＰＬＬ方式のビット同期抽出部は、受
信データａ４に同期したαＨ，（α＝１９２Ｘ１０３）
のビットタイミング信号ａ３を生成するために、自走す
るβＨ，（β＝＝αｘＭＸＮ ：Ｍ、Ｎは整数：例とし
てＭ＝２、Ｎ＝１６でβ＝６．１４４ ＸＩＯ’ ）の
信号ａ１を作成する発振部１２１と、信号ａ１を１／Ｍ
に分周してさらにパルスの増加と減少を調整するパルス
調整部１２２と、パルス調整部１２２の出力ａ２を１／
Ｎ分周して受信データａ４にビット同期がとれたビット
タイミング信号ａ３を作成するカウンタ部１２３ と、
受信データａ４とカウンタ部１２３の出力のビットタイ
ミング信号ａ３との位相を比較してビットタイミングが
進んでいるときは進みパルスａ５をビットタイミングが
遅れているときは遅れパルスａ６を出力する位相比較部
１２４と、遅れパルスａ６が途中で発生することなしに
進みパルスａ５が続けてＬ回（例し＝８〉発生するとパ
ルス調整部１２２に対し減少指示信号ａ７を出力し、進
みパルスａ５が途中で発生することなしに遅れパルスが
続けてＬ回（例Ｌ＝８〉発生するとパルス調整部１２２
に対し増加指示信号ａ８を出力する段数保護部１２５か
らなる。
信データａ４に同期したαＨ，（α＝１９２Ｘ１０３）
のビットタイミング信号ａ３を生成するために、自走す
るβＨ，（β＝＝αｘＭＸＮ ：Ｍ、Ｎは整数：例とし
てＭ＝２、Ｎ＝１６でβ＝６．１４４ ＸＩＯ’ ）の
信号ａ１を作成する発振部１２１と、信号ａ１を１／Ｍ
に分周してさらにパルスの増加と減少を調整するパルス
調整部１２２と、パルス調整部１２２の出力ａ２を１／
Ｎ分周して受信データａ４にビット同期がとれたビット
タイミング信号ａ３を作成するカウンタ部１２３ と、
受信データａ４とカウンタ部１２３の出力のビットタイ
ミング信号ａ３との位相を比較してビットタイミングが
進んでいるときは進みパルスａ５をビットタイミングが
遅れているときは遅れパルスａ６を出力する位相比較部
１２４と、遅れパルスａ６が途中で発生することなしに
進みパルスａ５が続けてＬ回（例し＝８〉発生するとパ
ルス調整部１２２に対し減少指示信号ａ７を出力し、進
みパルスａ５が途中で発生することなしに遅れパルスが
続けてＬ回（例Ｌ＝８〉発生するとパルス調整部１２２
に対し増加指示信号ａ８を出力する段数保護部１２５か
らなる。
受信データａ４とカウンタ部１２３の出力であるビット
タイミング信号ａ３との位相を比較してビットタイミン
グが進んでいるときは位相比較部１２４から進みパルス
ａ５が発生する。進みパルスａ５が続けてＬ回（例Ｌ＝
８）発生するとパルス調整部１２２に対し減少指示信号
ａ７を出力し、パルス調整部１２２によりパルスが減少
される。そのためカウンタ部１２３により１／Ｎ分周し
たときにビットタイミングはｌステップ分の１／β秒（
β＝ ６ 、１４４ ＭＨ。
タイミング信号ａ３との位相を比較してビットタイミン
グが進んでいるときは位相比較部１２４から進みパルス
ａ５が発生する。進みパルスａ５が続けてＬ回（例Ｌ＝
８）発生するとパルス調整部１２２に対し減少指示信号
ａ７を出力し、パルス調整部１２２によりパルスが減少
される。そのためカウンタ部１２３により１／Ｎ分周し
たときにビットタイミングはｌステップ分の１／β秒（
β＝ ６ 、１４４ ＭＨ。
の時は０．１６μｓ〉だけ遅れ、受信データａ４に近づ
く。
く。
これを繰り返すことで徐々に受信データａ４に対してビ
ットタイミング信号ａ３の位相が合ってくる。
ットタイミング信号ａ３の位相が合ってくる。
また受信データａ４とカウンタ部１２３の出力のビット
タイミング信号ａ３との位相を比較してビットタイミン
グが遅れているときは位相比較部１２４から遅れパルス
ａ６が発生する。遅れパルスａ６が続けてＬ回（例Ｌ＝
８〉発生するとパルス調整部１２２に対し増加指示信号
ａ５を出力し、パルス調整部１２２によりパルスが増加
される。そのためカウンタ部１２３によりパルス調整部
１２２の出力信号ａ２をｌ／Ｎ分周したときにビットタ
イミング信号ａ３は１ステップ分の１７８秒（β＝６．
１４４ＭＨオの時は０．１６ＪＪｓ）だけ進み、受信
データの位相に近づく。
タイミング信号ａ３との位相を比較してビットタイミン
グが遅れているときは位相比較部１２４から遅れパルス
ａ６が発生する。遅れパルスａ６が続けてＬ回（例Ｌ＝
８〉発生するとパルス調整部１２２に対し増加指示信号
ａ５を出力し、パルス調整部１２２によりパルスが増加
される。そのためカウンタ部１２３によりパルス調整部
１２２の出力信号ａ２をｌ／Ｎ分周したときにビットタ
イミング信号ａ３は１ステップ分の１７８秒（β＝６．
１４４ＭＨオの時は０．１６ＪＪｓ）だけ進み、受信
データの位相に近づく。
これを繰り返すことで徐々に受信データａ４の位相に対
してビットタイミング信号ａ３の位相が合ってくる。
してビットタイミング信号ａ３の位相が合ってくる。
この方法ではビット同期がとれて位相が合うと、回線ノ
イズに対してはビットタイミングは安定しており、また
１ステップ分づつ補正するためタイミング抽出ジッタは
１／β秒（例では０．１６μｓ）である。
イズに対してはビットタイミングは安定しており、また
１ステップ分づつ補正するためタイミング抽出ジッタは
１／β秒（例では０．１６μｓ）である。
このように従来のカウンタプリセット方式はビット同期
抽出時間は短いという長所があるが、回線ノイズに弱く
、タイミング抽出ジッタが大きいという欠点がある。
抽出時間は短いという長所があるが、回線ノイズに弱く
、タイミング抽出ジッタが大きいという欠点がある。
また、従来のＤＰＬＬ方式は回線ノイズにも強く、タイ
ミング抽出ジッタが小さいという長所があるが、ビット
同期抽出時間が長いという欠点がある。すなわち、ビッ
ト同期確立までの補正分は最悪２．６ＪＪｓ（５，２μ
ｓ／２〉である。これを０．３６μｓ以内のステップで
補正していくためビット同期確立時間が長いという欠点
があった。例えば、０．１６μｓのステップで補正する
とビット同期確立まで１６ステツプ（２，６Ｅ÷０．１
６ＬｔＳ）の補正が必要である。
ミング抽出ジッタが小さいという長所があるが、ビット
同期抽出時間が長いという欠点がある。すなわち、ビッ
ト同期確立までの補正分は最悪２．６ＪＪｓ（５，２μ
ｓ／２〉である。これを０．３６μｓ以内のステップで
補正していくためビット同期確立時間が長いという欠点
があった。例えば、０．１６μｓのステップで補正する
とビット同期確立まで１６ステツプ（２，６Ｅ÷０．１
６ＬｔＳ）の補正が必要である。
そのため保護段数を８段とすると１２８ピツト（１６ス
テ７７０８段）のデータの変化点が必要である。
テ７７０８段）のデータの変化点が必要である。
そこで１フレーム（２５０ｍ）の４８ビツト中に最小で
データ変化点が４であるため、同期確立時間は最大で８
ｍｓ （１２８ビツト／ ４ Ｘ ２５０ｉ）の時間が
かかることになる。
データ変化点が４であるため、同期確立時間は最大で８
ｍｓ （１２８ビツト／ ４ Ｘ ２５０ｉ）の時間が
かかることになる。
ＩＳＤＮ端末はビット同期抽出回路８２により抽出され
たビットタイミングを用いて、回線にデータを送出する
。データ送出時の規定であるビットタイミング抽出ジッ
タを±７％（０，３６μｓ〉以内を保証するためには、
前者では規格を満足できないため、後者のＤＰＬＬ方式
が使われていた。
たビットタイミングを用いて、回線にデータを送出する
。データ送出時の規定であるビットタイミング抽出ジッ
タを±７％（０，３６μｓ〉以内を保証するためには、
前者では規格を満足できないため、後者のＤＰＬＬ方式
が使われていた。
第１図は本発明の原理ブロック図である。同図において
、ＩＳＤＮベーシツクユーザ網インタフェースの参照点
Ｓ／ＴにおけるＩＳＤＮ回線インタフェースでビット同
期のために用いられるビット同期抽出回路が示されてお
り、１は自走信号を発振する発振手段、２は自走信号を
分周して所望の周波数のビット同期信号を生成するカウ
ンタ手段、３はカウンタ手段２の出力信号と受信データ
との位相比較を行う位相比較手段、４は位相比較手段３
の出力に得られる位相差に応じて自走信号のパルス数を
増減するパルス調整手段、５は受信データの変化点を検
出する変化点検出手段、６は受信データからフレーム同
期を検出するフレーム同期検出手段である。フレーム同
期検出手段６によりフレーム同期が検出されないときは
変化点検出手段５により受信データの変化点で該カウン
タ手段２をプリセットしてビット同期の抽出を行い、フ
レーム同期検出手段６によりフレーム同期が検出された
ときは位相比較手段３の出力に得られる位相差に応じて
自走信号のパルス数を増減する。
、ＩＳＤＮベーシツクユーザ網インタフェースの参照点
Ｓ／ＴにおけるＩＳＤＮ回線インタフェースでビット同
期のために用いられるビット同期抽出回路が示されてお
り、１は自走信号を発振する発振手段、２は自走信号を
分周して所望の周波数のビット同期信号を生成するカウ
ンタ手段、３はカウンタ手段２の出力信号と受信データ
との位相比較を行う位相比較手段、４は位相比較手段３
の出力に得られる位相差に応じて自走信号のパルス数を
増減するパルス調整手段、５は受信データの変化点を検
出する変化点検出手段、６は受信データからフレーム同
期を検出するフレーム同期検出手段である。フレーム同
期検出手段６によりフレーム同期が検出されないときは
変化点検出手段５により受信データの変化点で該カウン
タ手段２をプリセットしてビット同期の抽出を行い、フ
レーム同期検出手段６によりフレーム同期が検出された
ときは位相比較手段３の出力に得られる位相差に応じて
自走信号のパルス数を増減する。
上記フレーム同期検出手段６に代えて、受信信号の後方
保護段数２段以下、前方保護段数２段以上の擬似フレー
ム同期検出手段７を用いてもよい。
保護段数２段以下、前方保護段数２段以上の擬似フレー
ム同期検出手段７を用いてもよい。
この場合は、疑似フレーム同期検出手段７により擬似フ
レーム同期が検出されないときは変化点検出手段５によ
り受信データの変化点でカウンタ手段２をプリセットし
てビット同期の抽出を行い、疑似フレーム同期検出手段
７により擬似フレーム同期が検出されたときは位相比較
手段３の出力に得られる位相差に応じて該自走信号のパ
ルス数を増減するようにする。
レーム同期が検出されないときは変化点検出手段５によ
り受信データの変化点でカウンタ手段２をプリセットし
てビット同期の抽出を行い、疑似フレーム同期検出手段
７により擬似フレーム同期が検出されたときは位相比較
手段３の出力に得られる位相差に応じて該自走信号のパ
ルス数を増減するようにする。
ビットタイミング抽出ジッタの規定はデータ送出に対す
る規定である。そこでビット同期のためのＤＰＬＬの動
作をフレーム同期に依存させて動作させるようにした。
る規定である。そこでビット同期のためのＤＰＬＬの動
作をフレーム同期に依存させて動作させるようにした。
このために、ＩＳＤＮユーザ網インタフェースに接続さ
れるＩＳＤＮ端末からＩＳＤＮ回線へのデータ送出は受
信データの同期確立時にのみ行い、同期外れ時にはデー
タ送出は行わないということを利用し、 本発明の一態様によれば、フレーム同期が検出されない
ときは変化点検出部により受信信号の変化点でカウンタ
部をプリセットしてビット同期の抽出を行う機能と、フ
レーム同期が検出されたときは内部で自走している発振
回路から分周して生成する１９２ｋＨ，のビットタイミ
ングと網終端装置ＮＴからの受信信号の位相比較をおこ
なってその位相差によりビットタイミングの補正をする
機能をもち、フレーム同期に依存してビット同期抽出方
式を切り換えることを特徴としたビット同期抽出回路が
提供され、それにより、ビット同期抽出時間を短縮し、
かつフレーム同期確立時は回線ノイズにも強くタイミン
グ抽出ジッタが小さψためデータ送出時の規定であるビ
ットタイミング抽出ジッタを±７％（０，３６μｓ）以
内を保証することができるようにしたものである。
れるＩＳＤＮ端末からＩＳＤＮ回線へのデータ送出は受
信データの同期確立時にのみ行い、同期外れ時にはデー
タ送出は行わないということを利用し、 本発明の一態様によれば、フレーム同期が検出されない
ときは変化点検出部により受信信号の変化点でカウンタ
部をプリセットしてビット同期の抽出を行う機能と、フ
レーム同期が検出されたときは内部で自走している発振
回路から分周して生成する１９２ｋＨ，のビットタイミ
ングと網終端装置ＮＴからの受信信号の位相比較をおこ
なってその位相差によりビットタイミングの補正をする
機能をもち、フレーム同期に依存してビット同期抽出方
式を切り換えることを特徴としたビット同期抽出回路が
提供され、それにより、ビット同期抽出時間を短縮し、
かつフレーム同期確立時は回線ノイズにも強くタイミン
グ抽出ジッタが小さψためデータ送出時の規定であるビ
ットタイミング抽出ジッタを±７％（０，３６μｓ）以
内を保証することができるようにしたものである。
また、本発明の他の態様によれば、後方保護段数２段以
下、前方保護段数２段以上の擬似フレーム同期回路を有
し、擬似フレーム同期が検出されないときは変化点検出
部により受信信号の変化点でカウンタ部をプリセットし
てビット同期の検出を行う機能と、擬似フレーム同期が
検出されたときは内部で自走している発振回路から分周
して生成する１９２ｋ）１．のビットタイミングとＮＴ
からの受信信号の位相比較をおこなってその位相差によ
りビットタイミングの補正をする機能を持ち、擬似フレ
ーム同期に依存してビット同期抽出方式を切り換えるこ
とを特徴としたビット同期検出回路が提供され、それに
より、ビット同期抽出時間を短縮し、かつ擬似フレーム
同期確立とフレーム同期確立の間に１フレ一ム以上の時
間を保証することでフレーム同期確立時は回線ノイズに
も強くタイミング抽出ジッタが小さいためデータ送出時
の規定であるビットタイミング抽出ジッタを±７％（０
，３６ＪＪｓ）以内を保証することができる様にしたも
のである。
下、前方保護段数２段以上の擬似フレーム同期回路を有
し、擬似フレーム同期が検出されないときは変化点検出
部により受信信号の変化点でカウンタ部をプリセットし
てビット同期の検出を行う機能と、擬似フレーム同期が
検出されたときは内部で自走している発振回路から分周
して生成する１９２ｋ）１．のビットタイミングとＮＴ
からの受信信号の位相比較をおこなってその位相差によ
りビットタイミングの補正をする機能を持ち、擬似フレ
ーム同期に依存してビット同期抽出方式を切り換えるこ
とを特徴としたビット同期検出回路が提供され、それに
より、ビット同期抽出時間を短縮し、かつ擬似フレーム
同期確立とフレーム同期確立の間に１フレ一ム以上の時
間を保証することでフレーム同期確立時は回線ノイズに
も強くタイミング抽出ジッタが小さいためデータ送出時
の規定であるビットタイミング抽出ジッタを±７％（０
，３６ＪＪｓ）以内を保証することができる様にしたも
のである。
本発明によりフレーム同期に依存してビット同期抽出方
式を切り換えることにより、ビー／ ）同期抽出時間を
短縮し、かつフレーム同期確立時は回線ノイズにも強く
、タイミング抽出ジッタが小さいためデータ送出時の規
定であるビットタイミング抽出ジッタを±７％（０，３
６μｓ）以内を保証することができる。
式を切り換えることにより、ビー／ ）同期抽出時間を
短縮し、かつフレーム同期確立時は回線ノイズにも強く
、タイミング抽出ジッタが小さいためデータ送出時の規
定であるビットタイミング抽出ジッタを±７％（０，３
６μｓ）以内を保証することができる。
ビットタイミング抽出ジッタの規定はデータ送出に対す
る規定である。そこでビット同期のためのＤＰＬＬの動
作をフレーム同期に依存させて動作させるようにした。
る規定である。そこでビット同期のためのＤＰＬＬの動
作をフレーム同期に依存させて動作させるようにした。
ＩＳＤＮユーザ網インタフェースに接続されるＩＳＤＮ
端末においてはＩＳＤＮ回線へのデータ送出は受信デー
タの同期確立時にのみ行い、同期外れ時には送出を行わ
ないということを利用し、本発明の一実施例によれば、
はフレーム同期が検出されないときくすなわち正常フレ
ーム３回連続受信まで〉は変化点検出部により受信信号
の変化点でカウンタ部をプリセットしてビット同期の抽
出を行う。この時の動作はカウンタプリセット方式と同
様である。さらにフレーム同期が検出されたときは内部
で自走している発振回路から分周して生成する。
端末においてはＩＳＤＮ回線へのデータ送出は受信デー
タの同期確立時にのみ行い、同期外れ時には送出を行わ
ないということを利用し、本発明の一実施例によれば、
はフレーム同期が検出されないときくすなわち正常フレ
ーム３回連続受信まで〉は変化点検出部により受信信号
の変化点でカウンタ部をプリセットしてビット同期の抽
出を行う。この時の動作はカウンタプリセット方式と同
様である。さらにフレーム同期が検出されたときは内部
で自走している発振回路から分周して生成する。
１９２ｋＨ，のビットタイミングとＮＴからの受信信号
の位相比較をおこなってその位相差によりビ・ノドタイ
ミングの補正をする。この動作はＤＰＬＬ方式と同様で
ある。
の位相比較をおこなってその位相差によりビ・ノドタイ
ミングの補正をする。この動作はＤＰＬＬ方式と同様で
ある。
本発明の他の実施例によれば、フレーム同期について後
方保護段数Ｐ段（Ｐ≦２）、前方保護段数Ｑ段（Ｑ≧２
）の擬似フレーム同期検出部を持ち擬似フレーム同期が
検出されないとき（すなわち正常フレーム２回連続受信
まで）は変化点検出部により受信信号の変化点でカウン
タ部をプリセットしてビット同期の抽出を行う。この時
の動作はカウンタプリセット方式と同様である。さらに
擬似フレーム同期が検出されたときは内部で自走してい
る発振回路から分周して生成する１９２ｋＨ。
方保護段数Ｐ段（Ｐ≦２）、前方保護段数Ｑ段（Ｑ≧２
）の擬似フレーム同期検出部を持ち擬似フレーム同期が
検出されないとき（すなわち正常フレーム２回連続受信
まで）は変化点検出部により受信信号の変化点でカウン
タ部をプリセットしてビット同期の抽出を行う。この時
の動作はカウンタプリセット方式と同様である。さらに
擬似フレーム同期が検出されたときは内部で自走してい
る発振回路から分周して生成する１９２ｋＨ。
のビットタイミングとＮＴからの受信信号の位相比較を
おこなってその位相差によりビットタイミングの補正を
する。この時の動作はＤＰＬＬ方式と同様である。擬似
フレーム同期確立とフレーム同期確立の間に１フレ一ム
以上の時間を保証している。
おこなってその位相差によりビットタイミングの補正を
する。この時の動作はＤＰＬＬ方式と同様である。擬似
フレーム同期確立とフレーム同期確立の間に１フレ一ム
以上の時間を保証している。
以下、本発明の実施例を詳細に説明する。
第２図は本発明の実施例によるフレーム依存型ビット同
期抽出回路の構成を示すブロック図、第３図は第２図の
回路の動作説明図である。
期抽出回路の構成を示すブロック図、第３図は第２図の
回路の動作説明図である。
第２図において、フレーム依存型ビット同期抽出回路は
ＩＳＤＮ端末装置（ＴＥ）内のＩＳＤＮ回線インタフェ
ースに含まれており、受信データａ４に同期したαＨ，
（α＝ １９２Ｘ１０３）のビットタイミング信号ａ３
を生成するために、自走するβＨ，（β＝α×ＭｘＮ：
ＭＳＮは整数二側としてＭ＝２、Ｎ＝１６でβ＝ ６．
１４４ ＸＩＯ’ ）の信号ａｌを作成する発振部２１
と、信号ａ１を１／Ｍに分周してさらにパルスの増加と
減少を調整するパルス調整部２２と、パルス調整部２２
の出力ａ２を１／Ｎ分周して受信データａ４にビット同
期がとれたビットタイミング信号ａ３を作成するカウン
タ部２３と、受信データａ４とカウンタ部２３の出力の
ビットタイミング信号ａ３との位相を比較してビットタ
イミングが進んでいるときは進みパルスａ５をビットタ
イミングが遅れているときは遅れパルスａ６を出力する
位相比較部２４と、遅れパルスａ６が途中で発生するこ
となしに進みパルスａ５が続けてＬ回（例Ｌ＝８〉発生
するとパルス調整部１２２に対し減少指示信号ａ７を出
力し、進みパルスａ５が途中で発生することなしに遅れ
パルスが続けてＬ回（例Ｌ＝８）発生するとパルス調整
部２２に対し増加指示信号ａ８を出力する段数保護部２
５を備え、更に、受信データａ４の変化点を検出して変
化点検出パルスａ９を出力する変化点検出部２６と、受
信データからフレーム同期を検出しフレーム同期信号ａ
ｌＯを出力するフレーム同期検出部３０と、フレーム同
期信号ａｌＯを反転するインバータ２７と、変化点検出
部２６からの変化点検出パルスａ９とインバータ２７の
出力との論理積をとるＡＮＤゲート２８とを備えている
。
ＩＳＤＮ端末装置（ＴＥ）内のＩＳＤＮ回線インタフェ
ースに含まれており、受信データａ４に同期したαＨ，
（α＝ １９２Ｘ１０３）のビットタイミング信号ａ３
を生成するために、自走するβＨ，（β＝α×ＭｘＮ：
ＭＳＮは整数二側としてＭ＝２、Ｎ＝１６でβ＝ ６．
１４４ ＸＩＯ’ ）の信号ａｌを作成する発振部２１
と、信号ａ１を１／Ｍに分周してさらにパルスの増加と
減少を調整するパルス調整部２２と、パルス調整部２２
の出力ａ２を１／Ｎ分周して受信データａ４にビット同
期がとれたビットタイミング信号ａ３を作成するカウン
タ部２３と、受信データａ４とカウンタ部２３の出力の
ビットタイミング信号ａ３との位相を比較してビットタ
イミングが進んでいるときは進みパルスａ５をビットタ
イミングが遅れているときは遅れパルスａ６を出力する
位相比較部２４と、遅れパルスａ６が途中で発生するこ
となしに進みパルスａ５が続けてＬ回（例Ｌ＝８〉発生
するとパルス調整部１２２に対し減少指示信号ａ７を出
力し、進みパルスａ５が途中で発生することなしに遅れ
パルスが続けてＬ回（例Ｌ＝８）発生するとパルス調整
部２２に対し増加指示信号ａ８を出力する段数保護部２
５を備え、更に、受信データａ４の変化点を検出して変
化点検出パルスａ９を出力する変化点検出部２６と、受
信データからフレーム同期を検出しフレーム同期信号ａ
ｌＯを出力するフレーム同期検出部３０と、フレーム同
期信号ａｌＯを反転するインバータ２７と、変化点検出
部２６からの変化点検出パルスａ９とインバータ２７の
出力との論理積をとるＡＮＤゲート２８とを備えている
。
第３図に示すように、第２図の回路は、フレーム同期が
確立する前はカウンタプリセットモードで動作し、その
後はＤＰＬＬモードで動作する。
確立する前はカウンタプリセットモードで動作し、その
後はＤＰＬＬモードで動作する。
フレーム同期信号ａｌＯがローレベルであるカウンタプ
リセットモードでは、受信データａ４に同期したαＨ，
（α＝ １９２Ｘ１０’ ）のビットタイミング信号ａ
３を生成するために、発振部２１により自走するβＨ，
（β＝ｃｒＸＭＸＮ ：ＭＳＮは整数二側としてＭ＝
２、Ｎ＝１６でβ＝６．１４４ Ｘｌ０Ｂ）の信号ａ１
を作成し、この信号ａ１をパルス調整部２２により１／
Ｍに分周して信号ａ２とし、信号ａ２をカウンタ部２３
により１／Ｎに分周する。変化点検出部２６は受信信号
の変化点を検出して従来同様にクロック信号によりパル
スａ９を発生させる。このパルスａ９はＡＮＤゲート２
８を通過してカウンタ部２３に対してプリセットをかけ
る。カウンタ部２３はパルスａ９の立ち上がりからビッ
ト周期の５．２μＳをカウントした後に出力を立ち上げ
る。こうして、受信データにビット同期したαＨ２のビ
ットタイミング信号が得られる。そのためビット同期が
受信データａ４の変化点ですぐに確立する。
リセットモードでは、受信データａ４に同期したαＨ，
（α＝ １９２Ｘ１０’ ）のビットタイミング信号ａ
３を生成するために、発振部２１により自走するβＨ，
（β＝ｃｒＸＭＸＮ ：ＭＳＮは整数二側としてＭ＝
２、Ｎ＝１６でβ＝６．１４４ Ｘｌ０Ｂ）の信号ａ１
を作成し、この信号ａ１をパルス調整部２２により１／
Ｍに分周して信号ａ２とし、信号ａ２をカウンタ部２３
により１／Ｎに分周する。変化点検出部２６は受信信号
の変化点を検出して従来同様にクロック信号によりパル
スａ９を発生させる。このパルスａ９はＡＮＤゲート２
８を通過してカウンタ部２３に対してプリセットをかけ
る。カウンタ部２３はパルスａ９の立ち上がりからビッ
ト周期の５．２μＳをカウントした後に出力を立ち上げ
る。こうして、受信データにビット同期したαＨ２のビ
ットタイミング信号が得られる。そのためビット同期が
受信データａ４の変化点ですぐに確立する。
正常フレームを３回受信してフレーム同期信号ａｌＯが
ハイレベルになると、インバータ２７の出力はローレベ
ルとなり、変化点検出パルスａ９はＡＮＤゲート２８を
通過しなくなってＤＰＬＬ （ディジタル位相同期ルー
プ〉モードとなる。この場合、内部で自走している発振
部２１から分周して生成するビットタイミング信号ａ３
と回線からの受信データａ４との位相比較を位相較部２
４により行ってその位相差によりビットタイミングの補
正をする。より詳細には、受信データａ４とカウンタ部
２３の出力であるビットタイミング信号ａ３との位相を
比較してビットタイミングが進んでいるときは位相比較
部２４から進みパルスａ５が発生する。進みパルスａ５
が続けてＬ回（例Ｌ＝８）発生するとパルス調整部２２
に対し減少指示信号ａ７を出力し、パルス調整部２２に
よりパルスが減少される。そのためカウンタ部２３によ
り１／Ｎ分周したときにビットタイミングは１ステップ
分の１／β秒（β＝ ６ 、１４４ ＭＨ。
ハイレベルになると、インバータ２７の出力はローレベ
ルとなり、変化点検出パルスａ９はＡＮＤゲート２８を
通過しなくなってＤＰＬＬ （ディジタル位相同期ルー
プ〉モードとなる。この場合、内部で自走している発振
部２１から分周して生成するビットタイミング信号ａ３
と回線からの受信データａ４との位相比較を位相較部２
４により行ってその位相差によりビットタイミングの補
正をする。より詳細には、受信データａ４とカウンタ部
２３の出力であるビットタイミング信号ａ３との位相を
比較してビットタイミングが進んでいるときは位相比較
部２４から進みパルスａ５が発生する。進みパルスａ５
が続けてＬ回（例Ｌ＝８）発生するとパルス調整部２２
に対し減少指示信号ａ７を出力し、パルス調整部２２に
よりパルスが減少される。そのためカウンタ部２３によ
り１／Ｎ分周したときにビットタイミングは１ステップ
分の１／β秒（β＝ ６ 、１４４ ＭＨ。
の時は０．１６μｓ）だけ遅れ、受信データａ４に近づ
く。
く。
これを繰り返すことで徐々に受信データａ４に対してビ
ットタイミング信号ａ３の位相が合ってくる。
ットタイミング信号ａ３の位相が合ってくる。
また受信データａ４とカウンタ部２３の出力のビットタ
イミング信号ａ３との位相を比較してビットタイミング
が遅れているときは位相比較部２４から遅れパルスａ６
が発生する。遅れパルスａ６が続けてＬ回（例Ｌ＝８）
発生するとパルス調整部２２に対し増加指示信号ａ５を
出力し、パルス調整部２２によりパルスが増加される。
イミング信号ａ３との位相を比較してビットタイミング
が遅れているときは位相比較部２４から遅れパルスａ６
が発生する。遅れパルスａ６が続けてＬ回（例Ｌ＝８）
発生するとパルス調整部２２に対し増加指示信号ａ５を
出力し、パルス調整部２２によりパルスが増加される。
そのためカウンタ部２３によリパルス調整部２２の出力
信号ａ２を１／Ｎ分周したときにビットタイミング信号
ａ３は１ステップ分の１／β秒（β＝６． １４４Ｍ１
１．の時は０．１６μｓ）だけ進み、受信データの位相
に近づく。これを繰り返すことで徐々に受信データａ４
の位相に対してビットタイミング信号ａ３の位相が合っ
てくる。
信号ａ２を１／Ｎ分周したときにビットタイミング信号
ａ３は１ステップ分の１／β秒（β＝６． １４４Ｍ１
１．の時は０．１６μｓ）だけ進み、受信データの位相
に近づく。これを繰り返すことで徐々に受信データａ４
の位相に対してビットタイミング信号ａ３の位相が合っ
てくる。
この方法ではビット同期がとれて位相が合うと、回線ノ
イズに対してはビットタイミングは安定しており、また
１ステップ分づつ補正するためタイミング抽出ジッタは
ｌ７０秒（例では０．１６μｓ）である。
イズに対してはビットタイミングは安定しており、また
１ステップ分づつ補正するためタイミング抽出ジッタは
ｌ７０秒（例では０．１６μｓ）である。
エラーフレームを続けて２回受信するとフレーム同期信
号ａｌＯがローレベルになり、再びカウンタプリセット
モードに戻る。
号ａｌＯがローレベルになり、再びカウンタプリセット
モードに戻る。
第２図及び第３図によって説明した上記実施例により、
フレーム同期に依存してビット同期抽出方式を切り換え
ることにより、ビット同期抽出時間を短縮し、かつフレ
ーム同期確立時は回線ノイズにも強く、タイミング抽出
ジッタが小さいためデータ送出時の規定であるビットタ
イミング抽出ジッタを±７％（０，３６μｓ）以内を保
証することができる。
フレーム同期に依存してビット同期抽出方式を切り換え
ることにより、ビット同期抽出時間を短縮し、かつフレ
ーム同期確立時は回線ノイズにも強く、タイミング抽出
ジッタが小さいためデータ送出時の規定であるビットタ
イミング抽出ジッタを±７％（０，３６μｓ）以内を保
証することができる。
第４図は本発明の他の実施例によるフレーム同期依存型
ビット同期検出抽出回路の構成を示すブロック図、第５
図は第４図の回路の動作説明図である。
ビット同期検出抽出回路の構成を示すブロック図、第５
図は第４図の回路の動作説明図である。
第４図において、第２図と異なるところは、第２図にお
いてはフレーム同期信号ａｌｏを用いてカウンタプリセ
ットモードとＤＰＬＬモードとを切り替えていたのに対
し、第４図においては疑似フレーム同期検、出部４０を
用いていることであり、他の構成は第２図と同様であっ
て各構成要素は同一参照番号で示しである。擬似フレー
ム同期検出部４０は、受信データの後方保護段数Ｐを２
段以下、前方保護段数Ｑを２段以上とした擬似フレーム
を検出する。すなわち、受信データ中に正常フレームを
１又は２個検出すると擬似フレーム同期を検出し、擬似
フレームの確立中にエラーフレームを２個以上検出した
とき、擬似フレーム同期が外れたとする。実施例ではＰ
＝１． Ｑ＝２としている。したがって、第２図の
実施例におけるフレーム同期信号ａｌＯは、正常フレー
ムを３回受信したときにハイレベルとなるものであった
が、本実施例における疑似フレーム同期信号ａｌｌは、
正常フレームを１回受信すると直ちに発生するものであ
る。正常フレームを１回だけ受信しても連続３回受信す
るまではフレーム同期は確立したとみなされないので、
フレームの分解、フレームの組立、及びデータの送信は
行われないが、疑似フレーム同期信号ａ１１がハイレベ
ルになるとカウンタプリセットモードからＤＰＬＬモー
ドに移行する。そして、エラーフレームを続けて２回受
信するとＤＰＬＬモードからカウンタプリセットモード
に戻る。ＤＰＬＬモードに−早く移行するので、第一の
実施例と比較して、ＤＰＬＬモードの時間が長く、この
ため安定にデータの送信が行われる。
いてはフレーム同期信号ａｌｏを用いてカウンタプリセ
ットモードとＤＰＬＬモードとを切り替えていたのに対
し、第４図においては疑似フレーム同期検、出部４０を
用いていることであり、他の構成は第２図と同様であっ
て各構成要素は同一参照番号で示しである。擬似フレー
ム同期検出部４０は、受信データの後方保護段数Ｐを２
段以下、前方保護段数Ｑを２段以上とした擬似フレーム
を検出する。すなわち、受信データ中に正常フレームを
１又は２個検出すると擬似フレーム同期を検出し、擬似
フレームの確立中にエラーフレームを２個以上検出した
とき、擬似フレーム同期が外れたとする。実施例ではＰ
＝１． Ｑ＝２としている。したがって、第２図の
実施例におけるフレーム同期信号ａｌＯは、正常フレー
ムを３回受信したときにハイレベルとなるものであった
が、本実施例における疑似フレーム同期信号ａｌｌは、
正常フレームを１回受信すると直ちに発生するものであ
る。正常フレームを１回だけ受信しても連続３回受信す
るまではフレーム同期は確立したとみなされないので、
フレームの分解、フレームの組立、及びデータの送信は
行われないが、疑似フレーム同期信号ａ１１がハイレベ
ルになるとカウンタプリセットモードからＤＰＬＬモー
ドに移行する。そして、エラーフレームを続けて２回受
信するとＤＰＬＬモードからカウンタプリセットモード
に戻る。ＤＰＬＬモードに−早く移行するので、第一の
実施例と比較して、ＤＰＬＬモードの時間が長く、この
ため安定にデータの送信が行われる。
以上の説明から明らかなように、本発明によりフレーム
同期に依存してビット同期抽出方式とＤＰＬＬ方式とを
切り換えることにより、ビット同期抽出時間を短縮し、
かつフレーム同期確立時は回線ノイズにも強く、タイミ
ング抽出ジッタが小さいためデータ送出時の規定である
ビットタイミング抽出ジッタを±７％（０，３６μｓ〉
以内を保証することができる。
同期に依存してビット同期抽出方式とＤＰＬＬ方式とを
切り換えることにより、ビット同期抽出時間を短縮し、
かつフレーム同期確立時は回線ノイズにも強く、タイミ
ング抽出ジッタが小さいためデータ送出時の規定である
ビットタイミング抽出ジッタを±７％（０，３６μｓ〉
以内を保証することができる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の説明図、
第３図は第２図の回路の動作説明図、
第４図は本発明の他の実施例の説明図、第５図は第４図
の回路の動作説明図、 第６図は本発明の産業上の利用分野におけるシステム構
成を示すブロック図、 第７図は本発明の産業上の利用分野のＩＳＤＮ網におけ
るデータのフレーム構成図、 第８図は本発明の背景であるＩＳＤＮ回線インタフェー
スの構成を示すブロック図、 第９図は第８図の装置の動作説明図、 第１０図は従来のビット同期抽出部の一例を示すブロッ
ク図、 第１１図は第１０図の装置の動作説明図、第１２図は従
来のビット同期抽出部の他の一例を示すブロン、り図、 第１３図及び第１４図は第１２図の装置の動作説明図で
ある。 図において、 ｌ・・・発振手段、 ２・・・カウンタ手段、 ３・・・位相比較手段、 ４・・・パルス調整手段、 ５・・・変化点検出手段、 ６・・・フレーム同期検出手段、 ７・・・疑似フレーム同期検出手段である。 本発明の原理ブｏｙり図 （６，＋４４Ｍ出Ｘ例Ｍ ２ Ｘ３．０７２ＭＨず例Ｎ １６ Ｘ＋９２ＫＨｚ） 本発明の他の実施例 第４ 閃 本発明の産業上の利用分野［ｉ−けるシステム構成第６
図 ＮＴ・・・網終端装置 ＴＥ・・・ＩＳＤＮ端末装置 本発明の背景であるＩＳＤＮ回線インタフェースの構成
＄８図 ＤＰＬＬ方式 （６，＋４４ＭＨｚ）（例Ｍ＝ ２ Ｘ３．０７２ＭＨ
ｚＸｆｌｆＮ＝ １６ ）＋１９２に口２）遅れの場合 進みの場合 従来のビット同期抽出部の他の一例 第１２ＦＡ 第１２図の装置の動作説明図 第１４７ｊＪ 第１３図 手 続 補 正 書 （自発） 平底３年６月 １０日
の回路の動作説明図、 第６図は本発明の産業上の利用分野におけるシステム構
成を示すブロック図、 第７図は本発明の産業上の利用分野のＩＳＤＮ網におけ
るデータのフレーム構成図、 第８図は本発明の背景であるＩＳＤＮ回線インタフェー
スの構成を示すブロック図、 第９図は第８図の装置の動作説明図、 第１０図は従来のビット同期抽出部の一例を示すブロッ
ク図、 第１１図は第１０図の装置の動作説明図、第１２図は従
来のビット同期抽出部の他の一例を示すブロン、り図、 第１３図及び第１４図は第１２図の装置の動作説明図で
ある。 図において、 ｌ・・・発振手段、 ２・・・カウンタ手段、 ３・・・位相比較手段、 ４・・・パルス調整手段、 ５・・・変化点検出手段、 ６・・・フレーム同期検出手段、 ７・・・疑似フレーム同期検出手段である。 本発明の原理ブｏｙり図 （６，＋４４Ｍ出Ｘ例Ｍ ２ Ｘ３．０７２ＭＨず例Ｎ １６ Ｘ＋９２ＫＨｚ） 本発明の他の実施例 第４ 閃 本発明の産業上の利用分野［ｉ−けるシステム構成第６
図 ＮＴ・・・網終端装置 ＴＥ・・・ＩＳＤＮ端末装置 本発明の背景であるＩＳＤＮ回線インタフェースの構成
＄８図 ＤＰＬＬ方式 （６，＋４４ＭＨｚ）（例Ｍ＝ ２ Ｘ３．０７２ＭＨ
ｚＸｆｌｆＮ＝ １６ ）＋１９２に口２）遅れの場合 進みの場合 従来のビット同期抽出部の他の一例 第１２ＦＡ 第１２図の装置の動作説明図 第１４７ｊＪ 第１３図 手 続 補 正 書 （自発） 平底３年６月 １０日
Claims (1)
- 【特許請求の範囲】 １、ＩＳＤＮベーシックユーザ網インタフェースの参照
点Ｓ／ＴにおけるＩＳＤＮ回線インタフェースでビット
同期のために用いられるビット同期抽出回路において、 自走信号を発振する発振手段（１）と、 該自走信号を分周して所望の周波数のビット同期信号を
生成するカウンタ手段（２）と、該カウンタ手段（２）
の出力信号と受信データとの位相比較を行う位相比較手
段（３）と、 該位相比較手段（３）の出力に得られる位相差に応じて
該自走信号のパルス数を増減するパルス調整手段（４）
と、 該受信データの変化点を検出する変化点検出手段（５）
と、 該受信データからフレーム同期を検出するフレーム同期
検出手段（６）とを具備し、 該フレーム同期検出手段（６）によりフレーム同期が検
出されないときは該変化点検出手段（５）により受信デ
ータの変化点で該カウンタ手段（２）をプリセットして
ビット同期の抽出を行い、該フレーム同期検出手段（６
）によりフレーム同期が検出されたときは該位相比較手
段（３）の出力に得られる位相差に応じて該自走信号の
パルス数を増減するようにした、フレーム同期依存型ビ
ット同期抽出回路。 ２、ＩＳＤＮベーシックユーザ網インタフェースの参照
点Ｓ／ＴにおけるＩＳＤＮ回線インタフェースでビット
同期のために用いられるビット同期抽出回路において、 自走信号を発振する発振手段（１）と、 該自走信号を分周して所望の周波数のビット同期信号を
生成するカウンタ手段（２）と、該カウンタ手段（２）
の出力信号と受信データとの位相比較を行う位相比較手
段（３）と、 該位相比較手段（３）の出力に得られる位相差に応じて
該自走信号のパルス数を増減するパルス調整手段（４）
と、 該受信データの変化点を検出する変化点検出手段（５）
と、 該受信データの後方保護段数２段以下、前方保護段数２
段以上の擬似フレーム同期検出手段（７）とを具備し、 該疑似フレーム同期検出手段（７）により擬似フレーム
同期が検出されないときは該変化点検出手段（５）によ
り受信データの変化点で該カウンタ手段（２）をプリセ
ットしてビット同期の抽出を行い、該疑似フレーム同期
検出手段（７）により擬似フレーム同期が検出されたと
きは該位相比較手段（３）の出力に得られる位相差に応
じて該自走信号のパルス数を増減するようにした、フレ
ーム同期依存型ビット同期抽出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5489190A JP2512586B2 (ja) | 1990-03-08 | 1990-03-08 | フレ―ム同期依存型ビット同期抽出回路 |
| DE69123473T DE69123473T2 (de) | 1990-03-08 | 1991-03-07 | Schaltungsanordnung zum Ableiten eines Bitsynchronisierungssignals mittels Rahmensynchronisation |
| EP91103480A EP0445806B1 (en) | 1990-03-08 | 1991-03-07 | Frame synchronization dependent type bit synchronization extraction circuit |
| CA002037739A CA2037739C (en) | 1990-03-08 | 1991-03-07 | Frame synchronization dependent type bit synchronization extraction circuit |
| US07/666,703 US5259004A (en) | 1990-03-08 | 1991-03-08 | Frame synchronization dependent type bit synchronization extraction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5489190A JP2512586B2 (ja) | 1990-03-08 | 1990-03-08 | フレ―ム同期依存型ビット同期抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03258048A true JPH03258048A (ja) | 1991-11-18 |
| JP2512586B2 JP2512586B2 (ja) | 1996-07-03 |
Family
ID=12983218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5489190A Expired - Fee Related JP2512586B2 (ja) | 1990-03-08 | 1990-03-08 | フレ―ム同期依存型ビット同期抽出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5259004A (ja) |
| EP (1) | EP0445806B1 (ja) |
| JP (1) | JP2512586B2 (ja) |
| CA (1) | CA2037739C (ja) |
| DE (1) | DE69123473T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236305A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | トランスポンダユニット、トランスポンダユニット制御装置、トランスポンダユニット制御方法およびトランスポンダユニット制御プログラム |
| JP2009118449A (ja) * | 2007-11-02 | 2009-05-28 | Hynix Semiconductor Inc | 高集積システムのためのクロックデータ復旧回路及び方法 |
| JP2011147107A (ja) * | 2009-10-28 | 2011-07-28 | Rcs:Kk | 瞬時に同期を確立しかつ保持できる同期発振器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694428A (en) * | 1992-03-12 | 1997-12-02 | Ntp Incorporated | Transmitting circuitry for serial transmission of encoded information |
| US5436937A (en) * | 1993-02-01 | 1995-07-25 | Motorola, Inc. | Multi-mode digital phase lock loop |
| JPH0779209A (ja) * | 1993-09-08 | 1995-03-20 | Fujitsu Ltd | フレーム／マルチフレーム位相補正方式 |
| US5463351A (en) * | 1994-09-29 | 1995-10-31 | Motorola, Inc. | Nested digital phase lock loop |
| JP3311517B2 (ja) * | 1994-10-20 | 2002-08-05 | 富士通株式会社 | 位相比較型ビット同期確立回路 |
| JPH08195740A (ja) * | 1995-01-18 | 1996-07-30 | Nec Corp | ビット同期回路 |
| JP3467888B2 (ja) * | 1995-02-08 | 2003-11-17 | 三菱電機株式会社 | 受信装置及び送受信装置 |
| US5598448A (en) * | 1995-03-06 | 1997-01-28 | Motorola Inc. | Method and apparatus for controlling a digital phase lock loop and within a cordless telephone |
| US6169772B1 (en) * | 1995-04-07 | 2001-01-02 | Via-Cyrix, Inc. | Stretching setup and hold times in synchronous designs |
| US6885715B1 (en) * | 1998-07-29 | 2005-04-26 | Intel Corporation | Method and apparatus for synchronizing a network link |
| US6643788B1 (en) * | 1998-11-30 | 2003-11-04 | Raytheon Company | Method for detecting a number of consecutive valid data frames and advancing into a lock mode to monitor synchronization patterns within a synchronization window |
| JP3727206B2 (ja) * | 1999-11-11 | 2005-12-14 | Ｎｅｃエレクトロニクス株式会社 | クロック乗換回路及びその方法 |
| US8730251B2 (en) | 2010-06-07 | 2014-05-20 | Apple Inc. | Switching video streams for a display without a visible interruption |
| JP2012182594A (ja) * | 2011-02-28 | 2012-09-20 | Nec Corp | 光送受信システム及び光受信装置 |
| US8593191B1 (en) * | 2013-03-01 | 2013-11-26 | Laurence H. Cooke | Aligning multiple chip input signals using digital phase lock loops |
| US8907707B2 (en) * | 2013-03-01 | 2014-12-09 | Laurence H. Cooke | Aligning multiple chip input signals using digital phase lock loops |
| WO2017183101A1 (ja) * | 2016-04-19 | 2017-10-26 | 三菱電機株式会社 | スペクトラム拡散信号受信装置および拡散符号の初期化方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3671776A (en) * | 1970-05-01 | 1972-06-20 | Xerox Corp | Digital signal synchronizing system |
| JPS626548A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | タイミング信号抽出回路 |
| US4795985A (en) * | 1986-04-01 | 1989-01-03 | Hewlett-Packard Company | Digital phase lock loop |
| US4694259A (en) * | 1986-09-29 | 1987-09-15 | Laser Magnetic Storage International Company | Data tracking clock recovery system having media speed variation compensation |
| EP0262609A3 (de) * | 1986-09-30 | 1990-04-04 | Siemens Aktiengesellschaft | Digitaler Phasenregelkreis |
| US4933959A (en) * | 1989-05-08 | 1990-06-12 | Datatape Incorporated | Tracking bit synchronizer |
-
1990
- 1990-03-08 JP JP5489190A patent/JP2512586B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-07 CA CA002037739A patent/CA2037739C/en not_active Expired - Fee Related
- 1991-03-07 DE DE69123473T patent/DE69123473T2/de not_active Expired - Fee Related
- 1991-03-07 EP EP91103480A patent/EP0445806B1/en not_active Expired - Lifetime
- 1991-03-08 US US07/666,703 patent/US5259004A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236305A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | トランスポンダユニット、トランスポンダユニット制御装置、トランスポンダユニット制御方法およびトランスポンダユニット制御プログラム |
| JP2009118449A (ja) * | 2007-11-02 | 2009-05-28 | Hynix Semiconductor Inc | 高集積システムのためのクロックデータ復旧回路及び方法 |
| JP2011147107A (ja) * | 2009-10-28 | 2011-07-28 | Rcs:Kk | 瞬時に同期を確立しかつ保持できる同期発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69123473T2 (de) | 1997-04-30 |
| CA2037739A1 (en) | 1991-09-09 |
| EP0445806A3 (en) | 1992-12-09 |
| US5259004A (en) | 1993-11-02 |
| JP2512586B2 (ja) | 1996-07-03 |
| EP0445806A2 (en) | 1991-09-11 |
| EP0445806B1 (en) | 1996-12-11 |
| DE69123473D1 (de) | 1997-01-23 |
| CA2037739C (en) | 1995-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03258048A (ja) | フレーム同期依存型ビット同期抽出回路 | |
| US5525935A (en) | High-speed bit synchronizer with multi-stage control structure | |
| CA2246146C (en) | Direct digital phase synthesis | |
| JPH0824288B2 (ja) | 位相同期ル−プ回路 | |
| US4498103A (en) | Slow genlock circuit | |
| US4309662A (en) | Circuit for rapidly resynchronizing a clock | |
| US4843469A (en) | Rapid signal acquisition and phase averaged horizontal timing from composite sync | |
| JPH08265140A (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| JPH0856293A (ja) | デジタルシリアル映像用クロック再生回路 | |
| US7082178B2 (en) | Lock detector circuit for dejitter phase lock loop (PLL) | |
| CA2293173A1 (en) | Agile phase noise filter using vcxo and frequency synthesis | |
| US6166606A (en) | Phase and frequency locked clock generator | |
| JPH0831847B2 (ja) | ディジタル信号中継伝送装置 | |
| CN114826539B (zh) | 无参考时钟的时钟数据恢复装置及其方法 | |
| US4468687A (en) | Television synchronizing signal reproducing apparatus | |
| US5896180A (en) | Phase-locked loop circuit for generating stable clock signal for use in regeneration of picture signal | |
| US5426397A (en) | Phase detector for a phase-lock-loop | |
| EP0066622B1 (en) | Method and apparatus for demodulating differentially encoded phase modulated data transmissions | |
| US6556592B1 (en) | Correction method for clock synchronization with ISDN in cell station for use in private-network-use PHS and a circuit therefor | |
| KR100287887B1 (ko) | 데이터/클럭 복원 회로 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JP2671012B2 (ja) | タイミング抽出回路 | |
| JP2715886B2 (ja) | 通信装置 | |
| GB2089601A (en) | Phase Sensitive Detector | |
| JP2628564B2 (ja) | 位相固定ループ回路及び信号送受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |