JPH1176565A

JPH1176565A - 遊技機用中央処理装置

Info

Publication number: JPH1176565A
Application number: JP9248086A
Authority: JP
Inventors: Koji Hasunuma; 光次蓮沼; Michiharu Akasaka; 道春赤坂
Original assignee: Heiwa Corp
Current assignee: Heiwa Corp
Priority date: 1997-09-12
Filing date: 1997-09-12
Publication date: 1999-03-23
Anticipated expiration: 2017-09-12
Also published as: JP3871776B2

Abstract

(57)【要約】【課題】動作を第三者に把握されないようにしつつも、
検査機関のみにはその動作を把握可能な遊技機用ＣＰＵ
を提供すること。【解決手段】モードを設定を行う制御部１０と、クロッ
クを生成供給するクロック発生部２０と、汎用機能部３
０と、プログラムを記憶するＥＰＲＯＭ５０と、遊技機
制御に必要なデータを記憶するＥＥＰＲＯＭ６０と、ワ
ークエリアとして機能するＲＡＭ７０と、アドレス信号
（ＡＤＲ００〜ＡＤＲ１５）からチップセレクト信号
（ＣＳ００〜ＣＳ１５）を生成するチップセレクト部８
０と、アドレス信号とチップセレクト信号とを切り替え
可能に出力する端子を備えたバスインタフェース部９０
と、ＥＰＲＯＭ５０に記憶されたプログラムに従って動
作を行うＣＰＵコア４０とを有し、各構成部はバス８５
で接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パチンコ機等の遊
技機を制御するための中央処理装置（ＣＰＵ）に関す
る。

【０００２】

【従来の技術】今日、パチンコ機等の遊技機を構成する
各種の電動部品の制御を行うために、遊技機内部に遊技
機用の中央処理装置（ＣＰＵ）が設けられており、この
ＣＰＵが予め定められたプログラムに従った動作を行う
ことによって、所定の制御動作が実行可能になってい
る。そして、このＣＰＵが動作を行う際には、ＣＰＵ内
部のバス上に実アドレスや実データを送出する。

【０００３】ところで、このＣＰＵを用いて遊技機を開
発するためには、ＣＰＵがプログラムに従った動作を行
うのに従って、実アドレスや実データをＣＰＵ外部出力
可能な構成にしておくことが好ましいが、このような構
成によれば、出力されるアドレスやデータを手掛かりに
内蔵されたプログラムを解析し、解析結果を反映して自
己に有利なようにプログラムを改ざんする者が現れる可
能性がある。

【０００４】そこで、予めプログラムを暗号化してお
き、必要時にはこれを復号化するための復号化回路を設
けておき、この復号化回路によって復号化されたプログ
ラムにしたがって、ＣＰＵが動作を行うようにすること
が提案されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな復号化回路を設けた構成では、コストの増加や基板
に装着される回路系の大きさの巨大化を招いてしまうと
ともに、ＣＰＵ外部には、ＣＰＵの動作に伴った何らの
情報も出力されないため、また、通常アセンブラにより
得たＲＯＭデータを、一旦、暗号化手段を介して暗号化
した後、この暗号化したものを実際にＲＯＭに書き込む
など、遊技機開発工数が増加してしまうという問題があ
った。

【０００６】そして、パチンコ機では検査機関の検査が
行われなければ販売製品として認められないため、この
検査機関によって、ＣＰＵの動作等を検査可能な構成に
しなければならないという要請もある。

【０００７】本発明は、このような従来の課題を解決す
るためになされたもので、その目的は、動作を第三者に
把握されないようにしつつも、検査機関のみにはその動
作を把握可能な遊技機用ＣＰＵを提供する点にある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明によれば、遊技機を制御するた
めの遊技機用の中央処理装置において、バス上に供給さ
れるアドレスをデコードしてチップセレクト信号を生成
するチップセレクト部と、アドレスと前記チップセレク
ト部が生成したチップセレクト信号とを切り替えて出力
可能なインタフェース部と、を備えたことを特徴とする
遊技機用中央処理装置が提供される。

【０００９】これによれば、インタフェース部が、アド
レスとチップセレクト信号とを切り替えて出力できるの
で、通常時にはチップセレクト信号を出力し、特殊な場
合のみアドレスを出力する様にしたため、第三者による
プログラムの解析を困難にすることができる。

【００１０】また、請求項２に係る発明は、請求項１に
おいて、前記インタフェース部は、外部チップセレクト
部を装着可能に構成され、前記外部チップセレクト部
は、前記インタフェース部からアドレスが出力される場
合、このアドレスに対応するチップセレクト信号を出力
することを特徴とする。

【００１１】これによれば、外部チップセレクト部をイ
ンタフェース部に装着すると、外部チップセレクト部か
らはチップセレクト信号が出力されるとともに、インタ
フェース部からはアドレスが出力され、このアドレスを
用いて検査機関による検査が可能になり、かつ、チップ
セレクト信号を用いて遊技機を通常動作させることも可
能になる。

【００１２】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図１に本発明の実施の形態にかか
る遊技機用ＣＰＵ１００のブロック構成図を示す。

【００１３】この遊技機用ＣＰＵ１００は、２ビットの
デジタル信号ＭＯＤＥＡ、ＭＯＤＥＢが与えられるとこ
れに対応したモードを設定するモード制御部１０と、図
示しない水晶発振回路から与えられる信号（ＸＴＡＬ）
に基づいてクロックを生成して各部に供給する（同期用
クロックＥのみ図示）クロック発生部２０と、通常のＣ
ＰＵが有する汎用機能を備えた汎用機能部３０と、暗号
化されたプログラムを記憶するワンタイムプログラム型
のリードオンリーメモリ（ＯＴＰ・ＲＯＭ）であるＥＰ
ＲＯＭ５０と、ＣＲ式パチンコ機の複数種類の確率設定
値等の遊技機の制御に必要な各種のデータを記憶する電
気的書換え可能なリードオンリーメモリであるＥＥＰＲ
ＯＭ６０と、各種の処理の際にワークエリアとして機能
するＲＡＭ７０と、１６ビットのアドレス信号（ＡＤＲ
００〜ＡＤＲ１５）からチップセレクト信号（ＣＳ００
〜ＣＳ１５）を生成するチップセレクト部８０（アドレ
スデコーダ）と、データ（Ｄ０〜Ｄ７）、アドレス（Ａ
ＤＲ００〜ＡＤＲ１６）、および、チップセレクト信号
を出力する端子とを備えたバスインタフェース部９０
と、図示しないレジスタやＡＬＵ等を備え、ＥＰＲＯＭ
５０に記憶されたプログラムに従って動作を行うＣＰＵ
コア４０とを有していて、各構成部は、データ線、アド
レス線、および、コントロール線を含んでなるバス８５
で情報を送受可能に接続されている。

【００１４】モード制御部１０は、２ビットのデジタル
信号ＭＯＤＥＡ、ＭＯＤＥＢが与えられるとこれに応じ
たモード設定を行う。例えば、ローレベルの信号を
「０」、ハイレベルの信号を「１」とすると、「ＭＯＤ
ＥＡ＝０，ＭＯＤＥＢ＝０」の場合（通常モード）、バ
スインタフェース９０がチップセレクト信号を出力する
ように、制御線にデジタル信号を与えるための動作を行
い、「ＭＯＤＥＡ＝０，ＭＯＤＥＢ＝１」の場合（ＲＯ
Ｍ書き込みモード）、バスインタフェース９０を介して
ＥＰＲＯＭ５０やＥＥＰＲＯＭ６０への情報を書き込み
可能とするように、制御線にデジタル信号を与えるため
の動作を行い、「ＭＯＤＥＡ＝１，ＭＯＤＥＢ＝０」の
場合（ベリファイモード）、同様にバスインタフェース
９０を介して外部マスターＲＯＭ（図示せず）とのベリ
ファイ動作を可能とし、そして、「ＭＯＤＥＡ＝１，Ｍ
ＯＤＥＢ＝１」の場合（検査モード）、検査機関が検査
可能にバスインタフェース９０がアドレス信号を出力す
るように、制御線にデジタル信号を与えるための動作を
行う。

【００１５】汎用機能部３０は、リセット信号（ＲＥＳ
ＥＴ）によってリセットされ割り込み信号（ＩＲＱ）に
よって割り込み処理を開始させる割り込み制御部３１
と、暴走等を検出する機能を有するウオッチドッグタイ
マーからなるウオッチドッグ部３３と、２種類のタイム
アウト信号（ＴＭ０，ＴＭ１）を生成するタイマー部３
２とを有する。

【００１６】チップセレクト部８０は、１６ビットのア
ドレス信号（ＡＤＲ００〜ＡＤＲ１５）から図示しない
１６種類のラッチＩＣをイネーブルするためのチップセ
レクト信号（ＣＳ００〜ＣＳ１５）を生成するアドレス
デコーダ出力として動作する。

【００１７】例えば、１６種類のラッチＩＣの各々に対
して、一例として「７ＦＦ０（Ｈ）〜７ＦＦＦ（Ｈ）」
のアドレスが割り当てられているものとすれば、アドレ
ス信号が「７ＦＦ０（Ｈ）〜７ＦＦＦ（Ｈ）」のいずれ
かの番地を示す場合、対応するいずれかのチップセレク
ト信号がアクティブ（例えばローレベル）になる。

【００１８】バスインタフェース部９０は、例えば、下
位ビットから上位ビットまで１ビット毎に、制御信号
（制御線上の信号）によってアドレスデータとチップセ
レクト信号を選択するためのアナログスイッチを有して
構成可能である。

【００１９】図２に示す例では、最下位ビットから最上
位ビットまで各ビットに対応してアナログスイッチ９１
ａ、…、９１ｂを有していて、アナログスイッチ９１ａ
は、ＣＳ００とＡＤＲ００とを切り替え可能に、また、
アナログスイッチ９１ｂは、ＣＳ１５とＡＤＲ１５とを
切り替え可能に構成されている。なお、例えば、ＣＰＵ
コア４０にバスを介して接続された切り替え設定レジス
タ９２の内容が送られて、制御信号となるように構成さ
れている。

【００２０】そして、制御信号は、切り替え設定レジス
タ９２にハイレベルの信号が書き込まれた時にチップセ
レクト信号を選択し、一方、切り替え設定レジスタ９２
にローレベルの信号が書き込まれた時にアドレス信号を
選択するようにアナログスイッチを選択するものにして
おけばよい。このようにして、アドレス信号（ＡＤＲ０
０〜ＡＤＲ１５）とチップセレクト信号（ＣＳ００〜Ｃ
Ｓ１５）を切り替える。

【００２１】なお、図２は、バスインタフェース部９０
の一例を示したものであり、アドレス信号とチップセレ
クト信号を切り替え可能な構成であれば他の態様のもの
でも良い。

【００２２】まず、ＭＯＤＥＡ、ＭＯＤＥＢにハイレベ
ルのデジタル信号を供給したとき、この遊技機用ＣＰＵ
１００が通常モードになる。通常モードになると、モー
ド制御部１０は、切り替え設定レジスタ９２にハイレベ
ルの信号を記憶する。

【００２３】ＣＰＵコア３０がＥＰＲＯＭ４０に記憶さ
れているプログラムにしたがって動作すると、バス８５
を介してＣＰＵ内部ではアドレスおよびデータが送受さ
れる。そして、バスインタフェース９０は、チップセレ
クト部８０が生成したチップセレクト信号を出力する。
このチップセレクト信号を入力する図示しないいずれか
のラッチＩＣは、データ（Ｄ０〜Ｄ７）をラッチする。
このとき、アドレス信号そのものは出力されない。

【００２４】一方、ＭＯＤＥＡ、ＭＯＤＥＢにハイレベ
ルのデジタル信号を供給したとき、この遊技機用ＣＰＵ
１００が検査モードになり、検査機関が遊技機用ＣＰＵ
１００を検査するものとして動作説明を行う。まず、検
査モードになると、モード制御部１０は、切り替え設定
レジスタ９２にローレベルの信号を記憶する。

【００２５】ＣＰＵコア３０がＥＰＲＯＭ４０に記憶さ
れているプログラムにしたがって動作すると、バス８５
を介してＣＰＵ内部ではアドレスおよびデータが送受さ
れる。そして、バスインタフェース９０は、アドレス信
号を出力する。このとき、チップセレクト部８０のアド
レスデコード動作によって、チップセレクト信号が生成
されているが出力されない。

【００２６】このようにして、バスインタフェース９０
から出力される信号が、アドレス信号とチップセレクト
信号との間で切り替え可能となる。したがって、この実
施の形態によれば、通常時にはチップセレクト信号を出
力し、検査機関での検査時等の特殊な場合のみアドレス
を出力する様にしたため、第三者によるプログラムの解
析を困難にすることができるという効果が得られる。

【００２７】なお、モード制御部１０によって切り替え
設定レジスタ９２の内容を変更するのではなく、プログ
ラムによって強制的に切り替え設定レジスタ９２の記憶
内容を設定して、所望の切り替えを行うような構成にし
てもよい。

【００２８】さて、検査用にバスインタフェース９０か
らアドレス信号が出力されている場合には、チップセレ
クト信号が出力されないため、通常状態においてチップ
セレクト信号により動作するラッチＩＣを駆動できず遊
技機の制御動作を行えないことになる。そこで、バスイ
ンタフェース９０からアドレス信号が出力されたまま
で、このアドレス信号に基づいてチップセレクト信号を
生成する外部チップセレクト部２００を遊技機用ＣＰＵ
１００に装着可能に構成すれば、検査機関がアドレス信
号を用いた検査行いながら、チップセレクト信号を用い
た通常の遊技機制御を行うことが可能となる。

【００２９】図３に外部チップセレクト部２００を遊技
機用ＣＰＵ１００に装着して様子を示す。これによれ
ば、外部チップセレクト部２００は、チップセレクト部
８０と同等の動作を行い、アドレス信号（ＡＤＲ００〜
ＡＤＲ１５）を用いてチップセレクト信号（ＣＳ００〜
ＣＳ１５）を生成している。

【００３０】そこで、図４を参照して、この外部チップ
セレクト部２００を実現するための具体的な構成例につ
いて説明する。図４は、外部チップセレクト部２００の
一部、具体的には、チップセレクト信号ＣＳ００および
ＣＳ０１の生成部のみの構成図である。

【００３１】まず、チップセレクト信号ＣＳ００を生成
部は、４本の入力端子を有するＮＡＮＤゲート回路２１
０と、この４本の入力端子の夫々に接続されるＡＮＤゲ
ート回路２０１、２０２、２０３、２０４とを有してい
る。なお、ＮＡＮＤゲート回路２１０は、クロック発生
部２０で生成された同期用クロックＥが入力されて、こ
の同期用クロックＥがハイレベルの時のみローレベルの
信号が出力可能となっている。なお、このクロックＥ
は、ＣＰＵコアをモトローラ社製（モトローラは登録商
標）「６８ＨＣ１１」とした場合のものである。

【００３２】また、ＡＮＤゲート回路２０１は、アドレ
ス線ＡＤＲ００〜ＡＤＲ０３の信号の各々をＮＯＴゲー
ト回路２２０、２２１、２２２、２２３で反転したもの
を入力可能に構成され、ＡＮＤゲート回路２０２は、ア
ドレス線ＡＤＲ０４〜ＡＤＲ０７の信号を入力可能に構
成され、ＡＮＤゲート回路２０３は、アドレス線ＡＤＲ
０８〜ＡＤＲ１１の信号を入力可能に構成され、さら
に、ＡＮＤゲート回路２０４は、アドレス線ＡＤＲ１２
〜ＡＤＲ１４の信号とアドレス線ＡＤＲ１５の信号をＮ
ＯＴゲート回路２２４で反転したものを入力可能に構成
されている。

【００３３】ＡＮＤゲート回路２０１は、アドレス線Ａ
ＤＲ００〜ＡＤＲ０３の信号が「００００」のときハイ
レベルの信号を出力し、ＡＮＤゲート回路２０２は、ア
ドレス線ＡＤＲ０４〜ＡＤＲ０７の信号が「１１１１」
のときハイレベルの信号を出力し、ＡＮＤゲート回路２
０３は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号が
「１１１１」のときハイレベルの信号を出力し、さら
に、ＡＮＤゲート回路２０４は、アドレス線ＡＤＲ１２
〜ＡＤＲ１５の信号が「０１１１」のときハイレベルの
信号を出力する。

【００３４】そして、４つのＡＮＤゲート回路２０１〜
２０４までの出力が「１」の時、ＡＮＤゲート回路２１
０はローレベルの信号をチップセレクト信号ＣＳ００と
して出力する。したがって、アドレス信号が「７ＦＦ０
（Ｈ）」の時、図示しないラッチＩＣをイネーブル状態
（アクティブローとする）とするチップセレクト信号Ｃ
Ｓ００が出力される。

【００３５】また、チップセレクト信号ＣＳ０１を生成
部は、４本の入力端子を有するＮＡＮＤゲート回路２１
１と、この４本の入力端子の夫々に接続されるＡＮＤゲ
ート回路２０５、２０６、２０７、２０８とを有してい
る。また、上述した同期用信号ＥがＮＡＮＤゲート回路
２１１に入力されている。

【００３６】また、ＡＮＤゲート回路２０５は、アドレ
ス線ＡＤＲ００の信号とアドレス線ＡＤＲ０１〜ＡＤＲ
０３信号の各々をＮＯＴゲート回路２２５、２２６、２
２７で反転したものを入力可能に構成され、ＡＮＤゲー
ト回路２０６は、アドレス線ＡＤＲ０４〜ＡＤＲ０７の
信号を入力可能に構成され、ＡＮＤゲート回路２０７
は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号を入力可
能に構成され、さらに、ＡＮＤゲート回路２０８は、ア
ドレス線ＡＤＲ１２〜ＡＤＲ１４の信号とアドレス線Ａ
ＤＲ１５の信号をＮＯＴゲート回路２２８で反転したも
のを入力可能に構成されている。

【００３７】ＡＮＤゲート回路２０５は、アドレス線Ａ
ＤＲ００〜ＡＤＲ０３の信号が「０００１」のときハイ
レベルの信号を出力し、ＡＮＤゲート回路２０６は、ア
ドレス線ＡＤＲ０４〜ＡＤＲ０７の信号が「１１１１」
のときハイレベルの信号を出力し、ＡＮＤゲート回路２
０７は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号が
「１１１１」のときハイレベルの信号を出力し、さら
に、ＡＮＤゲート回路２０８は、アドレス線ＡＤＲ１２
〜ＡＤＲ１５の信号が「０１１１」のときハイレベルの
信号を出力する。

【００３８】そして、４つのＡＮＤゲート回路２０５〜
２０８までの出力が「１」の時、ＡＮＤゲート回路２１
１はローレベルの信号をチップセレクト信号ＣＳ０１と
して出力する。したがって、アドレス信号が「７ＦＦ１
（Ｈ）」の時、図示しないラッチＩＣをイネーブル状態
（アクティブローとする）とするチップセレクト信号Ｃ
Ｓ０１が出力される。

【００３９】このようにすれば、アドレス信号が「ＦＦ
Ｆ０（Ｈ）」、「ＦＦＦ１（Ｈ）」、…、「ＦＦＦＦ
（Ｈ）」のときアクティブとなるチップセレクト信号Ｃ
Ｓ００〜ＣＳ１５を生成する、チップセレクト部８０と
同等の機能を有する外部チップセレクト部２００を実現
することが可能になる。

【００４０】したがって、図３に示すように、外部チッ
プセレクト部２００にアドレス信号ＡＤＲ００〜ＡＤＲ
１５を入力すれば、チップセレクト部８０と同様にチッ
プセレクト信号を生成することが可能となる。

【００４１】これによれば、インタフェース部９０から
はアドレスが出力され、このアドレスを用いて検査機関
による検査が可能になり、かつ、外部チップセレクト部
２００から出力されるチップセレクト信号を用いて遊技
機を通常動作させることも可能になる。その結果、開発
者工数が増加することを防止することも可能となる。

【００４２】次に、図５を参照して本発明の実施の形態
にかかる遊技機用ＣＰＵ１００および外部チップセレク
ト部２００の具体的な構成例について説明する。図５
は、本発明の実施の形態にかかる遊技機用ＣＰＵや外部
チップセレクト部の基板への装着状態を示す模式図であ
り、図５（ａ）は、遊技機用ＣＰＵ１００を装着するた
めの、ＩＣソケット等で実現したソケット部５１０を備
え、自身を遊技機裏側等に装着可能な遊技機制御用基板
５００の構成を示しており、また、図５（ｂ）は、別途
用意しておく検査用サブ基板の構成を示している。そし
て、このソケット部５１０には、通常時には、遊技機用
ＣＰＵ１００が直接装着され、一方、検査モード時に
は、検査用サブ基板５２０が装着される。この検査用サ
ブ基板５２０には、遊技機制御用基板５００のソケット
部５１０に装着可能なように突出形成された接続用ピン
５４０が設けられていて、さらに、遊技機用ＣＰＵ１０
０および外部チップセレクト部２００が装着可能（図５
（ｂ）は、遊技機用ＣＰＵ１００および外部チップセレ
クト部２００を装着した状態を図示している）に構成さ
れているとともに、アドレスバス、データバスおよびコ
ンロールバス上の情報をモニターするためのモニター端
子５３０が備えられている。

【００４３】そして、接続用ピン５４０は、ＩＣソケッ
トを挿入可能な形状を有しているとともに、各端子のピ
ン配置は遊技機用ＣＰＵ１００と全く同じ配置となって
いる。遊技機用ＣＰＵ１００と異なる点は、「ＣＳ＊＊
／ＡＤＲ＊＊」（＊＊は、例えば、００から１５までの
数）が直接接続される代わりに、外部チップセレクト部
２００からのチップセレクト信号「ＣＳ＊＊」（＊＊
は、例えば、００から１５までの数）が接続される点に
ある。その他の信号は、検査用サブ基板５２に装着され
た遊技機用ＣＰＵ１００から直接この接続用ピン５４０
に接続供給される。

【００４４】さらには、外部チップセレクト部２００
が、遊技機用ＣＰＵ１００からのアドレスよりチップセ
レクト信号「ＣＳ＊＊」を生成するように接続されてい
る。また、検査機関が検査するために必要な信号がモニ
ター端子５３０から取出し可能に接続されている。接続
される信号としては、遊技機用ＣＰＵ１００からのアド
レスバス「ＡＤＲ＊＊」、データバス（Ｄ０〜Ｄ７）、
コントロール信号（Ｅ、Ｒ／Ｗ）等が挙げられる。こ
のモニター端子５３０は、外部のロジックアナライザー
等の検査装置に接続されて、プログラムの検査、解析が
可能となる。

【００４５】なお、遊技機用ＣＰＵ１００は、この検査
用サブ基板５２０に接続されたときに、自動的に検査モ
ードになるように構成しておけば良い。このためには、
ＭＯＤＥＡ、ＭＯＤＥＢに所望のデジタル信号が供給さ
れるように、遊技機用ＣＰＵ１００を装着するＩＣソケ
ットの所望のピン位置に、所望のデジタル信号が供給さ
れるようにしておけばよい。このような構成の検査用サ
ブ基板５２０は、接続用ピン５４０によって、ソケット
部５１０に装着される。

【００４６】この装着によって、遊技機用ＣＰＵ１００
からの信号は、遊技機制御用基板５００側に供給可能と
なるので、この遊技機制御用基板５００はあたかも通常
モードで動作している遊技機用ＣＰＵ１００が装着され
ているのと同様に動作を行う。

【００４７】さらには、外部チップセレクト部２００の
性能を遊技機用ＣＰＵ１００に内蔵されているチップセ
レクト部８０と同一機能のもので構成すれば、ＣＰＵ１
００を直接装着した場合と全く同じ条件で動作可能とな
る。一方、遊技機用ＣＰＵ１００が装着された検査用サ
ブ基板５２０側は、そのモニター端子５３０にロジック
アナライザー等の外部検査機器が接続されて、動作の検
査、解析が可能になる。なお、以上述べてきた実施の形
態の説明では、特に、パチンコ機を想定して行ったが、
本発明は、パチスロ等の他の遊技機に適用しても好適な
遊技機用ＣＰＵを提供するものである。

【００４８】

【発明の効果】以上説明したように、請求項１に係る発
明によれば、インタフェース部が、アドレスとチップセ
レクト信号とを切り替えて出力するので、通常時にはチ
ップセレクト信号を出力するとともに、検査機関での検
査時にはアドレスを出力し、検査機関での検査を可能に
しつつ第三者によるプログラムの解析を困難にすること
ができるという効果が得られる。

【００４９】また、請求項２に係る発明によれば、外部
チップセレクト部をインタフェース部に装着すると、外
部チップセレクト部からはチップセレクト信号が出力さ
れるとともに、インタフェース部からはアドレスが出力
され、このアドレスを用いて検査機関による検査が可能
になり、かつ、チップセレクト信号を用いて遊技機を通
常動作させることも可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる遊技機用ＣＰＵの
ブロック構成図である。

【図２】バスインタフェース部の構成図である。

【図３】外部チップセレクト部を接続した遊技機用ＣＰ
Ｕのブロック構成図である。

【図４】外部チップセレクト部の構成図である。

【図５】本発明の実施の形態にかかる遊技機用ＣＰＵや
外部チップセレクト部の基板への装着状態を示す模式図
である。

【符号の説明】

１０モード制御部２０クロック発生部３０汎用機能部３１割り込み制御部３２タイマー部３３ウオッチドッグ部３４ＰＷＭ部４０ＣＰＵコア５０ＥＰＲＯＭ６０ＥＥＰＲＯＭ７０ＲＡＭ８０チップセレクト部９０バスインタフェース部９１ａアナログスイッチ９１ｂアナログスイッチ９２切り替え設定レジスタ１００遊技機用ＣＰＵ２００外部チップセレクト部２０１〜２０８ＡＮＤゲート回路２１０ＮＡＮＤゲート回路２１１ＮＡＮＤゲート回路２２０〜２２８ＮＯＴゲート回路５００遊技機制御用基板５１０ソケット部５２０検査用サブ基板５３０モニター端子５４０接続用ピン

Claims

【特許請求の範囲】

【請求項１】遊技機を制御するための遊技機用の中央
処理装置において、バス上に供給されるアドレスをデコードしてチップセレ
クト信号を生成するチップセレクト部と、アドレスと前記チップセレクト部が生成したチップセレ
クト信号とを切り替えて出力可能なインタフェース部
と、を備えたことを特徴とする遊技機用中央処理装置。
【請求項２】請求項１において、前記インタフェース部は、外部チップセレクト部を装着
可能に構成され、前記外部チップセレクト部は、前記インタフェース部からアドレスが出力される場合、
このアドレスに対応するチップセレクト信号を出力する
ことを特徴とする遊技機用中央処理装置。