JPH06324906A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH06324906A JPH06324906A JP5114334A JP11433493A JPH06324906A JP H06324906 A JPH06324906 A JP H06324906A JP 5114334 A JP5114334 A JP 5114334A JP 11433493 A JP11433493 A JP 11433493A JP H06324906 A JPH06324906 A JP H06324906A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- debug
- chip
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 206010048669 Terminal state Diseases 0.000 claims abstract description 21
- 230000010355 oscillation Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 パッケージのピン数を増加させることなく、
また、ポート端子の使用に制限を与えることがなく、デ
バッグモード指定時において、ＥＡ／端子及び発振端子
の一方をチップ内のデバッグ回路部へのデータ入出力端
子として解放し、シングルチップマイクロコンピュータ
（量産チップ）と同一パッケージで簡単にデバッグ機能
を付加する。 【構成】 シングルチップマイクロコンピュータモード
とデバッグモードの選択機能を持つシングルチップマイ
クロコンピュータにおいて、デバッグモード選択時に、
リセット中のＥＡ／端子Ｄの状態を記憶し、前記チップ
のＣＰＵ部５に記憶情報をＥＡ／端子入力として与える
ＥＡ／端子状態記憶部２と、デバッグモード時にＥＡ／
端子Ｄを前記チップのデバッグ用端子に切り換えるＥＡ
／端子接続切り換えるスイッチＳＷ１を設ける。
また、ポート端子の使用に制限を与えることがなく、デ
バッグモード指定時において、ＥＡ／端子及び発振端子
の一方をチップ内のデバッグ回路部へのデータ入出力端
子として解放し、シングルチップマイクロコンピュータ
（量産チップ）と同一パッケージで簡単にデバッグ機能
を付加する。 【構成】 シングルチップマイクロコンピュータモード
とデバッグモードの選択機能を持つシングルチップマイ
クロコンピュータにおいて、デバッグモード選択時に、
リセット中のＥＡ／端子Ｄの状態を記憶し、前記チップ
のＣＰＵ部５に記憶情報をＥＡ／端子入力として与える
ＥＡ／端子状態記憶部２と、デバッグモード時にＥＡ／
端子Ｄを前記チップのデバッグ用端子に切り換えるＥＡ
／端子接続切り換えるスイッチＳＷ１を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、シングルチップマイク
ロコンピュータに係り、特に、シングルチップマイクロ
コンピュータにおけるデバッグモード時の命令実行（エ
ミュレーション）中のデバッグ情報の取り出しに関する
ものである。
ロコンピュータに係り、特に、シングルチップマイクロ
コンピュータにおけるデバッグモード時の命令実行（エ
ミュレーション）中のデバッグ情報の取り出しに関する
ものである。
【０００２】
【従来の技術】従来、この種の分野の技術としては、
（１）特開昭６３−１０８４３８号公報、（２）特開平
３−２０４７４０号公報に開示されるものがあった。上
記（１）の従来例は、シングルチップマイクロコンピュ
ータに関するものであり、この従来例には、チップのテ
スト機能が示されており、本方式ではリセット端子及び
特定ポートが、データ入出力時に使用不可能となるた
め、エミュレーション中でのデバッグ情報の取り出し、
または設定方法としては難があった。
（１）特開昭６３−１０８４３８号公報、（２）特開平
３−２０４７４０号公報に開示されるものがあった。上
記（１）の従来例は、シングルチップマイクロコンピュ
ータに関するものであり、この従来例には、チップのテ
スト機能が示されており、本方式ではリセット端子及び
特定ポートが、データ入出力時に使用不可能となるた
め、エミュレーション中でのデバッグ情報の取り出し、
または設定方法としては難があった。
【０００３】また、上記（２）の従来例は、シングルチ
ップマイクロコンピュータに関するものであり、この従
来例には、エミュレーション中に使用されるシリアルポ
ートを、一般データと内部ＲＡＭ情報出力用として兼用
している。しかしながら、この方式を採用すると、チッ
プ外部より他のチップ内部の情報を読み出そうとする
と、専用端子ではないため、一般データとぶつかる可能
性がある。また、専用パラレルポートの例が示されてい
るが、このような方式では、パッケージピン数を増やさ
なければならないという欠点があった。
ップマイクロコンピュータに関するものであり、この従
来例には、エミュレーション中に使用されるシリアルポ
ートを、一般データと内部ＲＡＭ情報出力用として兼用
している。しかしながら、この方式を採用すると、チッ
プ外部より他のチップ内部の情報を読み出そうとする
と、専用端子ではないため、一般データとぶつかる可能
性がある。また、専用パラレルポートの例が示されてい
るが、このような方式では、パッケージピン数を増やさ
なければならないという欠点があった。
【０００４】
【発明が解決しようとする課題】このように、以上述べ
たいずれの方法であっても、エミュレーション中にチッ
プ内の複数の情報を取り出す場合に、特定ポートが使用
不可能となったり、パッケージピン数の増加が必要とな
るという問題があった。本発明は、上記問題点を除去
し、パッケージのピン数を増加させることなく、また、
ポート端子の使用に制限を与えることがなく、デバッグ
（エバリュエーション）モード指定時において、ＥＡ／
端子（Ｅｘｔｅｒｎａｌ Ａｃｃｅｓｓｅｎａｂｌｅ
ｐｉｎ：強制的に外部メモリの読み込みを行わせるため
の端子、つまり、この端子を有効にすると、外部メモリ
動作が可能になる）及び発振端子の一方を、チップ内の
デバッグ回路部へのデータ入出力端子として解放し、シ
ングルチップマイクロコンピュータ（量産チップ）と同
一パッケージで、簡単にデバッグ機能を付加することが
できるシングルチップマイクロコンピュータを提供する
ことを目的とする。
たいずれの方法であっても、エミュレーション中にチッ
プ内の複数の情報を取り出す場合に、特定ポートが使用
不可能となったり、パッケージピン数の増加が必要とな
るという問題があった。本発明は、上記問題点を除去
し、パッケージのピン数を増加させることなく、また、
ポート端子の使用に制限を与えることがなく、デバッグ
（エバリュエーション）モード指定時において、ＥＡ／
端子（Ｅｘｔｅｒｎａｌ Ａｃｃｅｓｓｅｎａｂｌｅ
ｐｉｎ：強制的に外部メモリの読み込みを行わせるため
の端子、つまり、この端子を有効にすると、外部メモリ
動作が可能になる）及び発振端子の一方を、チップ内の
デバッグ回路部へのデータ入出力端子として解放し、シ
ングルチップマイクロコンピュータ（量産チップ）と同
一パッケージで、簡単にデバッグ機能を付加することが
できるシングルチップマイクロコンピュータを提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、シングルチップマイクロコンピュータモ
ードとデバッグモードの選択機能を持つシングルチップ
マイクロコンピュータにおいて、デバッグモード選択時
に、リセット中のＥＡ／端子の状態を記憶し、前記チッ
プのＣＰＵ部に記憶情報をＥＡ／端子入力として与える
ＥＡ／端子状態記憶手段と、デバッグモード時にＥＡ／
端子を前記チップのデバッグ用端子に切り換えるＥＡ／
端子接続切り換え手段とを設けるようにしたものであ
る。
成するために、シングルチップマイクロコンピュータモ
ードとデバッグモードの選択機能を持つシングルチップ
マイクロコンピュータにおいて、デバッグモード選択時
に、リセット中のＥＡ／端子の状態を記憶し、前記チッ
プのＣＰＵ部に記憶情報をＥＡ／端子入力として与える
ＥＡ／端子状態記憶手段と、デバッグモード時にＥＡ／
端子を前記チップのデバッグ用端子に切り換えるＥＡ／
端子接続切り換え手段とを設けるようにしたものであ
る。
【０００６】
【作用】本発明によれば、シングルチップマイクロコン
ピュータモードとデバッグモードの選択機能を持つシン
グルチップマイクロコンピュータにおいて、デバッグモ
ード指定時に、ＥＡ／端子の状態を記憶するＥＡ／端子
状態記憶手段と、このＥＡ／端子状態記憶後に、前記Ｅ
Ａ／端子をチップ内部のデバッグ用回路とのインターフ
ェイス回路に接続するＥＡ／端子切り換え手段を設け
る。
ピュータモードとデバッグモードの選択機能を持つシン
グルチップマイクロコンピュータにおいて、デバッグモ
ード指定時に、ＥＡ／端子の状態を記憶するＥＡ／端子
状態記憶手段と、このＥＡ／端子状態記憶後に、前記Ｅ
Ａ／端子をチップ内部のデバッグ用回路とのインターフ
ェイス回路に接続するＥＡ／端子切り換え手段を設け
る。
【０００７】したがって、デバッグモード時にＥＡ／端
子を開発ツール専用端子に変更することができる。更
に、デバッグモード時に発振端子の出力側を開発ツール
専用端子にすることにより、チップ内のデバッグ用回路
のデータ入出力端子として利用できる。これにより、シ
ングルチップマイクロコンピュータ（量産パッケージ）
と同一パッケージで、エミレーション中にチップ内の情
報を取り扱うことができる。
子を開発ツール専用端子に変更することができる。更
に、デバッグモード時に発振端子の出力側を開発ツール
専用端子にすることにより、チップ内のデバッグ用回路
のデータ入出力端子として利用できる。これにより、シ
ングルチップマイクロコンピュータ（量産パッケージ）
と同一パッケージで、エミレーション中にチップ内の情
報を取り扱うことができる。
【０００８】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示すシン
グルチップマイクロコンピュータのシングルチップマイ
クロコンピュータモード選択時のブロック図、図２は本
発明の実施例を示すシングルチップマイクロコンピュー
タのデバッグモードのリセット時のブロック図、図３は
本発明の実施例を示すシングルチップマイクロコンピュ
ータのデバッグモード選択時のブロック図である。
がら詳細に説明する。図１は本発明の実施例を示すシン
グルチップマイクロコンピュータのシングルチップマイ
クロコンピュータモード選択時のブロック図、図２は本
発明の実施例を示すシングルチップマイクロコンピュー
タのデバッグモードのリセット時のブロック図、図３は
本発明の実施例を示すシングルチップマイクロコンピュ
ータのデバッグモード選択時のブロック図である。
【０００９】なお、シングルチップマイクロコンピュー
タモード／デバッグモードの切り換え方法については、
本発明と直接関係ないので割愛する。図１において、Ｄ
はＥＡ／端子、Ｅは発振端子１、Ｆは発振端子２、ＳＷ
１〜３はスイッチ、１はデバック用インタフェース部、
２はＥＡ／端子状態記憶部、３はデバック用回路部、４
は発振部、５はチップのＣＰＵ部である。
タモード／デバッグモードの切り換え方法については、
本発明と直接関係ないので割愛する。図１において、Ｄ
はＥＡ／端子、Ｅは発振端子１、Ｆは発振端子２、ＳＷ
１〜３はスイッチ、１はデバック用インタフェース部、
２はＥＡ／端子状態記憶部、３はデバック用回路部、４
は発振部、５はチップのＣＰＵ部である。
【００１０】図１においては、通常のシングルチップマ
イクロコンピュータ（量産チップ）と同一動作する。す
なわち、スイッチＳＷ１、スイッチＳＷ２、スイッチＳ
Ｗ３はともにＥＡ／端子に接続されている。本モードに
おいては、ＥＡ／端子及び発振端子２（出力側）は、各
々スイッチＳＷ１〜３により、量産チップと同様な接続
となり、ＥＡ／入力端子及び発振端子として利用され
る。
イクロコンピュータ（量産チップ）と同一動作する。す
なわち、スイッチＳＷ１、スイッチＳＷ２、スイッチＳ
Ｗ３はともにＥＡ／端子に接続されている。本モードに
おいては、ＥＡ／端子及び発振端子２（出力側）は、各
々スイッチＳＷ１〜３により、量産チップと同様な接続
となり、ＥＡ／入力端子及び発振端子として利用され
る。
【００１１】次に、デバッグモードを指定する場合に
は、外部発振させたクロックを、発振端子１より入力す
る。（この入力方法は、一般のマイクロコンピュータで
実施されている方法である。）そして、スイッチＳＷ３
をＢ端子（デバック用インタフェース部１）へ切り換え
ることにより、発振端子２をチップ内のデバッグ用イン
タフェース部１に接続する。
は、外部発振させたクロックを、発振端子１より入力す
る。（この入力方法は、一般のマイクロコンピュータで
実施されている方法である。）そして、スイッチＳＷ３
をＢ端子（デバック用インタフェース部１）へ切り換え
ることにより、発振端子２をチップ内のデバッグ用イン
タフェース部１に接続する。
【００１２】このように構成することにより、発振端子
２を開発ツール専用端子として利用できるようになる。
さらに、図２及び図３に示すように、スイッチＳＷ２を
Ｂ側へ切り換える。このように構成することにより、デ
バッグモード時でのチップ内のＣＰＵ部５へのＥＡ入力
は、ＥＡ／端子状態記憶部２の出力信号となる。
２を開発ツール専用端子として利用できるようになる。
さらに、図２及び図３に示すように、スイッチＳＷ２を
Ｂ側へ切り換える。このように構成することにより、デ
バッグモード時でのチップ内のＣＰＵ部５へのＥＡ入力
は、ＥＡ／端子状態記憶部２の出力信号となる。
【００１３】また、図２に示すように、デバッグモード
時でのリセット中のスイッチＳＷ１をＢ端子へ切り換え
る。この時のＥＡ／端子状態を、ＥＡ／端子状態記憶部
２に記憶させる。上記リセット以外の状態では、図３に
示したように、スイッチＳＷ１をＣ端子へ切り換え、Ｅ
Ａ／端子Ｄをデバッグ用インタフェース部１に接続す
る。
時でのリセット中のスイッチＳＷ１をＢ端子へ切り換え
る。この時のＥＡ／端子状態を、ＥＡ／端子状態記憶部
２に記憶させる。上記リセット以外の状態では、図３に
示したように、スイッチＳＷ１をＣ端子へ切り換え、Ｅ
Ａ／端子Ｄをデバッグ用インタフェース部１に接続す
る。
【００１４】この状態においては、図２と同様にＣＰＵ
部５へのＥＡ／端子Ｄの状態を意味する入力としては、
ＥＡ／端子状態記憶部２の出力が入力される。このよう
に構成することにより、デバッグモード指定時には、Ｅ
Ａ／端子Ｄ、及び発振端子２は、デバッグ用インタフェ
ース部１に接続され、前記端子を開発ツール専用端子と
して利用することができる。
部５へのＥＡ／端子Ｄの状態を意味する入力としては、
ＥＡ／端子状態記憶部２の出力が入力される。このよう
に構成することにより、デバッグモード指定時には、Ｅ
Ａ／端子Ｄ、及び発振端子２は、デバッグ用インタフェ
ース部１に接続され、前記端子を開発ツール専用端子と
して利用することができる。
【００１５】図４は本発明の一実施例を示すＥＡ／端子
状態記憶部の回路図、図５はこのＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｈ”の場合の波形
図、図６はこのＥＡ／端子状態記憶部の動作を示すデバ
ッグモード信号が“Ｌ”の場合の波形図である。なお、
デバッグ用回路は、本発明と直接関係ない部分であるの
で、その概略を説明するに留める。
状態記憶部の回路図、図５はこのＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｈ”の場合の波形
図、図６はこのＥＡ／端子状態記憶部の動作を示すデバ
ッグモード信号が“Ｌ”の場合の波形図である。なお、
デバッグ用回路は、本発明と直接関係ない部分であるの
で、その概略を説明するに留める。
【００１６】ここで、ＣＰＵ・ＥＡ入力信号は、ＣＰＵ
部５へのＥＡ／端子Ｄの状態を意味する入力信号であ
り、デバッグモード信号は、デバッグモードが選択され
ていることを示すローアクティブの信号である。また、
リセット信号は、チップ内のリセット信号である。ま
た、スイッチＳＷ１は２つのＯＲゲート１２，１３と、
１つのインバータ１１で構成されており、スイッチＳＷ
２は、ＡＮＤゲート１５で構成されている。
部５へのＥＡ／端子Ｄの状態を意味する入力信号であ
り、デバッグモード信号は、デバッグモードが選択され
ていることを示すローアクティブの信号である。また、
リセット信号は、チップ内のリセット信号である。ま
た、スイッチＳＷ１は２つのＯＲゲート１２，１３と、
１つのインバータ１１で構成されており、スイッチＳＷ
２は、ＡＮＤゲート１５で構成されている。
【００１７】図４及び図５に示すように、デバッグモー
ド信号が“Ｈ”の場合に、図５（Ａ）に示すような、Ｅ
Ａ／端子ＤのＥＡ信号を有する場合を考える。デバッグ
モード信号が“Ｈ”であると、図５（Ｂ）に示すよう
に、ＯＲゲート１３の出力Ｑ1は、“Ｈ”となり、ＯＲ
ゲート１２の出力Ｑ2 は、図５（Ｃ）に示すように、Ｅ
Ａ信号に依存する。Ｆ／Ｆ回路１４の出力Ｑ3 は、図５
（Ｄ）に示すように、Ｆ／Ｆ回路１４のプリセット（Ｐ
Ｒ）端子がＬ（有効）となり、“Ｈ”となる。したがっ
て、ＡＮＤゲート１５の出力Ｑ4 は、図５（Ｅ）に示す
ように、出力Ｑ2と出力Ｑ3 がＡＮＤゲート１５によ
り、ＡＮＤ条件により、出力Ｑ3 は“Ｈ”であるから、
出力Ｑ2 、つまり、ＥＡ信号に依存する。
ド信号が“Ｈ”の場合に、図５（Ａ）に示すような、Ｅ
Ａ／端子ＤのＥＡ信号を有する場合を考える。デバッグ
モード信号が“Ｈ”であると、図５（Ｂ）に示すよう
に、ＯＲゲート１３の出力Ｑ1は、“Ｈ”となり、ＯＲ
ゲート１２の出力Ｑ2 は、図５（Ｃ）に示すように、Ｅ
Ａ信号に依存する。Ｆ／Ｆ回路１４の出力Ｑ3 は、図５
（Ｄ）に示すように、Ｆ／Ｆ回路１４のプリセット（Ｐ
Ｒ）端子がＬ（有効）となり、“Ｈ”となる。したがっ
て、ＡＮＤゲート１５の出力Ｑ4 は、図５（Ｅ）に示す
ように、出力Ｑ2と出力Ｑ3 がＡＮＤゲート１５によ
り、ＡＮＤ条件により、出力Ｑ3 は“Ｈ”であるから、
出力Ｑ2 、つまり、ＥＡ信号に依存する。
【００１８】このように、シングルチップマイクロコン
ピュータモードが指定されると、デバッグモード／信号
は、“Ｈ”レベルとなり、ＯＲゲート１２が有効とな
り、ＥＡ／端子Ｄの入力信号がそのままスイッチＳＷ２
のＡＮＤゲート１５の入力となると共に、Ｆ／Ｆ１４の
出力は、“Ｈ”レベルに固定される。このため、スイッ
チＳＷ２のＡＮＤゲート１５の出力としては、ＥＡ／端
子Ｄの入力と同一の信号が出力される。つまり、ＥＡ／
端子Ｄは、通常の量産チップと同様に扱われることにな
る。
ピュータモードが指定されると、デバッグモード／信号
は、“Ｈ”レベルとなり、ＯＲゲート１２が有効とな
り、ＥＡ／端子Ｄの入力信号がそのままスイッチＳＷ２
のＡＮＤゲート１５の入力となると共に、Ｆ／Ｆ１４の
出力は、“Ｈ”レベルに固定される。このため、スイッ
チＳＷ２のＡＮＤゲート１５の出力としては、ＥＡ／端
子Ｄの入力と同一の信号が出力される。つまり、ＥＡ／
端子Ｄは、通常の量産チップと同様に扱われることにな
る。
【００１９】一方、図４及び図６に示すように、デバッ
グモード信号が“Ｌ”の場合、図６（Ａ）に示すよう
な、ＥＡ／端子ＤのＥＡ信号を有し、図６（Ｂ）に示す
ようなリセット信号を有する場合、デバッグモード信号
が“Ｌ”であると、ＯＲゲート１３の出力Ｑ1 は、図６
（Ｃ）に示すように、ＥＡ信号に依存する。また、ＯＲ
ゲート１２の出力Ｑ2 は図６（Ｄ）に示すように、
“Ｈ”となる。Ｆ／Ｆ回路１４の出力Ｑ3 は、図６
（Ｅ）に示すように、リセット信号の立ち上がりｔ
1 で、立ち下がり、リセット信号の立ち上がりｔ2 で、
立ち上がる。したがって、ＡＮＤゲート１５の出力Ｑ4
は、図６（Ｆ）に示すように、出力Ｑ2 と出力Ｑ3 がＡ
ＮＤゲート１５により、ＡＮＤ条件により、出力Ｑ2 は
“Ｈ”であるから、出力Ｑ3 に依存する。
グモード信号が“Ｌ”の場合、図６（Ａ）に示すよう
な、ＥＡ／端子ＤのＥＡ信号を有し、図６（Ｂ）に示す
ようなリセット信号を有する場合、デバッグモード信号
が“Ｌ”であると、ＯＲゲート１３の出力Ｑ1 は、図６
（Ｃ）に示すように、ＥＡ信号に依存する。また、ＯＲ
ゲート１２の出力Ｑ2 は図６（Ｄ）に示すように、
“Ｈ”となる。Ｆ／Ｆ回路１４の出力Ｑ3 は、図６
（Ｅ）に示すように、リセット信号の立ち上がりｔ
1 で、立ち下がり、リセット信号の立ち上がりｔ2 で、
立ち上がる。したがって、ＡＮＤゲート１５の出力Ｑ4
は、図６（Ｆ）に示すように、出力Ｑ2 と出力Ｑ3 がＡ
ＮＤゲート１５により、ＡＮＤ条件により、出力Ｑ2 は
“Ｈ”であるから、出力Ｑ3 に依存する。
【００２０】このように、デバッグモードが指定される
と、デバッグモード／信号は、“Ｌ”レベルとなり、Ｏ
Ｒゲート１２の出力は“Ｈ”レベルとなり、ＯＲゲート
１３の出力にＥＡ／端子Ｄの入力情報が出力されること
になる。そして、前記ＯＲゲート１３の出力はＦ／Ｆ回
路１４によりリセット／信号の立ち上がりでラッチされ
る。
と、デバッグモード／信号は、“Ｌ”レベルとなり、Ｏ
Ｒゲート１２の出力は“Ｈ”レベルとなり、ＯＲゲート
１３の出力にＥＡ／端子Ｄの入力情報が出力されること
になる。そして、前記ＯＲゲート１３の出力はＦ／Ｆ回
路１４によりリセット／信号の立ち上がりでラッチされ
る。
【００２１】つまり、Ｆ／Ｆ回路１４の出力がＣＰＵ・
ＥＡ入力信号となり、前記Ｆ／Ｆ回路１４がリセット時
のＥＡ／端子Ｄの入力状態を記憶するＥＡ／端子状態記
憶部２の働きをすることになる。このように構成するこ
とにより、本実施例では、デバッグモード時にＥＡ／端
子Ｄを開発ツール専用入力端子として利用できる。出力
端子として利用する場合には、デバッグ用インターフェ
イス回路への接続位置を変更するだけですむことは明白
である。
ＥＡ入力信号となり、前記Ｆ／Ｆ回路１４がリセット時
のＥＡ／端子Ｄの入力状態を記憶するＥＡ／端子状態記
憶部２の働きをすることになる。このように構成するこ
とにより、本実施例では、デバッグモード時にＥＡ／端
子Ｄを開発ツール専用入力端子として利用できる。出力
端子として利用する場合には、デバッグ用インターフェ
イス回路への接続位置を変更するだけですむことは明白
である。
【００２２】また、このように使用しても、一般にＥＡ
／端子Ｄは、パワーオン時に状態を設定すると、それ以
降、固定データ入力であるため何ら障害はない。図７に
本発明の実施例を示すデバッグ用回路のブロック図を示
す。図７において、２１は入力レジスタ、２２は出力レ
ジスタ、２３はアドレス解析部、２６はＡｃｃラッチ、
２７はＢレジスタラッチ、２８はタイミング生成部、２
９はデバッグ用バス、３１はＯＲゲート、３２はＡＮＤ
ゲート、３３はインバータ、３４はＯＲゲートである。
／端子Ｄは、パワーオン時に状態を設定すると、それ以
降、固定データ入力であるため何ら障害はない。図７に
本発明の実施例を示すデバッグ用回路のブロック図を示
す。図７において、２１は入力レジスタ、２２は出力レ
ジスタ、２３はアドレス解析部、２６はＡｃｃラッチ、
２７はＢレジスタラッチ、２８はタイミング生成部、２
９はデバッグ用バス、３１はＯＲゲート、３２はＡＮＤ
ゲート、３３はインバータ、３４はＯＲゲートである。
【００２３】この実施例ではデバッグ機能として、Ａｃ
ｃ（アキュムレータ）とＢレジスタの読み出し機能を想
定している。また、ＥＡ／端子Ｄ及び発振端子２をそれ
ぞれ読み出し対象選択、データ出力として利用してい
る。また、入力レジスタ２１は、１ビットのレジスタ
（またはＦ／Ｆ）で構成することができ、この入力レジ
スタ２１のＦ／Ｆ出力信号Ｑ5 をアドレス解析部２３で
デコードし、Ａｃｃラッチ２６、Ｂレジスタラッチ２７
の出力のどちらを許可するのかを決定するようにしてい
る。
ｃ（アキュムレータ）とＢレジスタの読み出し機能を想
定している。また、ＥＡ／端子Ｄ及び発振端子２をそれ
ぞれ読み出し対象選択、データ出力として利用してい
る。また、入力レジスタ２１は、１ビットのレジスタ
（またはＦ／Ｆ）で構成することができ、この入力レジ
スタ２１のＦ／Ｆ出力信号Ｑ5 をアドレス解析部２３で
デコードし、Ａｃｃラッチ２６、Ｂレジスタラッチ２７
の出力のどちらを許可するのかを決定するようにしてい
る。
【００２４】この実施例では、タイミング生成部２８よ
り、前記出力信号Ｑ5 をラッチするタイミング信号φｎ
を生成し、さらに前記アドレス解析部２３のＦ／Ｆ回路
のＱ端子の出力Ｑ6 を、Ａｃｃラッチ２６の出力制御
（ＯＥ）端子に接続し、前記Ｆ／Ｆ回路のＱ′端子の出
力Ｑ7 を、Ｂレジスタラッチ２７の出力制御（ＯＥ）端
子に接続している。
り、前記出力信号Ｑ5 をラッチするタイミング信号φｎ
を生成し、さらに前記アドレス解析部２３のＦ／Ｆ回路
のＱ端子の出力Ｑ6 を、Ａｃｃラッチ２６の出力制御
（ＯＥ）端子に接続し、前記Ｆ／Ｆ回路のＱ′端子の出
力Ｑ7 を、Ｂレジスタラッチ２７の出力制御（ＯＥ）端
子に接続している。
【００２５】例えば、デバッグモード時に、ＥＡ／端子
Ｄに“Ｈ”を入力したとすると、図４で示したように、
スイッチＳＷ１を通って入力レジスタ２１のＦ／Ｆに
“Ｈ”が入力される。そして、タイミング生成部２８で
生成した出力信号φ′によりサンプリングされ、アドレ
ス解析部２３に“Ｈ”が入力される。この結果、Ａｃｃ
ラッチ２６の出力がイネーブルとなり、チップ内のデバ
ッグ用バス２９にＡｃｃラッチデータが出力される。
Ｄに“Ｈ”を入力したとすると、図４で示したように、
スイッチＳＷ１を通って入力レジスタ２１のＦ／Ｆに
“Ｈ”が入力される。そして、タイミング生成部２８で
生成した出力信号φ′によりサンプリングされ、アドレ
ス解析部２３に“Ｈ”が入力される。この結果、Ａｃｃ
ラッチ２６の出力がイネーブルとなり、チップ内のデバ
ッグ用バス２９にＡｃｃラッチデータが出力される。
【００２６】同様に、ＥＡ／端子Ｄに“Ｌ”を入力する
と、Ｂレジスタラッチ２７のラッチデータがデバッグ用
バス２９に出力される。出力レジスタ２２は定められた
手順に従って、デバッグ用バス２９のデータをパラレル
−シリアル変換し、ＯＲゲート３１、ＡＮＤゲート３
２、インバータ３３およびＯＲゲート３４からなるスイ
ッチＳＷ３を通して、発振端子２よりチップ外部へ出力
する。
と、Ｂレジスタラッチ２７のラッチデータがデバッグ用
バス２９に出力される。出力レジスタ２２は定められた
手順に従って、デバッグ用バス２９のデータをパラレル
−シリアル変換し、ＯＲゲート３１、ＡＮＤゲート３
２、インバータ３３およびＯＲゲート３４からなるスイ
ッチＳＷ３を通して、発振端子２よりチップ外部へ出力
する。
【００２７】なお、スイッチＳＷ３は、図４に示すよう
に、スイッチＳＷ１と同様な機能を持ち、デバッグモー
ド信号が“Ｈ”の時は、発振部４の発振出力が有効とな
り、デバッグモード信号が“Ｌ”の場合には、出力レジ
スタ２２の出力が有効となる。また、Ａｃｃラッチ２６
及びＢレジスタラッチ２７のタイミングは、必要に応じ
てＣＰＵ部５からの信号を利用して、タイミング生成部
２８で生成することになる。
に、スイッチＳＷ１と同様な機能を持ち、デバッグモー
ド信号が“Ｈ”の時は、発振部４の発振出力が有効とな
り、デバッグモード信号が“Ｌ”の場合には、出力レジ
スタ２２の出力が有効となる。また、Ａｃｃラッチ２６
及びＢレジスタラッチ２７のタイミングは、必要に応じ
てＣＰＵ部５からの信号を利用して、タイミング生成部
２８で生成することになる。
【００２８】以上述べたように、デバッグモードが指定
された場合に、リセット中にＥＡ／端子Ｄの状態を記憶
する手段（ＥＡ／端子状態記憶部）と、そのＥＡ／端子
状態記憶部の記憶データをＥＡ／端子情報としてＣＰＵ
部５に入力する手段を設けることにより、ＥＡ／端子Ｄ
を開発ツール用専用端子とすることができる。また、デ
バッグ用インタフェース部１の機能として、例えばデー
タ入力があった場合に、デバッグ用タイマ等を用意し、
定められた時間内にデバッグ用回路部３へのデータ設定
／読み出しを行うことにより、発振端子２を利用するこ
となく、ＥＡ／端子Ｄのみでデバッグ機能を実現するこ
とができる。
された場合に、リセット中にＥＡ／端子Ｄの状態を記憶
する手段（ＥＡ／端子状態記憶部）と、そのＥＡ／端子
状態記憶部の記憶データをＥＡ／端子情報としてＣＰＵ
部５に入力する手段を設けることにより、ＥＡ／端子Ｄ
を開発ツール用専用端子とすることができる。また、デ
バッグ用インタフェース部１の機能として、例えばデー
タ入力があった場合に、デバッグ用タイマ等を用意し、
定められた時間内にデバッグ用回路部３へのデータ設定
／読み出しを行うことにより、発振端子２を利用するこ
となく、ＥＡ／端子Ｄのみでデバッグ機能を実現するこ
とができる。
【００２９】また、デバッグ用回路の代わりに、チップ
テスト用回路を内蔵するようにしても本発明が適用でき
ることは言うまでもない。なお、本発明は、上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々変形することが可能であり、それらを本発明の範囲か
ら排除するものではない。
テスト用回路を内蔵するようにしても本発明が適用でき
ることは言うまでもない。なお、本発明は、上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々変形することが可能であり、それらを本発明の範囲か
ら排除するものではない。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、デバッグモード指定時に、リセット中のＥＡ／
端子の状態を記憶する手段を設けることにより、デバッ
グモード時にＥＡ／端子を開発ツール専用端子に変更す
ることができる。更に、デバッグモード時に発振端子の
出力側を開発ツール専用端子にすることにより、チップ
内のデバッグ用回路のデータ入出力端子として利用する
ことができる。
よれば、デバッグモード指定時に、リセット中のＥＡ／
端子の状態を記憶する手段を設けることにより、デバッ
グモード時にＥＡ／端子を開発ツール専用端子に変更す
ることができる。更に、デバッグモード時に発振端子の
出力側を開発ツール専用端子にすることにより、チップ
内のデバッグ用回路のデータ入出力端子として利用する
ことができる。
【００３１】これにより、パッケージのピン数を増加さ
せることなく、また、ポート端子の使用に制限を与える
ことがなく、デバッグモード指定時において、ＥＡ／端
子及び発振端子の一方をチップ内のデバッグ回路部への
データ入出力端子として解放し、シングルチップマイク
ロコンピュータ（量産チップ）と同一パッケージで簡単
にデバッグ機能を付加することができる。
せることなく、また、ポート端子の使用に制限を与える
ことがなく、デバッグモード指定時において、ＥＡ／端
子及び発振端子の一方をチップ内のデバッグ回路部への
データ入出力端子として解放し、シングルチップマイク
ロコンピュータ（量産チップ）と同一パッケージで簡単
にデバッグ機能を付加することができる。
【００３２】このように、量産パッケージと同一パッケ
ージでエミレーション中にチップ内の情報を取り扱うこ
とができる。
ージでエミレーション中にチップ内の情報を取り扱うこ
とができる。
【図１】本発明の実施例を示すシングルチップマイクロ
コンピュータのシングルチップマイクロコンピュータモ
ード選択時の回路図である。
コンピュータのシングルチップマイクロコンピュータモ
ード選択時の回路図である。
【図２】本発明の実施例を示すシングルチップマイクロ
コンピュータのデバッグモードのリセット時の回路図で
ある。
コンピュータのデバッグモードのリセット時の回路図で
ある。
【図３】本発明の実施例を示すシングルチップマイクロ
コンピュータのデバッグモード選択時の回路図である。
コンピュータのデバッグモード選択時の回路図である。
【図４】本発明の一実施例を示すＥＡ／端子状態記憶部
の回路図である。
の回路図である。
【図５】本発明の一実施例を示すＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｈ”の場合の波形
図である。
の動作を示すデバッグモード信号が“Ｈ”の場合の波形
図である。
【図６】本発明の一実施例を示すＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｌ”の場合の波形
図である。
の動作を示すデバッグモード信号が“Ｌ”の場合の波形
図である。
【図７】本発明の一実施例を示すデバッグ用回路のブロ
ック図である。
ック図である。
Ｄ ＥＡ／端子 Ｅ 発振端子１ Ｆ 発振端子２ ＳＷ１〜３ スイッチ １ デバック用インタフェース部 ２ ＥＡ／端子状態記憶部 ３ デバック用回路部 ４ 発振部 ５ チップのＣＰＵ部 １１，３３ インバータ １２，１３，３１，３４ ＯＲゲート １４ Ｆ／Ｆ回路 １５，３２ ＡＮＤゲート ２１ 入力レジスタ ２２ 出力レジスタ ２３ アドレス解析部 ２６ Ａｃｃラッチ ２７ Ｂレジスタラッチ ２８ タイミング生成部 ２９ デバッグ用バス
Claims (2)
- 【請求項１】 シングルチップマイクロコンピュータモ
ードとデバッグモードの選択機能を持つシングルチップ
マイクロコンピュータにおいて、（ａ）デバッグモード
選択時に、リセット中のＥＡ／端子の状態を記憶し、前
記チップのＣＰＵ部に記憶情報をＥＡ／端子入力として
与えるＥＡ／端子状態記憶手段と、（ｂ）デバッグモー
ド時にＥＡ／端子を前記チップのデバッグ用端子に切り
換えるＥＡ／端子接続切り換え手段とを具備することを
特徴とするシングルチップマイクロコンピュータ。 - 【請求項２】 前記チップのＥＡ／端子よりデバッグ情
報の設定／読み出しを行うことを特徴とする請求項１記
載のシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114334A JPH06324906A (ja) | 1993-05-17 | 1993-05-17 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114334A JPH06324906A (ja) | 1993-05-17 | 1993-05-17 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324906A true JPH06324906A (ja) | 1994-11-25 |
Family
ID=14635201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114334A Withdrawn JPH06324906A (ja) | 1993-05-17 | 1993-05-17 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324906A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| US7353426B2 (en) | 2004-03-25 | 2008-04-01 | Nec Electronics Corporation | Switcher for debugging and debugging method |
| JP2009093484A (ja) * | 2007-10-10 | 2009-04-30 | Sumitomo Wiring Syst Ltd | 電子ユニット |
| JP2009099054A (ja) * | 2007-10-18 | 2009-05-07 | Fujitsu Microelectronics Ltd | 半導体集積回路及びデバッグモード決定方法 |
-
1993
- 1993-05-17 JP JP5114334A patent/JPH06324906A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| US6708304B1 (en) | 1998-04-03 | 2004-03-16 | Renesas Technology Corporation | Semiconductor device |
| JP3917817B2 (ja) * | 1998-04-03 | 2007-05-23 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7353426B2 (en) | 2004-03-25 | 2008-04-01 | Nec Electronics Corporation | Switcher for debugging and debugging method |
| JP2009093484A (ja) * | 2007-10-10 | 2009-04-30 | Sumitomo Wiring Syst Ltd | 電子ユニット |
| JP2009099054A (ja) * | 2007-10-18 | 2009-05-07 | Fujitsu Microelectronics Ltd | 半導体集積回路及びデバッグモード決定方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| US6668339B1 (en) | Microprocessor having a debug interruption function | |
| JP2927108B2 (ja) | インサーキットエミュレータ | |
| US4672534A (en) | Integrated circuit device incorporating a data processing unit and a ROM storing applications program therein | |
| JPS63301339A (ja) | コンピュ−タ装置 | |
| JPH0869391A (ja) | データ・プロセッサとその方法 | |
| JPS62249264A (ja) | デ−タ処理装置 | |
| JPH06324906A (ja) | シングルチップマイクロコンピュータ | |
| JPS6360424B2 (ja) | ||
| JP3198997B2 (ja) | マイクロコンピュータ及びそのバーンインテスト方法 | |
| US20050192791A1 (en) | Method for emulating an integrated circuit and semiconductor chip for practicing the method | |
| JPS646489B2 (ja) | ||
| JP3264665B2 (ja) | マイクロコンピュータ | |
| JPH01239485A (ja) | 大規模集積回路 | |
| JP2581080B2 (ja) | デバック用マイクロプロセッサ | |
| JP3071044B2 (ja) | マイクロコンピュータを備える半導体集積回路の試験方法 | |
| JPS6043757A (ja) | １チツプのマイクロコンピユ−タ | |
| JP3066063U (ja) | 回復能力を有するフラッシュメモリ | |
| JPH03217988A (ja) | １チップマイクロコンピュータ | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JPH0716188Y2 (ja) | テストモード指定回路 | |
| JPH06161809A (ja) | 半導体集積回路装置 | |
| JPS61112248A (ja) | テスト容易な論理大規模集積回路 | |
| US20030154369A1 (en) | Single chip microcomputer | |
| JPS6220960Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |