JPH117767A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩにおける外部からの入力信号をラッチす
るタイミングを同じにすることで、入力信号に要求され
るセットアップ／ホールド時間を低減する半導体集積回
路の提供。 【解決手段】ＬＳＩの周辺部に２つの配線をループ状に
配置し、これら２つの配線上の信号を任意の位置で取り
出し、２つの信号を時間で積分して和をとり、その和が
あるしきい値になったとき、外部から入力される信号を
ラッチする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にラッチ回路のタイミング制御に用いて好適な
回路に関する。

【０００２】

【従来の技術】ＬＳＩが大規模化、高集積化するにとも
ない、アルミ配線における遅延が様々なところで問題と
なっている。この問題に対処する従来の論理回路とし
て、例えば特開平６−２３６６８４号公報には、ダイナ
ミックＲＡＭ（ランダムアクセスメモリ）において、配
線長を同じにすることにより配線遅延を解消している。
以下、この従来技術について簡単に説明する。図４は、
上記特開平６−２３６６８４号公報に提案されるダイナ
ミックＲＡＭのチップの概略構成を示す図である。

【０００３】図４に示すように、メインワードデコーダ
列の延長線上の周辺回路に、ワード線選択電源活性化信
号線Ｓ１の駆動回路Ｃ２を配置する。すると、駆動回路
Ｃ２から出力されたワード線選択電源制御回路Ｃ３を駆
動する信号が、信号線Ｓ１を流れる方向と、メインワー
ド線ＭＷＬでの流れる方向とが一致する。その上で制御
回路Ｃ３を、ワードドライバ列ＷＤと同間隔で配置し、
この制御回路Ｃ３によって制御されるワード線選択電源
駆動回路Ｃ４を、ワードドライバ列ＷＤの端に配置し、
信号線Ｓ１の太さを調整すると、メインワード線と信号
線Ｓ１の配線遅延が一致し、遅延を最小限にできる。

【０００４】しかも、センスアンプ電源回路活性化信号
の駆動回路をセンスアンプ列とメインワードデコーダ列
の交点に配置するので、メインワード線とセンスアンプ
電源活性化信号の配線遅延を揃えることができ、さらに
高速になる。

【０００５】

【発明が解決しようとする課題】上記した構成は、アレ
イの中の一つのセルに入力する２つの信号のタイミング
が配線遅延によってずれる場合には、有効に機能する。

【０００６】しかし、ロジックＬＳＩの入力ピンからの
信号をラッチする信号のように、単一のゲートによって
長い配線をドライブ（駆動）し、これを、配線上のすべ
ての位置で同じタイミングにしたい場合には、上記方式
を適用することはできない。なぜなら、タイミングを合
わせたい信号は、すべて同じ配線の異なる位置で取り出
したものだからである。

【０００７】一般的に、ＬＳＩへの入力信号は、内部回
路と同期をとるためにクロックに同期した信号によりラ
ッチされる。以下では、このクロックに同期した信号を
「ラッチ信号」と呼ぶ。ラッチ信号は、通常、一つのゲ
ートでドライブされ、周辺部のラッチ回路に入力する。

【０００８】しかし、ラッチ回路が周辺部にあるため個
々のラッチ回路からラッチ信号をドライブするゲートま
での距離は、ラッチ回路の位置によりばらつきがある。
その結果、ラッチ信号がラッチ回路に到達する時間が、
各ラッチ回路の位置に依存するようになる。このため、
入力ピンからＬＳＩに入力される信号は、そのばらつき
の範囲に、個々のラッチ回路が持つセットアップ／ホー
ルド時間を足した時間だけ値を保持しなくてはならな
い。

【０００９】近年、チップサイズが大きくなるに従い、
この配線遅延による、ラッチ信号のタイミングのばらつ
きが増大してきている。このラッチ信号のばらつき時間
は、前述したとおり、入力信号に要求される信号の幅と
なるので、基板上のクロック周波数が増大している現在
では非常に重要な問題となっている。

【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＬＳＩにおける
外部からの入力信号をラッチするタイミングを同じにす
ることにより、入力信号に要求されるセットアップ／ホ
ールド時間を低減する半導体集積回路を提供することに
ある。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＬＳＩにおいて入力信号をラッチする信
号をすべての周辺部で同時に発生させるために、周辺部
に二重かつ逆方向に配置したラッチ信号の配線の信号を
積分し二つの和をとり、その値があるしきい値に達した
ところで実際にラッチする信号を発生させる。

【００１２】［作用］本発明によれば周辺部で外部入力
信号をラッチするタイミングがラッチ回路の位置に依存
しなくなるので、外部入力信号のラッチ回路でのセット
アップ（Ｓｅｔｕｐ）／ホールド（Ｈｏｌｄ）時間を短
くすることができる。

【００１３】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、半導体チップの周辺部に、ループ状の、互いに同一
長さ（Ｌとする）の隣接して配置された第１、第２の配
線（図１の２、３）を備え、上記各配線の一端には信号
が共通に入力され、各配線の他端は開放状態とされ、第
１の配線（図１の２）の一端（ｘ＝０）からの任意の長
さｘの位置の信号と、第２の配線（図２の３）の一端か
ら長さＬ−ｘの位置の信号とをそれぞれ同一時間（Ｔ）
積分し、それぞれの積分結果の和を出力する積分回路
（図１の５）と、積分の和出力がある一定の値に達した
ときに外部信号をラッチする論理回路と、を備えてい
る。

【００１４】本発明の実施の形態においては、上記論理
回路は、好ましくは、積分結果の和出力を入力とし、該
入力がしきい値を過ぎた時に出力論理がスイッチングす
る論理ゲート（図１の６）と、この論理ゲートの出力を
受けて外部から入力される信号をラッチして内部回路に
出力するラッチ回路（図１の７）と、を備えて構成され
る。

【００１５】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。

【００１６】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、本実施例において
は、半導体チップの周辺部に、第１の配線２と第２の配
線３を設ける。ラッチ信号を発生するゲート１の出力端
を、第１配線２の一端と第２の配線３の一端に、ラッチ
信号が互いに逆向きに進行するように接続する。図で
は、ゲート１からの出力信号は第１の配線２を時計方向
に、第１の配線２の外側の第２の配線３を反時計方向に
進む。第１の配線２と第２の配線３の他端はともにオー
プンとする。また図では、第１の配線２、第２の配線３
は、チップ周辺を一周するループ状に配設されている。

【００１７】第１の配線２及び第２の配線３の長さをＬ
とする。第１の配線２のゲート１の出力端に接続されて
いるほうの端を位置ｘ＝０とする。当然、第２の配線２
のオープン端子と、第２の配線３のゲート１の出力端に
接続されているほうの端の位置（距離）は、ｘ＝Ｌとな
る（一次元座標による）。

【００１８】内側の第１の配線２と外側の第２の配線３
の間隔は配線長Ｌに比べて非常に小さいので、第１の配
線２と第２の配線３の長さは同じと考えることができ
る。

【００１９】チップの周辺部の任意の位置ｘに（ｘは配
線の位置ｘに対応）、積分回路５を配置する。配置され
る積分回路５の数は、電源Ｖ_DD、ＧＮＤを除く入力ピン
の数を最大とする、２以上の自然数である。

【００２０】第１の配線２、第２の配線３からそれぞれ
バッファ４、４′を介して、積分回路５の入力端に接続
する。このバッファ４、４′は、第１の配線２、第２の
配線３の容量を下げ、かつ、ラッチ信号の波形を整える
ためのものである。すべてのバッファ４、４′の遅延
（伝搬遅延時間）は同じとされる。

【００２１】積分回路５は、２つの入力と１つの出力を
持ち、入力した２つの信号を時間ｔで積分し、２つの信
号の積分値（ＧＮＤとの電位差）を足して積分回路５の
出力とする。積分回路５の出力は、インバータ６を介し
て、ラッチ７回路のラッチ制御信号入力端に入力され
る。

【００２２】複数の積分回路５を備えている場合、積分
回路５の出力を反転する全てのインバータ６のしきい値
電圧Ｖtは、後述する値に設定される。

【００２３】ラッチ７は、外部からの入力信号を、イン
バータ６の出力信号でラッチしてその出力を内部回路へ
供給し、内部信号と同期をとるための回路である。

【００２４】図２は、本発明の一実施例の動作を説明す
るためのタイミング波形図である。また、図３は、本発
明の一実施例の動作理論を説明するためのグラフであ
る。

【００２５】図１乃至図３を参照して、本発明の一実施
例の動作について以下に詳細に説明する。

【００２６】ｔ＝０においてゲート（反転バッファ）１
より、ＨｉｇｈからＬｏｗに遷移する信号Ａが出力され
たものとする（図２参照）。

【００２７】第１の配線２、第２の配線３の信号をそれ
ぞれＡ₁、Ａ₂とする。

【００２８】位置ｘが、０≦ｘ＜Ｌ／２のとき、配線遅
延により、Ａ₁はＡ₂よりも早く位置ｘに到達する。

【００２９】同様に、位置ｘがＬ／２≦ｘ＜Ｌのとき、
Ａ₂はＡ₁より早くｘに到達する。

【００３０】このとき、位置ｘに早く到達する信号をｙ
₁、遅れてくる信号をｙ₂とする。

【００３１】位置ｘでのｙ₁、ｙ₂を、図２に示す。

【００３２】位置ｘにおけるｙ₁の遅延時間ｔ＝ｔ₁は次
式で与えられる。

【００３３】ｔ₁＝ｋｘ …(1)

【００３４】同様に、ｙ₂の遅延時間ｔ＝ｔ₂は次式で与
えられる。

【００３５】ｔ₂＝ｋ（Ｌ−ｘ） …(2)

【００３６】上式（１）、（２）において、ｋは遅延係
数である。

【００３７】ここで、ｙ₁とｙ₂の和を、時間ｔ＝０から
ｔ＝Ｔまで積分しこれをＳとすると、Ｓは次式（３）で
与えられる。

【００３８】

【数１】

【００３９】ここでｙ₁、ｙ₂は、次式（４）となる。

【００４０】

【数２】

【００４１】上式（４）でＷは信号Ａのパルス幅であ
る。すなわち、信号ｙ１は位置ｘに時刻ｔ１で到着する
ため、ｙ１は時刻ｔ１より前では０であり、ｔ１以後ｔ
１＋Ｗより前の間で１、時刻ｔ１＋Ｗ以後０となり、ｙ
２は時刻ｔ２より前では０であり、ｔ２以後ｔ１＋Ｗよ
り前の間で１、時刻ｔ２＋Ｗ以後０となる。

【００４２】したがって、ｙ₁＋ｙ₂は次式（５）で与え
られ、よって、Ｓは次式（６）で与えられる。

【００４３】

【数３】

【００４４】

【数４】

【００４５】上式（６）に上式（１）、式（２）を代入
すると、Ｓは次式（７）で表すことができる。

【００４６】

【数５】

【００４７】図３は、上式（７）をグラフに示したもの
である。

【００４８】 Ｓ＝２Ｔ−ｋＬ (ｋ(Ｌ−ｘ)≦Ｔ＜ｋｘ＋Ｗ)…(8) は、位置ｘによらず、積分値Ｓが時間Ｔのみで決まる領
域の範囲を示している。

【００４９】そして、この範囲に時間Ｔが存在するため
には、 ｋ（Ｌ−ｘ）≦ｋｘ＋Ｗ …(9) が条件となる。

【００５０】上式（９）は次式（１０）のように変形で
きる。

【００５１】ｋＬ−Ｗ≦２ｋｘ …(10)

【００５２】これが０≦ｘ＜Ｌにおいて成り立つために
は、 ｋＬ−Ｗ≦０ ｋＬ≦Ｗ …(11) が成り立たなくてはならない。

【００５３】すなわち、チップ一周分の配線遅延が、信
号の幅Ｗをこえないとき、位置ｘに依存しない積分値Ｓ
が存在する。

【００５４】ｘ＝０、ｋＬ＝Ｗのとき、 Ｓ＝Ｔ （０≦Ｔ＜２Ｗ） …(12) となり、上式（７）に代入すると、 Ｓ＝Ｔ＝ｋＬ …(13) となり、積分値ＳがＳ＝ｋＬになる時間Ｔは、位置ｘに
関係なく、Ｔ＝ｋＬになることがわかる。

【００５５】このように、チップ周辺部に配置した積分
回路５で第１、第２の配線２、３の２つの信号を積分し
て、その和が一定の値に達したときに、外部信号をラッ
チすれば、半導体チップのすべての周辺部でラッチ信号
が発生してから、一定時間後に、外部信号をラッチする
ことができる。

【００５６】具体的には、信号Ａは、そのハイレベル、
ローレベルが、Ｖ_H＝Ｖ_DD電位、Ｖ_L＝ＧＮＤ電位で、積
分回路５は理想的なものとし、時間ｔ＝０からｔ＝２Ｗ
まで積分したときに、 Ｓ＝２Ｖ_DDＷ …(14) を電圧として出力するものとすると、 Ｓ＝ｋＬＶ_DD のときの時間ｔは、位置ｘによらず、 ｔ＝ｋＬ …(15) となる。

【００５７】すなわち、インバータ６の、しきい値電圧
Ｖ_Tを、 Ｖ_T＝ｋＬＶ_DD …(16) とすれば、すべてのラッチ７は、ゲート１の出力が立ち
上がってから、 ｔ＝ｋＬ …(17) 後に外部入力信号をラッチする。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
外部入力信号をラッチするチップ周辺部に備えられたラ
ッチ回路が、位置に依存せず同時にラッチすることがで
きるため、ＬＳＩに入力する信号のセットアップ／ホー
ルド時間を短縮する、という効果を奏する。このため、
本発明によれば、システム全体のスピードを向上する。

【００５９】その理由は、本発明においては、半導体チ
ップの周辺部に互いに隣接する２つの配線をループ状に
配置し、該２つの配線上の信号を任意の位置で取り出
し、該２つの信号を時間で積分して和をとり、該和があ
るしきい値になった時点で外部から入力される信号をラ
ッチする回路手段を一又は複数含む、ように構成したた
めである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を示す波形図である。

【図３】本発明の一実施例の動作原理を示すグラフであ
る。

【図４】従来技術のチップの構成を示す図である。

【符号の説明】

１ ゲート ２ 配線 ３ 配線 ４ バッファ ５ 積分回路 ６ インバータ ７ ラッチ

Claims (6)

【特許請求の範囲】
1. 【請求項１】２つの配線からの信号を積分した信号か
   ら、チップ周辺部で外部入力信号を同時にラッチできる
   ようにした論理回路を含むことを特徴とする半導体集積
   回路。
2. 【請求項２】外部からの信号をラッチして内部回路に供
   給する回路を含む半導体集積回路において、 半導体チップの周辺部に互いに隣接する２つの配線をル
   ープ状に配置し、 該２つの配線上の信号を任意の位置で取り出し、該２つ
   の信号を時間で積分して和をとり、該和があるしきい値
   になった時点で外部から入力される信号をラッチする回
   路手段を一又は複数含むことを特徴とする半導体集積回
   路。
3. 【請求項３】外部からの信号をラッチして内部回路に供
   給する回路を含む半導体集積回路において、 半導体チップの周辺部に、ループ状の、互いに同一長さ
   （Ｌとする）の隣接して配置された第１、及び第２の配
   線を備え、 前記第１、及び第２の配線の一端には信号が共通に入力
   され、該入力された信号は前記第１、及び第２の配線を
   逆方向に進行し、 前記第１の配線の前記一端からの任意の長さｘの位置で
   の信号と、前記第２の配線の前記一端からＬ−ｘの位置
   での信号と、をそれぞれ同一時間積分し、積分結果の和
   を出力する第１の回路手段と、 前記積分の和出力の値がある一定の値に達したときに外
   部信号をラッチする第２の回路手段と、 を備えたことを特徴とする半導体集積回路。
4. 【請求項４】前記第１、及び第２の配線の他端が開放状
   態とされていることを特徴とする請求項３記載の半導体
   集積回路。
5. 【請求項５】前記第２の回路手段が、 前記積分の和出力を入力とし、該入力があるレベル
   （「しきい値」という）に達した時に出力論理がスイッ
   チングする論理ゲートと、 前記論理ゲートの出力を受けて外部から入力される信号
   をラッチして内部回路に出力するラッチ回路と、 を備えたことを特徴とする請求項３記載の半導体集積回
   路。
6. 【請求項６】前記各配線の配線遅延が、前記配線の一端
   から入力される信号のパルス幅を超えず、且つ、前記第
   １の回路手段における前記信号の積分時間が、前記積分
   結果の和出力が、前記配線上の位置ｘによらず前記積分
   時間のみで定められる範囲とされた、ことを特徴とする
   請求項３記載の半導体集積回路。