JPH118356A - 誘電体素子、誘電体メモリおよびその製造方法 - Google Patents
誘電体素子、誘電体メモリおよびその製造方法Info
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- JPH118356A JPH118356A JP9158809A JP15880997A JPH118356A JP H118356 A JPH118356 A JP H118356A JP 9158809 A JP9158809 A JP 9158809A JP 15880997 A JP15880997 A JP 15880997A JP H118356 A JPH118356 A JP H118356A
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Abstract
(57)【要約】
【課題】 強誘電体薄膜の側壁への導電性材料の付着ま
たは堆積による信頼性および歩留りの低下が防止された
誘電体メモリおよびその製造方法を提供することであ
る。 【解決手段】 シリコン基板１のチャネル領域６上にゲ
ート絶縁膜２および第１の下部電極３が形成され、第１
の下部電極３およびゲート絶縁膜２を覆うようにシリコ
ン基板１上に層間絶縁膜７が形成される。層間絶縁膜７
上にはバッファ層８が形成され、第１の下部電極３上の
層間絶縁膜７およびバッファ層８にコンタクト孔９が形
成される。コンタクト孔９内には接続層１０および第２
の下部電極１２が形成される。第２の下部電極１２の上
面に接触するようにバッファ層８上に、強誘電体薄膜１
３および上部電極１４が順に形成される。
たは堆積による信頼性および歩留りの低下が防止された
誘電体メモリおよびその製造方法を提供することであ
る。 【解決手段】 シリコン基板１のチャネル領域６上にゲ
ート絶縁膜２および第１の下部電極３が形成され、第１
の下部電極３およびゲート絶縁膜２を覆うようにシリコ
ン基板１上に層間絶縁膜７が形成される。層間絶縁膜７
上にはバッファ層８が形成され、第１の下部電極３上の
層間絶縁膜７およびバッファ層８にコンタクト孔９が形
成される。コンタクト孔９内には接続層１０および第２
の下部電極１２が形成される。第２の下部電極１２の上
面に接触するようにバッファ層８上に、強誘電体薄膜１
３および上部電極１４が順に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体膜を有する
誘電体素子、ゲート部分に誘電体膜が用いられた誘電体
メモリおよびその製造方法に関する。
誘電体素子、ゲート部分に誘電体膜が用いられた誘電体
メモリおよびその製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）のゲー
ト部分に強誘電体薄膜からなるキャパシタが設けられた
メモリは、非破壊読み出しが可能な不揮発性メモリとし
て知られている。このような強誘電体メモリの構造とし
ては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩ
Ｓ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩ
Ｓ（金属・強誘電体・金属・絶縁体・半導体）構造など
が提案されている。
ト部分に強誘電体薄膜からなるキャパシタが設けられた
メモリは、非破壊読み出しが可能な不揮発性メモリとし
て知られている。このような強誘電体メモリの構造とし
ては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩ
Ｓ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩ
Ｓ（金属・強誘電体・金属・絶縁体・半導体）構造など
が提案されている。
【０００３】ＭＦＳ構造の強誘電体メモリでは、ＦＥＴ
のゲート絶縁膜として強誘電体薄膜が設けられているの
で、強誘電体薄膜が半導体基板と直接接触する。そのた
め、強誘電体薄膜と半導体基板との界面で構成原子の反
応や相互拡散が起こる。その結果、素子特性が劣化し、
信頼性が低下する。
のゲート絶縁膜として強誘電体薄膜が設けられているの
で、強誘電体薄膜が半導体基板と直接接触する。そのた
め、強誘電体薄膜と半導体基板との界面で構成原子の反
応や相互拡散が起こる。その結果、素子特性が劣化し、
信頼性が低下する。
【０００４】ＭＦＩＳ構造の強誘電体メモリでは、半導
体基板と強誘電体薄膜との間に構成原子の相互拡散を防
止するための拡散バリア層（バッファ層）として絶縁膜
が設けられている。しかしながら、絶縁膜の拡散バリア
特性は十分ではなく、強誘電体薄膜と半導体基板との界
面における構成原子の反応や相互拡散の問題が十分に解
決されていない。
体基板と強誘電体薄膜との間に構成原子の相互拡散を防
止するための拡散バリア層（バッファ層）として絶縁膜
が設けられている。しかしながら、絶縁膜の拡散バリア
特性は十分ではなく、強誘電体薄膜と半導体基板との界
面における構成原子の反応や相互拡散の問題が十分に解
決されていない。
【０００５】そこで、ＭＦＭＩＳ構造の強誘電体メモリ
では、半導体基板に形成された通常のＦＥＴのゲート電
極上に強誘電体薄膜からなるキャパシタ（以下、強誘電
体キャパシタと呼ぶ。）が形成されている。
では、半導体基板に形成された通常のＦＥＴのゲート電
極上に強誘電体薄膜からなるキャパシタ（以下、強誘電
体キャパシタと呼ぶ。）が形成されている。
【０００６】図７は従来のＭＦＭＩＳ構造の強誘電体メ
モリの一例を示す模式的断面図である。
モリの一例を示す模式的断面図である。
【０００７】図７において、ｐ型シリコン基板２１の表
面に、所定間隔を隔ててｎ+ 層からなるソース領域２２
およびｎ+ 層からなるドレイン領域２３が形成されてい
る。ソース領域２２とドレイン領域２３との間のシリコ
ン基板２１の領域がチャネル領域２４となる。チャネル
領域２４上には、ゲート酸化膜２５、浮遊ゲート電極２
６、強誘電体薄膜２７および制御ゲート電極２８が順に
形成されている。
面に、所定間隔を隔ててｎ+ 層からなるソース領域２２
およびｎ+ 層からなるドレイン領域２３が形成されてい
る。ソース領域２２とドレイン領域２３との間のシリコ
ン基板２１の領域がチャネル領域２４となる。チャネル
領域２４上には、ゲート酸化膜２５、浮遊ゲート電極２
６、強誘電体薄膜２７および制御ゲート電極２８が順に
形成されている。
【０００８】ここで、図７の強誘電体メモリの動作原理
について説明する。制御ゲート電極２８に強誘電体薄膜
２７を分極反転させるために十分な正電圧を印加し、再
び制御ゲート電極２８の電圧を０とする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が負に
帯電し、浮遊ゲート電極２６との界面が正に帯電する。
について説明する。制御ゲート電極２８に強誘電体薄膜
２７を分極反転させるために十分な正電圧を印加し、再
び制御ゲート電極２８の電圧を０とする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が負に
帯電し、浮遊ゲート電極２６との界面が正に帯電する。
【０００９】この場合、浮遊ゲート電極２６の強誘電体
薄膜２７との界面が負に帯電し、ゲート酸化膜２５との
界面が正に帯電し、ソース領域２２とドレイン領域２３
との間のチャネル領域２４に反転層が形成される。その
結果、制御ゲート電極２８の電圧が０にもかかわらず、
ＦＥＴはオン状態となる。
薄膜２７との界面が負に帯電し、ゲート酸化膜２５との
界面が正に帯電し、ソース領域２２とドレイン領域２３
との間のチャネル領域２４に反転層が形成される。その
結果、制御ゲート電極２８の電圧が０にもかかわらず、
ＦＥＴはオン状態となる。
【００１０】逆に、制御ゲート電極２８に強誘電体薄膜
２７を分極反転させるために十分な負電圧を印加し、再
び制御ゲート電極２８の電圧を０にする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が正に
帯電し、浮遊ゲート電極２６との界面が負に帯電する。
２７を分極反転させるために十分な負電圧を印加し、再
び制御ゲート電極２８の電圧を０にする。それにより、
強誘電体薄膜２７の制御ゲート電極２８との界面が正に
帯電し、浮遊ゲート電極２６との界面が負に帯電する。
【００１１】この場合、浮遊ゲート電極２６の強誘電体
薄膜２７との界面が正に帯電し、ゲート酸化膜２５との
界面が負に帯電する。その結果、ソース領域２２とドレ
イン領域２３との間のチャネル領域２４に反転層が形成
されず、ＦＥＴはオフ状態となる。
薄膜２７との界面が正に帯電し、ゲート酸化膜２５との
界面が負に帯電する。その結果、ソース領域２２とドレ
イン領域２３との間のチャネル領域２４に反転層が形成
されず、ＦＥＴはオフ状態となる。
【００１２】このように、強誘電体薄膜２７が十分に分
極反転していると、制御ゲート電極２８に印加する電圧
を０にした後も、ＦＥＴを選択的にオン状態またはオフ
状態にすることができる。そのため、ソース・ドレイン
間の電流を検出することにより強誘電体メモリに記憶さ
れるデータ“１”および“０”を判別することが可能と
なる。
極反転していると、制御ゲート電極２８に印加する電圧
を０にした後も、ＦＥＴを選択的にオン状態またはオフ
状態にすることができる。そのため、ソース・ドレイン
間の電流を検出することにより強誘電体メモリに記憶さ
れるデータ“１”および“０”を判別することが可能と
なる。
【００１３】図７の強誘電体メモリでは、強誘電体薄膜
２７がＰｔ（白金）等の反応性の低い材料からなる浮遊
ゲート電極２６上に形成され、かつゲート酸化膜２５お
よび浮遊ゲート電極２６が拡散バリア層として働く。し
たがって、ＭＦＳ構造の強誘電体メモリやＭＦＩＳ構造
の強誘電体メモリに比べて、強誘電体薄膜と半導体基板
との間での構成原子の反応や相互拡散が防止される。
２７がＰｔ（白金）等の反応性の低い材料からなる浮遊
ゲート電極２６上に形成され、かつゲート酸化膜２５お
よび浮遊ゲート電極２６が拡散バリア層として働く。し
たがって、ＭＦＳ構造の強誘電体メモリやＭＦＩＳ構造
の強誘電体メモリに比べて、強誘電体薄膜と半導体基板
との間での構成原子の反応や相互拡散が防止される。
【００１４】図８は従来のＭＦＭＩＳ構造の強誘電体メ
モリの他の例を示す模式的断面図である。図８の強誘電
体メモリは、特開平５−３２７０６２号公報に開示され
ている。
モリの他の例を示す模式的断面図である。図８の強誘電
体メモリは、特開平５−３２７０６２号公報に開示され
ている。
【００１５】図８において、ｎ+ シリコン基板３１の表
面に、所定間隔を隔ててｐ+ 層からなるソース領域３４
およびｐ+ 層からなるドレイン領域３５が形成されてい
る。ソース領域３４とドレイン領域３５との間のシリコ
ン基板３１の領域がチャネル領域３６となる。チャネル
領域３６上にゲート酸化膜３２が形成され、ゲート酸化
膜３２上に第１の下部電極３３が形成されている。
面に、所定間隔を隔ててｐ+ 層からなるソース領域３４
およびｐ+ 層からなるドレイン領域３５が形成されてい
る。ソース領域３４とドレイン領域３５との間のシリコ
ン基板３１の領域がチャネル領域３６となる。チャネル
領域３６上にゲート酸化膜３２が形成され、ゲート酸化
膜３２上に第１の下部電極３３が形成されている。
【００１６】シリコン基板３１上および第１の下部電極
３３上には層間絶縁膜３７が形成されている。第１の下
部電極３３上の層間絶縁膜３７には、コンタクト孔３９
が形成され、そのコンタクト孔３９内に配線層４０が形
成されている。
３３上には層間絶縁膜３７が形成されている。第１の下
部電極３３上の層間絶縁膜３７には、コンタクト孔３９
が形成され、そのコンタクト孔３９内に配線層４０が形
成されている。
【００１７】ソース領域３４上およびドレイン領域３５
上の層間絶縁膜３７にはそれぞれコンタクト孔が設けら
れ、それらのコンタクト孔内にそれぞれ配線層４５，４
６が形成されている。
上の層間絶縁膜３７にはそれぞれコンタクト孔が設けら
れ、それらのコンタクト孔内にそれぞれ配線層４５，４
６が形成されている。
【００１８】さらに、第１の下部電極３３に接続された
配線層４０上に第２の下部電極４２が形成されている。
第２の下部電極４２上に強誘電体薄膜４３が形成され、
強誘電体薄膜４３上に上部電極４４が形成されている。
また、ソース領域３４およびドレイン領域３５に接続さ
れる配線層４５，４６上にそれぞれオーミック電極４
７，４８が形成されている。
配線層４０上に第２の下部電極４２が形成されている。
第２の下部電極４２上に強誘電体薄膜４３が形成され、
強誘電体薄膜４３上に上部電極４４が形成されている。
また、ソース領域３４およびドレイン領域３５に接続さ
れる配線層４５，４６上にそれぞれオーミック電極４
７，４８が形成されている。
【００１９】図８の強誘電体メモリにおいては、強誘電
体薄膜４３がＰｔ等の反応性の低い材料からなる第２の
下部電極４２上に形成され、かつ第１の下部電極３３と
第２の下部電極４２との間に層間絶縁膜３７が設けられ
ているので、強誘電体薄膜４３とシリコン基板３１との
間での構成原子の反応や相互拡散がさらに防止されてい
る。
体薄膜４３がＰｔ等の反応性の低い材料からなる第２の
下部電極４２上に形成され、かつ第１の下部電極３３と
第２の下部電極４２との間に層間絶縁膜３７が設けられ
ているので、強誘電体薄膜４３とシリコン基板３１との
間での構成原子の反応や相互拡散がさらに防止されてい
る。
【００２０】
【発明が解決しようとする課題】図８の強誘電体メモリ
の製造においては、上部電極４４、強誘電体薄膜４３お
よび第２の下部電極４２をエッチングによりパターニン
グする際に、エッチングされた上部電極４４および第２
の下部電極４２の材料であるＰｔ（白金）等の導電性材
料が強誘電体薄膜４３の側壁に付着または堆積すること
がある。それにより、上部電極４４と第２の下部電極４
２との間で電流のリークが生じ、素子の信頼性が低下す
るとともに、製造歩留りが低下する。
の製造においては、上部電極４４、強誘電体薄膜４３お
よび第２の下部電極４２をエッチングによりパターニン
グする際に、エッチングされた上部電極４４および第２
の下部電極４２の材料であるＰｔ（白金）等の導電性材
料が強誘電体薄膜４３の側壁に付着または堆積すること
がある。それにより、上部電極４４と第２の下部電極４
２との間で電流のリークが生じ、素子の信頼性が低下す
るとともに、製造歩留りが低下する。
【００２１】本発明の目的は、誘電体膜の側壁への導電
性材料の付着または堆積による信頼性および歩留りの低
下が防止された誘電体素子およびその製造方法を提供す
ることである。
性材料の付着または堆積による信頼性および歩留りの低
下が防止された誘電体素子およびその製造方法を提供す
ることである。
【００２２】本発明の他の目的は、誘電体膜の側壁への
導電性材料の付着または堆積による信頼性および歩留り
の低下が防止された誘電体メモリおよびその製造方法を
提供することである。
導電性材料の付着または堆積による信頼性および歩留り
の低下が防止された誘電体メモリおよびその製造方法を
提供することである。
【００２３】
（１）第１の発明 第１の発明に係る誘電体素子は、絶縁層に形成されたコ
ンタクト孔内に導電層が設けられ、導電層上に誘電体膜
が形成されたものである。
ンタクト孔内に導電層が設けられ、導電層上に誘電体膜
が形成されたものである。
【００２４】本発明に係る誘電体素子においては、誘電
体膜に接触する導電層が絶縁層のコンタクト孔内に設け
られているので、誘電体膜のパターニング時に導電層の
材料が誘電体膜の側壁に付着または堆積しない。したが
って、誘電体膜の側壁への導電性材料の付着または堆積
による信頼性および歩留りの低下が防止される。
体膜に接触する導電層が絶縁層のコンタクト孔内に設け
られているので、誘電体膜のパターニング時に導電層の
材料が誘電体膜の側壁に付着または堆積しない。したが
って、誘電体膜の側壁への導電性材料の付着または堆積
による信頼性および歩留りの低下が防止される。
【００２５】（２）第２の発明 第２の発明に係る誘電体素子は、第１の導電層と、第１
の導電層を覆うように形成され、コンタクト孔を有する
絶縁層と、絶縁層のコンタクト孔内に設けられた第２の
導電層と、第２の導電層上に形成された誘電体膜とを備
えたものである。
の導電層を覆うように形成され、コンタクト孔を有する
絶縁層と、絶縁層のコンタクト孔内に設けられた第２の
導電層と、第２の導電層上に形成された誘電体膜とを備
えたものである。
【００２６】本発明に係る誘電体素子においては、誘電
体膜に接触する第２の導電層が絶縁層のコンタクト孔内
に設けられているので、誘電体膜のパターニングの際に
第２の導電層の材料が誘電体膜の側壁に付着または堆積
しない。したがって、誘電体膜の側壁への導電性材料の
付着または堆積による信頼性および歩留りの低下が防止
される。
体膜に接触する第２の導電層が絶縁層のコンタクト孔内
に設けられているので、誘電体膜のパターニングの際に
第２の導電層の材料が誘電体膜の側壁に付着または堆積
しない。したがって、誘電体膜の側壁への導電性材料の
付着または堆積による信頼性および歩留りの低下が防止
される。
【００２７】（３）第３の発明 第３の発明に係る誘電体素子は、第１または第２の発明
に係る誘電体素子の構成において、誘電体膜が強誘電体
膜であることを特徴とする。この場合、強誘電体膜を含
む誘電体素子の信頼性および歩留りが向上する。
に係る誘電体素子の構成において、誘電体膜が強誘電体
膜であることを特徴とする。この場合、強誘電体膜を含
む誘電体素子の信頼性および歩留りが向上する。
【００２８】（４）第４の発明 第４の発明に係る誘電体メモリは、半導体基板または半
導体層に所定間隔を隔てて形成された第１および第２不
純物領域と、第１および第２の不純物領域間の領域上に
形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され
た第１の下部電極層と、第１の下部電極層およびゲート
絶縁膜を覆うように半導体基板または半導体層上に形成
され、コンタクト孔を有する層間絶縁膜と、層間絶縁膜
のコンタクト孔内に形成され、第１の下部電極層に電気
的に接続される第２の下部電極層と、第２の下部電極層
の上面に接触するように層間絶縁膜上に形成された誘電
体膜と、誘電体膜上に形成された上部電極層とを備えた
ものである。
導体層に所定間隔を隔てて形成された第１および第２不
純物領域と、第１および第２の不純物領域間の領域上に
形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され
た第１の下部電極層と、第１の下部電極層およびゲート
絶縁膜を覆うように半導体基板または半導体層上に形成
され、コンタクト孔を有する層間絶縁膜と、層間絶縁膜
のコンタクト孔内に形成され、第１の下部電極層に電気
的に接続される第２の下部電極層と、第２の下部電極層
の上面に接触するように層間絶縁膜上に形成された誘電
体膜と、誘電体膜上に形成された上部電極層とを備えた
ものである。
【００２９】本発明に係る誘電体メモリにおいては、誘
電体膜の下面に接触する第２の下部電極層が層間絶縁膜
のコンタクト孔内に設けられている。それにより、上部
電極層および誘電体膜をパターニングする際に第２の下
部電極層の材料が誘電体膜の側壁へ付着または堆積しな
い。また、たとえ上部電極層の材料が誘電体膜の側壁へ
付着または堆積した場合でも、第２の下部電極層が層間
絶縁膜のコンタクト孔内に設けられているので、上部電
極層と第２の下部電極層との間で電流のリークが生じる
ことがない。したがって、誘電体膜の側壁への導電性材
料の付着または堆積による信頼性および歩留りの低下が
防止される。
電体膜の下面に接触する第２の下部電極層が層間絶縁膜
のコンタクト孔内に設けられている。それにより、上部
電極層および誘電体膜をパターニングする際に第２の下
部電極層の材料が誘電体膜の側壁へ付着または堆積しな
い。また、たとえ上部電極層の材料が誘電体膜の側壁へ
付着または堆積した場合でも、第２の下部電極層が層間
絶縁膜のコンタクト孔内に設けられているので、上部電
極層と第２の下部電極層との間で電流のリークが生じる
ことがない。したがって、誘電体膜の側壁への導電性材
料の付着または堆積による信頼性および歩留りの低下が
防止される。
【００３０】（５）第５の発明 第５の発明に係る誘電体メモリは、第４の発明に係る誘
電体メモリの構成において、コンタクト孔内の第２の下
部電極層下に形成され、第２の下部電極層を第１の下部
電極層に電気的に接続する接続層をさらに備えたもので
ある。
電体メモリの構成において、コンタクト孔内の第２の下
部電極層下に形成され、第２の下部電極層を第１の下部
電極層に電気的に接続する接続層をさらに備えたもので
ある。
【００３１】この場合、層間絶縁膜のコンタクト孔内に
接続層および第２の下部電極層が設けられ、接続層によ
りコンタクト孔内の第２の下部電極層が第１の下部電極
層に電気的に接続される。
接続層および第２の下部電極層が設けられ、接続層によ
りコンタクト孔内の第２の下部電極層が第１の下部電極
層に電気的に接続される。
【００３２】（６）第６の発明 第６の発明に係る誘電体メモリは、第４または第５の発
明に係る誘電体メモリの構成において、層間絶縁膜上に
形成されたバッファ層をさらに備えたものである。
明に係る誘電体メモリの構成において、層間絶縁膜上に
形成されたバッファ層をさらに備えたものである。
【００３３】この場合、誘電体膜がバッファ層を介して
層間絶縁膜上に形成されるので、層間絶縁膜上に形成さ
れる誘電体膜の応力が緩和され、誘電体膜にクラックが
生じることが防止されるとともに、誘電体膜と層間絶縁
膜との間で構成元素の反応や相互拡散が起こることが防
止される。
層間絶縁膜上に形成されるので、層間絶縁膜上に形成さ
れる誘電体膜の応力が緩和され、誘電体膜にクラックが
生じることが防止されるとともに、誘電体膜と層間絶縁
膜との間で構成元素の反応や相互拡散が起こることが防
止される。
【００３４】（７）第７の発明 第７の発明に係る誘電体メモリは、第４、第５または第
６の発明に係る誘電体メモリの構成において、誘電体膜
が強誘電体膜であることを特徴とする。この場合、強誘
電体膜を含む誘電体メモリの信頼性および歩留りが向上
する。
６の発明に係る誘電体メモリの構成において、誘電体膜
が強誘電体膜であることを特徴とする。この場合、強誘
電体膜を含む誘電体メモリの信頼性および歩留りが向上
する。
【００３５】（８）第８の発明 第８の発明に係る誘電体素子の製造方法は、第１の導電
層を形成する工程と、第１の導電層上に絶縁層を形成す
る工程と、絶縁層にコンタクト孔を形成する工程と、絶
縁層のコンタクト孔内に第２の導電層を形成する工程
と、第２の導電層上に誘電体膜を形成する工程と、誘電
体膜をパターニングする工程とを備えたものである。
層を形成する工程と、第１の導電層上に絶縁層を形成す
る工程と、絶縁層にコンタクト孔を形成する工程と、絶
縁層のコンタクト孔内に第２の導電層を形成する工程
と、第２の導電層上に誘電体膜を形成する工程と、誘電
体膜をパターニングする工程とを備えたものである。
【００３６】本発明に係る誘電体素子の製造方法におい
ては、第２の導電層を絶縁層のコンタクト孔内に形成す
るので、第２の導電層上に誘電体膜を形成し、誘電体膜
をパターニングする際に、第２の導電層の材料が誘電体
膜の側壁に付着または堆積しない。したがって、誘電体
素子の信頼性および歩留りが向上する。
ては、第２の導電層を絶縁層のコンタクト孔内に形成す
るので、第２の導電層上に誘電体膜を形成し、誘電体膜
をパターニングする際に、第２の導電層の材料が誘電体
膜の側壁に付着または堆積しない。したがって、誘電体
素子の信頼性および歩留りが向上する。
【００３７】（９）第９の発明 第９の発明に係る誘電体素子の製造方法は、第８の発明
に係る誘電体素子の製造方法において、誘電体膜が強誘
電体膜であることを特徴とする。この場合、強誘電体膜
を含む誘電体素子の信頼性および歩留りが向上する。
に係る誘電体素子の製造方法において、誘電体膜が強誘
電体膜であることを特徴とする。この場合、強誘電体膜
を含む誘電体素子の信頼性および歩留りが向上する。
【００３８】（１０）第１０の発明 第１０の発明に係る誘電体メモリの製造方法は、チャネ
ル領域上にゲート絶縁膜を形成する工程と、ゲート絶縁
膜上に第１の下部電極層を形成する工程と、第１の下部
電極層およびゲート絶縁膜を覆うように層間絶縁膜を形
成する工程と、層間絶縁膜にコンタクト孔を形成する工
程と、層間絶縁膜のコンタクト孔内に第１の下部電極層
に電気的に接続される第２の下部電極層を形成する工程
と、第２の下部電極層の上面に接触するように層間絶縁
膜上に誘電体膜を形成する工程と、誘電体膜上に上部電
極層を形成する工程と、上部電極層および誘電体膜をパ
ターニングする工程とを備えたものである。
ル領域上にゲート絶縁膜を形成する工程と、ゲート絶縁
膜上に第１の下部電極層を形成する工程と、第１の下部
電極層およびゲート絶縁膜を覆うように層間絶縁膜を形
成する工程と、層間絶縁膜にコンタクト孔を形成する工
程と、層間絶縁膜のコンタクト孔内に第１の下部電極層
に電気的に接続される第２の下部電極層を形成する工程
と、第２の下部電極層の上面に接触するように層間絶縁
膜上に誘電体膜を形成する工程と、誘電体膜上に上部電
極層を形成する工程と、上部電極層および誘電体膜をパ
ターニングする工程とを備えたものである。
【００３９】本発明に係る誘電体メモリの製造方法にお
いては、第２の下部電極層を層間絶縁膜のコンタクト孔
内に形成するので、第２の下部電極層上に誘電体膜およ
び上部電極層を順に形成し、上部電極層および誘電体膜
をパターニングする際に、第２の下部電極層の材料が誘
電体膜の側壁に付着または堆積しない。また、たとえ上
部電極層の材料が誘電体膜の側壁に付着または堆積して
も、第２の下部電極層が層間絶縁膜のコンタクト孔内に
設けられているので、上部電極層と第２の下部電極層と
の間に電流のリークが生じることがない。したがって、
誘電体メモリの信頼性および歩留りが向上する。
いては、第２の下部電極層を層間絶縁膜のコンタクト孔
内に形成するので、第２の下部電極層上に誘電体膜およ
び上部電極層を順に形成し、上部電極層および誘電体膜
をパターニングする際に、第２の下部電極層の材料が誘
電体膜の側壁に付着または堆積しない。また、たとえ上
部電極層の材料が誘電体膜の側壁に付着または堆積して
も、第２の下部電極層が層間絶縁膜のコンタクト孔内に
設けられているので、上部電極層と第２の下部電極層と
の間に電流のリークが生じることがない。したがって、
誘電体メモリの信頼性および歩留りが向上する。
【００４０】（１１）第１１の発明 第１１の発明に係る誘電体メモリの製造方法は、第１０
の発明に係る誘電体メモリの製造方法において、第２の
下部電極層を形成する工程が、コンタクト孔内の所定の
深さまで接続層を形成する工程と、コンタクト孔内の接
続層上に電極層を形成する工程とを含むものである。
の発明に係る誘電体メモリの製造方法において、第２の
下部電極層を形成する工程が、コンタクト孔内の所定の
深さまで接続層を形成する工程と、コンタクト孔内の接
続層上に電極層を形成する工程とを含むものである。
【００４１】この場合、コンタクト孔内に接続層および
第２の下部電極層が設けられ、接続層により第２の下部
電極層が第１の下部電極層と電気的に接続される。
第２の下部電極層が設けられ、接続層により第２の下部
電極層が第１の下部電極層と電気的に接続される。
【００４２】（１２）第１２の発明 第１２の発明に係る誘電体メモリの製造方法は、第１０
または第１１の発明に係る誘電体メモリの製造方法にお
いて、層間絶縁膜上にバッファ層を形成する工程をさら
に備えたものである。
または第１１の発明に係る誘電体メモリの製造方法にお
いて、層間絶縁膜上にバッファ層を形成する工程をさら
に備えたものである。
【００４３】この場合、誘電体膜がバッファ層を介して
層間絶縁膜上に形成されるので、誘電体膜の応力が緩和
され、誘電体膜にクラックが発生することが防止される
とともに、誘電体膜と層間絶縁膜との間で構成元素の反
応や相互拡散が起こることが防止される。
層間絶縁膜上に形成されるので、誘電体膜の応力が緩和
され、誘電体膜にクラックが発生することが防止される
とともに、誘電体膜と層間絶縁膜との間で構成元素の反
応や相互拡散が起こることが防止される。
【００４４】（１３）第１３の発明 第１３の発明に係る誘電体メモリの製造方法は、第１
０、第１１または第１２の発明に係る誘電体メモリの製
造方法において、誘電体膜が強誘電体膜であることを特
徴とする。この場合、強誘電体膜を含む誘電体メモリの
信頼性および歩留りが向上する。
０、第１１または第１２の発明に係る誘電体メモリの製
造方法において、誘電体膜が強誘電体膜であることを特
徴とする。この場合、強誘電体膜を含む誘電体メモリの
信頼性および歩留りが向上する。
【００４５】
【発明の実施の形態】図１は本発明の一実施例における
強誘電体メモリの構造を示す模式的断面図である。
強誘電体メモリの構造を示す模式的断面図である。
【００４６】図１において、ｐ型単結晶シリコン基板１
の表面に所定間隔を隔ててｎ+ 層からなるソース領域４
およびｎ+ 層からなるドレイン領域５が形成されてい
る。ソース領域４およびドレイン領域５との間のシリコ
ン基板１の領域がチャネル領域６となる。
の表面に所定間隔を隔ててｎ+ 層からなるソース領域４
およびｎ+ 層からなるドレイン領域５が形成されてい
る。ソース領域４およびドレイン領域５との間のシリコ
ン基板１の領域がチャネル領域６となる。
【００４７】チャネル領域６上にＳｉＯ2 からなるゲー
ト絶縁膜２が形成されている。ゲート絶縁膜２上には、
ポリシリコンからなる第１の下部電極（ゲート電極）３
が形成されている。第１の下部電極３およびゲート絶縁
膜２を覆うように、シリコン基板１上に層間絶縁膜７が
形成されている。層間絶縁膜７上には、ＴｉＯ2 （酸化
チタン）、ＣｅＯ2 （酸化セリウム）等からなるバッフ
ァ層８が形成されている。
ト絶縁膜２が形成されている。ゲート絶縁膜２上には、
ポリシリコンからなる第１の下部電極（ゲート電極）３
が形成されている。第１の下部電極３およびゲート絶縁
膜２を覆うように、シリコン基板１上に層間絶縁膜７が
形成されている。層間絶縁膜７上には、ＴｉＯ2 （酸化
チタン）、ＣｅＯ2 （酸化セリウム）等からなるバッフ
ァ層８が形成されている。
【００４８】第１の下部電極３上の層間絶縁膜７および
バッファ層８にはコンタクト孔９が形成されている。コ
ンタクト孔９内には、ポリシリコン、Ｗ（タングステ
ン）等の導電性材料からなる接続層（プラグ）１０が所
定の深さまで形成されている。コンタクト孔９内の接続
層１０上には、Ｐｔ（白金）、ＩｒＯ2 （酸化イリジウ
ム）等の導電性材料からなる第２の下部電極１２が形成
されている。
バッファ層８にはコンタクト孔９が形成されている。コ
ンタクト孔９内には、ポリシリコン、Ｗ（タングステ
ン）等の導電性材料からなる接続層（プラグ）１０が所
定の深さまで形成されている。コンタクト孔９内の接続
層１０上には、Ｐｔ（白金）、ＩｒＯ2 （酸化イリジウ
ム）等の導電性材料からなる第２の下部電極１２が形成
されている。
【００４９】第２の下部電極１２の上面に接触するよう
にバッファ層８上に、ペロブスカイト型結晶構造を有す
るＰＺＴ（チタン酸ジルコン酸鉛）またはＳｒＢｉＴａ
Ｏからなる強誘電体薄膜１３が形成されている。強誘電
体薄膜１３上には、Ｐｔ、ＩｒＯ2 等の導電性材料から
なる上部電極１４が形成されている。
にバッファ層８上に、ペロブスカイト型結晶構造を有す
るＰＺＴ（チタン酸ジルコン酸鉛）またはＳｒＢｉＴａ
Ｏからなる強誘電体薄膜１３が形成されている。強誘電
体薄膜１３上には、Ｐｔ、ＩｒＯ2 等の導電性材料から
なる上部電極１４が形成されている。
【００５０】ソース領域４、ドレイン領域５上のバッフ
ァ層８および層間絶縁膜７にはそれぞれコンタクト孔が
形成され、それらのコンタクト孔内にポリシリコン等の
導電性材料からなるソース電極１５およびドレイン電極
１６がそれぞれ形成されている。ソース電極１５および
ドレイン電極１６上にはそれぞれ配線層１７，１８が形
成されている。
ァ層８および層間絶縁膜７にはそれぞれコンタクト孔が
形成され、それらのコンタクト孔内にポリシリコン等の
導電性材料からなるソース電極１５およびドレイン電極
１６がそれぞれ形成されている。ソース電極１５および
ドレイン電極１６上にはそれぞれ配線層１７，１８が形
成されている。
【００５１】本実施例では、ソース領域４およびドレイ
ン領域５がそれぞれ第１および第２の不純物領域に相当
し、第１の下部電極３が第１の導電層または第１の下部
電極層に相当する。また、第２の下部電極１２が第２の
下部電極層に相当し、接続層１０が接続層に相当し、接
続層１０および第２の下部電極１２が第２の導電層を構
成する。さらに、上部電極１４が上部電極層に相当す
る。
ン領域５がそれぞれ第１および第２の不純物領域に相当
し、第１の下部電極３が第１の導電層または第１の下部
電極層に相当する。また、第２の下部電極１２が第２の
下部電極層に相当し、接続層１０が接続層に相当し、接
続層１０および第２の下部電極１２が第２の導電層を構
成する。さらに、上部電極１４が上部電極層に相当す
る。
【００５２】図２、図３、図４および図５は図１の強誘
電体メモリの製造方法を示す工程断面図である。
電体メモリの製造方法を示す工程断面図である。
【００５３】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１上に、熱酸化法により膜厚１００ÅのＳｉＯ
2 からなるゲート絶縁膜２を形成し、ゲート絶縁膜２上
にＣＶＤ法（化学的気相成長法）により膜厚２０００Å
のポリシリコンからなる第１の下部電極３を形成する。
コン基板１上に、熱酸化法により膜厚１００ÅのＳｉＯ
2 からなるゲート絶縁膜２を形成し、ゲート絶縁膜２上
にＣＶＤ法（化学的気相成長法）により膜厚２０００Å
のポリシリコンからなる第１の下部電極３を形成する。
【００５４】次に、図２（ｂ）に示すように、反応性イ
オンエッチングまたはイオンミリング等のドライプロセ
スを用いてシリコン基板１上のゲート形成領域を除く部
分の第１の下部電極３およびゲート絶縁膜２を除去し、
ゲート部を形成する。そして、第１の下部電極３をイオ
ン注入用マスクとして用い、シリコン基板１の表面にｎ
型不純物（ｎ型ドーパント）をイオン注入し、熱処理を
行う。それにより、シリコン基板１上のゲート絶縁膜２
および第１の下部電極３に対し自己整合的にｎ型不純物
層（ｎ+ 層）からなるソース領域４およびドレイン領域
５がそれぞれ形成される。ソース領域４およびドレイン
領域５との間のシリコン基板１の領域はチャネル領域６
となる。
オンエッチングまたはイオンミリング等のドライプロセ
スを用いてシリコン基板１上のゲート形成領域を除く部
分の第１の下部電極３およびゲート絶縁膜２を除去し、
ゲート部を形成する。そして、第１の下部電極３をイオ
ン注入用マスクとして用い、シリコン基板１の表面にｎ
型不純物（ｎ型ドーパント）をイオン注入し、熱処理を
行う。それにより、シリコン基板１上のゲート絶縁膜２
および第１の下部電極３に対し自己整合的にｎ型不純物
層（ｎ+ 層）からなるソース領域４およびドレイン領域
５がそれぞれ形成される。ソース領域４およびドレイン
領域５との間のシリコン基板１の領域はチャネル領域６
となる。
【００５５】その後、図２（ｃ）に示すように、第１の
下部電極３およびゲート絶縁膜２を覆うようにシリコン
基板１上に、ＣＶＤ法等により膜厚６０００Å程度のＳ
ｉＯ 2 等からなる層間絶縁膜７を形成する。
下部電極３およびゲート絶縁膜２を覆うようにシリコン
基板１上に、ＣＶＤ法等により膜厚６０００Å程度のＳ
ｉＯ 2 等からなる層間絶縁膜７を形成する。
【００５６】次いで、図３（ｄ）に示すように、層間絶
縁膜７上に、ＴｉＯ2 、ＣｅＯ2 等からなる膜厚５００
Åのバッファ層８を形成する。その後、図３（ｅ）に示
すように、第１の下部電極３上のバッファ層８および層
間絶縁膜７に、リソグラフィ技術によりコンタクト孔９
を設ける。
縁膜７上に、ＴｉＯ2 、ＣｅＯ2 等からなる膜厚５００
Åのバッファ層８を形成する。その後、図３（ｅ）に示
すように、第１の下部電極３上のバッファ層８および層
間絶縁膜７に、リソグラフィ技術によりコンタクト孔９
を設ける。
【００５７】そして、図３（ｆ）に示すように、コンタ
クト孔９内にポリシリコン、Ｗ等の導電性材料からなる
接続層１０を形成する。この場合、コンタクト孔９の上
端から接続層１０の上面までの距離が１５００Åとなる
ように接続層１０の厚みを設定する。接続層１０の形成
方法としては、コンタクト孔９の内部およびバッファ層
８の全面に導電層を形成した後、全面をエッチングする
ことによりバッファ層８上の導電層を除去する。
クト孔９内にポリシリコン、Ｗ等の導電性材料からなる
接続層１０を形成する。この場合、コンタクト孔９の上
端から接続層１０の上面までの距離が１５００Åとなる
ように接続層１０の厚みを設定する。接続層１０の形成
方法としては、コンタクト孔９の内部およびバッファ層
８の全面に導電層を形成した後、全面をエッチングする
ことによりバッファ層８上の導電層を除去する。
【００５８】次に、図４（ｇ）に示すように、コンタク
ト孔９の内部およびバッファ層８の全面に、接続層１０
の酸化防止およびゲート部への不純物の拡散防止のため
にスパッタ法等によりＴｉＮ、ＴａＳｉＮ等の導電性材
料からなる拡散バリア層１１を形成する。
ト孔９の内部およびバッファ層８の全面に、接続層１０
の酸化防止およびゲート部への不純物の拡散防止のため
にスパッタ法等によりＴｉＮ、ＴａＳｉＮ等の導電性材
料からなる拡散バリア層１１を形成する。
【００５９】そして、図４（ｈ）に示すように、拡散バ
リア層１１の全面をエッチングすることにより、バッフ
ァ層８上の拡散バリア層１１を除去するとともに、コン
タクト孔９内の拡散バリア層１１の上面がバッファ層８
の上面よりも低くなるまでバッファ層１１をエッチバッ
クする。この場合、エッチングガスとしてＢＣｌ3 およ
びＣｌ2 の混合ガスを用い、エッチング条件としては、
高周波出力を２５０Ｗとし、圧力を２×１０-2ｔｏｒｒ
とする。なお、上記の混合ガスにＡｒ、Ｎ2 等の他のガ
スを混合してもよい。このようにして、コンタクト孔９
内の接続層１０上に膜厚３００Åの拡散バリア層１１を
形成する。この拡散バリア層１１は、次の工程で形成さ
れる第２の下部電極１２の一部となる。
リア層１１の全面をエッチングすることにより、バッフ
ァ層８上の拡散バリア層１１を除去するとともに、コン
タクト孔９内の拡散バリア層１１の上面がバッファ層８
の上面よりも低くなるまでバッファ層１１をエッチバッ
クする。この場合、エッチングガスとしてＢＣｌ3 およ
びＣｌ2 の混合ガスを用い、エッチング条件としては、
高周波出力を２５０Ｗとし、圧力を２×１０-2ｔｏｒｒ
とする。なお、上記の混合ガスにＡｒ、Ｎ2 等の他のガ
スを混合してもよい。このようにして、コンタクト孔９
内の接続層１０上に膜厚３００Åの拡散バリア層１１を
形成する。この拡散バリア層１１は、次の工程で形成さ
れる第２の下部電極１２の一部となる。
【００６０】次に、図４（ｉ）に示すように、バッファ
層８上およびコンタクト孔９内の拡散バリア層１１上
に、Ｐｔ、ＩｒＯ2 等の導電性材料からなる膜厚３００
０Åの第２の下部電極１２を形成する。なお、第２の下
部電極１２の材料としては、この第２の下部電極１２上
に強誘電体が結晶成長する材料であれば他の材料を用い
てもよい。例えば、ＲｕＯX （酸化ルテニウム）を用い
てもよい。
層８上およびコンタクト孔９内の拡散バリア層１１上
に、Ｐｔ、ＩｒＯ2 等の導電性材料からなる膜厚３００
０Åの第２の下部電極１２を形成する。なお、第２の下
部電極１２の材料としては、この第２の下部電極１２上
に強誘電体が結晶成長する材料であれば他の材料を用い
てもよい。例えば、ＲｕＯX （酸化ルテニウム）を用い
てもよい。
【００６１】次に、図５（ｊ）に示すように、第２の下
部電極１２をエッチバックまたはＣＭＰ法等（化学的機
械的研磨法）により平坦化することにより第２の下部電
極１２をコンタクト孔９内にのみ残し、コンタクト孔９
内に膜厚１２００Åの第２の下部電極１２を形成する。
この場合、エッチングガスとしてＣｌ2 を用い、エッチ
ング条件としては、高周波出力を３００Ｗとし、圧力を
３×１０-3ｔｏｒｒとする。エッチングガスとしてＡ
ｒ、ＨＢｒ、ＢＣｌ3 等の他のガスを用いてもよく、こ
れらの混合ガスを用いてもよい。
部電極１２をエッチバックまたはＣＭＰ法等（化学的機
械的研磨法）により平坦化することにより第２の下部電
極１２をコンタクト孔９内にのみ残し、コンタクト孔９
内に膜厚１２００Åの第２の下部電極１２を形成する。
この場合、エッチングガスとしてＣｌ2 を用い、エッチ
ング条件としては、高周波出力を３００Ｗとし、圧力を
３×１０-3ｔｏｒｒとする。エッチングガスとしてＡ
ｒ、ＨＢｒ、ＢＣｌ3 等の他のガスを用いてもよく、こ
れらの混合ガスを用いてもよい。
【００６２】なお、図４（ｈ）の工程で拡散バリア層１
１をエッチバックする代わりに、拡散バリア層１１およ
び第２の下部電極１２を連続的に形成した後、第２の下
部電極１２および拡散バリア層１１を同時にエッチバッ
クまたはＣＭＰ法による平坦化を行ってもよい。
１をエッチバックする代わりに、拡散バリア層１１およ
び第２の下部電極１２を連続的に形成した後、第２の下
部電極１２および拡散バリア層１１を同時にエッチバッ
クまたはＣＭＰ法による平坦化を行ってもよい。
【００６３】次に、図５（ｋ）に示すように、第２の下
部電極１２およびバッファ層８上に、ゾルゲル法、スパ
ッタ法、ＣＶＤ法等によりＰＺＴ、ＳｒＢｉＴａＯ等か
らなる膜厚２０００Åの強誘電体薄膜１３を形成する。
部電極１２およびバッファ層８上に、ゾルゲル法、スパ
ッタ法、ＣＶＤ法等によりＰＺＴ、ＳｒＢｉＴａＯ等か
らなる膜厚２０００Åの強誘電体薄膜１３を形成する。
【００６４】次に、図５（ｌ）に示すように、強誘電体
薄膜１３上にスパッタ法により膜厚１５００ÅのＰｔ、
ＩｒＯ2 等の導電性材料からなる上部電極１４を形成す
る。
薄膜１３上にスパッタ法により膜厚１５００ÅのＰｔ、
ＩｒＯ2 等の導電性材料からなる上部電極１４を形成す
る。
【００６５】その後、図６（ｍ）に示すように、上部電
極１４および強誘電体薄膜１３を同時にエッチングによ
りパターニングする。この場合、エッチングガスとして
Ｃｌ 2 を用い、エッチング条件としては、高周波出力を
３００Ｗとし、圧力を３×１０-3ｔｏｒｒとする。エッ
チングガスとしてＡｒ、ＣＦ4 、ＳＦ6 、ＨＢｒ、ＢＣ
ｌ3 等の他のガスを用いてもよく、これらの混合ガスを
用いてもよい。また、上部電極１４および強誘電体薄膜
１３を別々にエッチングしてもよい。エッチング時に、
バッファ層８がすべてエッチングされてもよい。強誘電
体薄膜１３は第２の下部電極１２の上面に接触していれ
ばよく、バッファ層８上に必ずしもまたがっていなくて
もよい。
極１４および強誘電体薄膜１３を同時にエッチングによ
りパターニングする。この場合、エッチングガスとして
Ｃｌ 2 を用い、エッチング条件としては、高周波出力を
３００Ｗとし、圧力を３×１０-3ｔｏｒｒとする。エッ
チングガスとしてＡｒ、ＣＦ4 、ＳＦ6 、ＨＢｒ、ＢＣ
ｌ3 等の他のガスを用いてもよく、これらの混合ガスを
用いてもよい。また、上部電極１４および強誘電体薄膜
１３を別々にエッチングしてもよい。エッチング時に、
バッファ層８がすべてエッチングされてもよい。強誘電
体薄膜１３は第２の下部電極１２の上面に接触していれ
ばよく、バッファ層８上に必ずしもまたがっていなくて
もよい。
【００６６】次に、図１に示したように、ソース電極４
およびドレイン電極５上のバッファ層８および層間絶縁
膜７にそれぞれコンタクト孔を設け、それらのコンタク
ト孔内にポリシリコン等の導電性材料からなるソース電
極１５およびドレイン電極１６をそれぞれ形成する。最
後に、ソース電極１５およびドレイン電極１６上にＡｌ
からなる配線層１７，１８を形成する。このようにし
て、本実施例の強誘電体メモリが作製される。
およびドレイン電極５上のバッファ層８および層間絶縁
膜７にそれぞれコンタクト孔を設け、それらのコンタク
ト孔内にポリシリコン等の導電性材料からなるソース電
極１５およびドレイン電極１６をそれぞれ形成する。最
後に、ソース電極１５およびドレイン電極１６上にＡｌ
からなる配線層１７，１８を形成する。このようにし
て、本実施例の強誘電体メモリが作製される。
【００６７】本実施例の強誘電体メモリにおいては、第
２の下部電極１２が層間絶縁膜７のコンタクト孔９内に
設けられるので、上部電極１４および強誘電体薄膜１３
をエッチングによりパターニングする際に、第２の下部
電極１２の導電性材料が強誘電体薄膜１３の側壁に付着
または堆積しない。また、たとえ上部電極１４の導電性
材料が強誘電体薄膜１３の側壁に付着または堆積して
も、第２の下部電極１２が層間絶縁膜７のコンタクト孔
９内に設けられているので、上部電極１４と第２の下部
電極１２との間に電流のリークが発生しない。その結
果、強誘電体メモリの信頼性および歩留りが向上する。
２の下部電極１２が層間絶縁膜７のコンタクト孔９内に
設けられるので、上部電極１４および強誘電体薄膜１３
をエッチングによりパターニングする際に、第２の下部
電極１２の導電性材料が強誘電体薄膜１３の側壁に付着
または堆積しない。また、たとえ上部電極１４の導電性
材料が強誘電体薄膜１３の側壁に付着または堆積して
も、第２の下部電極１２が層間絶縁膜７のコンタクト孔
９内に設けられているので、上部電極１４と第２の下部
電極１２との間に電流のリークが発生しない。その結
果、強誘電体メモリの信頼性および歩留りが向上する。
【００６８】また、図５（ｋ）の工程で、強誘電体薄膜
１３がバッファ層８を介して層間絶縁膜７上に形成され
ているので、強誘電体薄膜１３の応力がバッファ層８に
より緩和され、強誘電体薄膜１３にクラックが発生する
ことが防止されるとともに、強誘電体薄膜１３と層間絶
縁膜７との間で構成元素の反応（例えばＰｂとＳｉＯ 2
の反応）や相互拡散が起こることが防止される。その結
果、強誘電体メモリの信頼性および歩留りがさらに向上
する。
１３がバッファ層８を介して層間絶縁膜７上に形成され
ているので、強誘電体薄膜１３の応力がバッファ層８に
より緩和され、強誘電体薄膜１３にクラックが発生する
ことが防止されるとともに、強誘電体薄膜１３と層間絶
縁膜７との間で構成元素の反応（例えばＰｂとＳｉＯ 2
の反応）や相互拡散が起こることが防止される。その結
果、強誘電体メモリの信頼性および歩留りがさらに向上
する。
【００６９】さらに、強誘電体薄膜１３がＰｔ等の反応
性の低い材料からなる第２の上部電極１２上に形成さ
れ、かつ強誘電体薄膜１３とシリコン基板１との間に層
間絶縁膜７が設けられているので、強誘電体薄膜１３と
シリコン基板１との間での構成元素の反応や相互拡散が
十分に防止される。
性の低い材料からなる第２の上部電極１２上に形成さ
れ、かつ強誘電体薄膜１３とシリコン基板１との間に層
間絶縁膜７が設けられているので、強誘電体薄膜１３と
シリコン基板１との間での構成元素の反応や相互拡散が
十分に防止される。
【００７０】ここで、図１の強誘電体メモリの動作を説
明する。上部電極１４に強誘電体薄膜１３を分極反転さ
せるために十分な正電圧を印加し、再び上部電極１４の
電圧を０とする。それにより、強誘電体薄膜１３の上部
電極１４との界面が負に帯電し、第２の下部電極１２と
の界面が正に帯電する。
明する。上部電極１４に強誘電体薄膜１３を分極反転さ
せるために十分な正電圧を印加し、再び上部電極１４の
電圧を０とする。それにより、強誘電体薄膜１３の上部
電極１４との界面が負に帯電し、第２の下部電極１２と
の界面が正に帯電する。
【００７１】この場合、第２の下部電極１２の強誘電体
薄膜１３との界面が負に帯電し、第１の下部電極３のゲ
ート絶縁膜２との界面が正に帯電する。その結果、ソー
ス領域４とドレイン領域５との間のチャネル領域６に反
転層が形成され、上部電極１４の電圧が０にもかかわら
ず、ＦＥＴはオン状態となる。
薄膜１３との界面が負に帯電し、第１の下部電極３のゲ
ート絶縁膜２との界面が正に帯電する。その結果、ソー
ス領域４とドレイン領域５との間のチャネル領域６に反
転層が形成され、上部電極１４の電圧が０にもかかわら
ず、ＦＥＴはオン状態となる。
【００７２】逆に、上部電極１４に強誘電体薄膜１３を
分極反転させるために十分な負電圧を印加し、再び上部
電極１４の電圧を０にする。それにより、強誘電体薄膜
１３の上部電極１４との界面が正に帯電し、第２の下部
電極１２との界面が負に帯電する。
分極反転させるために十分な負電圧を印加し、再び上部
電極１４の電圧を０にする。それにより、強誘電体薄膜
１３の上部電極１４との界面が正に帯電し、第２の下部
電極１２との界面が負に帯電する。
【００７３】この場合、第２の下部電極１２の強誘電体
薄膜１３との界面が正に帯電し、第１の下部電極３のゲ
ート絶縁膜２との界面が負に帯電する。その結果、ソー
ス領域４とドレイン領域５との間のチャネル領域６に反
転層が形成されず、ＦＥＴはオフ状態となる。
薄膜１３との界面が正に帯電し、第１の下部電極３のゲ
ート絶縁膜２との界面が負に帯電する。その結果、ソー
ス領域４とドレイン領域５との間のチャネル領域６に反
転層が形成されず、ＦＥＴはオフ状態となる。
【００７４】このように、強誘電体薄膜１３が十分に分
極反転していると、上部電極１４に印加する電圧を０に
した後も、ＦＥＴを選択的にオン状態またはオフ状態に
することができる。そのため、ソース・ドレイン間の電
流を検出することにより強誘電体メモリに記憶されるデ
ータ”１”および”０”を判別することが可能となる。
極反転していると、上部電極１４に印加する電圧を０に
した後も、ＦＥＴを選択的にオン状態またはオフ状態に
することができる。そのため、ソース・ドレイン間の電
流を検出することにより強誘電体メモリに記憶されるデ
ータ”１”および”０”を判別することが可能となる。
【００７５】なお、強誘電体薄膜１３として、以下の各
材料からなる強誘電体を用いてもよい。
材料からなる強誘電体を用いてもよい。
【００７６】（１）下記の一般式で示されるビスマス系
層状強誘電体を用いてもよい。 （Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。
層状強誘電体を用いてもよい。 （Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。
【００７７】ｎ＝１の場合： Ｂｉ2 ＷＯ6 Ｂｉ2 ＶＯ5.5 ｎ＝２の場合： Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 （ＳｒＢｉ2 Ｔａ2 Ｏ9 ）：ＳＢＴ Ｂｉ2 Ｏ3 ／ＳｒＮｂ2 Ｏ6 （ＳｒＢｉ2 Ｎｂ2 Ｏ9 ） ｎ＝３の場合： Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 ／ＢａＴｉＯ3 Ｂｉ2 Ｏ3 ／ＳｒＴａＯ6 ／ＳｒＴｉＯ3 Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 （Ｂｉ4 Ｔｉ3 Ｏ12）：ＢＩＴ ｎ＝４の場合： Ｂｉ2 Ｏ3 ／Ｓｒ3 Ｔｉ4 Ｏ12 （Ｓｒ3 Ｂｉ2 Ｔｉ4 Ｏ15） Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 ／ＳｒＴｉＯ3 （ＳｒＢｉ4 Ｔｉ4 Ｏ15） （２）下記の一般式で示される強誘電体（等方的材料
系）を用いてもよい。
系）を用いてもよい。
【００７８】Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＺＴ（Ｐ
ｂＺｒ0.5 Ｔｉ0.5 ）Ｏ3 （Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺＴ （Ｓｒ1-X ＣａX ）ＴｉＯ3 （Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）Ｔ
ｉＯ3 （Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。
ｂＺｒ0.5 Ｔｉ0.5 ）Ｏ3 （Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺＴ （Ｓｒ1-X ＣａX ）ＴｉＯ3 （Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）Ｔ
ｉＯ3 （Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。
【００７９】強誘電体薄膜１３の形成方法としては、上
記の強誘電体薄膜１３の材料に応じて、分子線エピタキ
シー法、レーザアブレーション法、レーザ分子線エピタ
キシー法、スパッタリング法（ＲＦ型、ＤＣ型またはイ
オンビーム型）、反応性蒸着法、ＭＯＣＶＤ法（有機金
属化学的気相成長法）、ミスト堆積法、ゾルゲル法等を
用いることができる。
記の強誘電体薄膜１３の材料に応じて、分子線エピタキ
シー法、レーザアブレーション法、レーザ分子線エピタ
キシー法、スパッタリング法（ＲＦ型、ＤＣ型またはイ
オンビーム型）、反応性蒸着法、ＭＯＣＶＤ法（有機金
属化学的気相成長法）、ミスト堆積法、ゾルゲル法等を
用いることができる。
【００８０】第２の下部電極１２および上部電極１４の
材料としては、ＰｔまたはＩｒＯ2に限らず、その他の
貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｂ、Ｏｓ、
Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金
属化合物（ＴｉＮ等）、導電性酸化物（ＲｕＯ2 、Ｒｈ
Ｏ2 、ＯｓＯ2 、ＩｒＯ2 、ＲｅＯ2 、ＲｅＯ3 、Ｍｏ
Ｏ2 、ＷＯ2 、ＳｒＲｕＯ3 、Ｐｂ2 Ｒｕ2 Ｏ3-X 、Ｂ
ｉ2 Ｒｕ2 Ｏ7-X 等）、あるいはこれらの各材料の合金
等を用いてもよい。
材料としては、ＰｔまたはＩｒＯ2に限らず、その他の
貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｂ、Ｏｓ、
Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金
属化合物（ＴｉＮ等）、導電性酸化物（ＲｕＯ2 、Ｒｈ
Ｏ2 、ＯｓＯ2 、ＩｒＯ2 、ＲｅＯ2 、ＲｅＯ3 、Ｍｏ
Ｏ2 、ＷＯ2 、ＳｒＲｕＯ3 、Ｐｂ2 Ｒｕ2 Ｏ3-X 、Ｂ
ｉ2 Ｒｕ2 Ｏ7-X 等）、あるいはこれらの各材料の合金
等を用いてもよい。
【００８１】また、第２の下部電極１２および上部電極
１４は、上記各材料の多層構造であってもよく、例えば
Ｔｉ層上にＰｔ層が形成された２層構造であってもよ
い。
１４は、上記各材料の多層構造であってもよく、例えば
Ｔｉ層上にＰｔ層が形成された２層構造であってもよ
い。
【００８２】また、第１の下部電極３および接続層１０
の材料は、ポリシリコンやＷに限定されず、他の導電性
材料を用いてもよい。
の材料は、ポリシリコンやＷに限定されず、他の導電性
材料を用いてもよい。
【００８３】さらに、上記実施例では、ＦＥＴがシリコ
ン基板１に形成されているが、ＦＥＴが他の半導体基板
または半導体層に形成されてもよい。
ン基板１に形成されているが、ＦＥＴが他の半導体基板
または半導体層に形成されてもよい。
【００８４】なお、上記実施例では、ｎ型チャネルを有
する強誘電体メモリについて説明したが、各層の導電型
を逆にすることによりｐ型チャネルを有する強誘電体メ
モリも実現される。
する強誘電体メモリについて説明したが、各層の導電型
を逆にすることによりｐ型チャネルを有する強誘電体メ
モリも実現される。
【００８５】また、上記実施例では、第１の下部電極３
上の層間絶縁膜７に１つのコンタクト孔９が設けられて
いるが、第１の下部電極３上の層間絶縁膜７に複数のコ
ンタクト孔が形成され、それらのコンタクト孔内の第２
の下部電極が強誘電体薄膜１３に接触してもよい。
上の層間絶縁膜７に１つのコンタクト孔９が設けられて
いるが、第１の下部電極３上の層間絶縁膜７に複数のコ
ンタクト孔が形成され、それらのコンタクト孔内の第２
の下部電極が強誘電体薄膜１３に接触してもよい。
【００８６】さらに、１つの強誘電体薄膜が複数のＦＥ
Ｔで共有され、その強誘電体薄膜が複数のＦＥＴの上部
に設けられた複数のコンタクト孔内の第２の下部電極に
接触してもよい。
Ｔで共有され、その強誘電体薄膜が複数のＦＥＴの上部
に設けられた複数のコンタクト孔内の第２の下部電極に
接触してもよい。
【００８７】また、上記実施例では、本発明を不揮発性
メモリとして動作する強誘電体メモリに適用した場合を
説明したが、本発明は、揮発性の動作を行う強誘電体メ
モリにも適用可能である。さらに、本発明は、誘電体膜
に導電層が接触する構造を有するキャパシタ等の他の誘
電体素子にも適用可能である。
メモリとして動作する強誘電体メモリに適用した場合を
説明したが、本発明は、揮発性の動作を行う強誘電体メ
モリにも適用可能である。さらに、本発明は、誘電体膜
に導電層が接触する構造を有するキャパシタ等の他の誘
電体素子にも適用可能である。
【図１】本発明の一実施例における強誘電体メモリの構
造を示す模式的断面図である。
造を示す模式的断面図である。
【図２】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図３】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図４】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図５】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図６】図１の強誘電体メモリの製造方法を示す工程断
面図である。
面図である。
【図７】従来の強誘電体メモリの一例を示す模式的断面
図である。
図である。
【図８】従来の強誘電体メモリの他の例を示す模式的断
面図である。
面図である。
１ シリコン基板 ２ ゲート絶縁膜 ３ 第１の下部電極 ４ ソース領域 ５ ドレイン領域 ６ チャネル領域 ７ 層間絶縁膜 ８ バッファ層 ９ コンタクト孔 １０ 接続層 １１ 拡散バリア層 １２ 第２の下部電極 １３ 強誘電体薄膜 １４ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 後藤 隆 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 下司 辰郎 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 石塚 良行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (13)
- 【請求項１】 絶縁層に形成されたコンタクト孔内に導
電層が設けられ、前記導電層上に誘電体膜が形成された
ことを特徴とする誘電体素子。 - 【請求項２】 第１の導電層と、 前記第１の導電層を覆うように形成され、コンタクト孔
を有する絶縁層と、 前記絶縁層の前記コンタクト孔内に設けられた第２の導
電層と、 前記第２の導電層上に形成された誘電体膜とを備えたこ
とを特徴とする誘電体素子。 - 【請求項３】 前記誘電体膜は強誘電体膜であることを
特徴とする請求項１または２記載の誘電体素子。 - 【請求項４】 半導体基板または半導体層に所定間隔を
隔てて形成された第１および第２の不純物領域と、 前記第１および第２の不純物領域間の領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成された第１の下部電極層と、 前記第１の下部電極層および前記ゲート絶縁膜を覆うよ
うに半導体基板または半導体層上に形成され、コンタク
ト孔を有する層間絶縁膜と、 前記層間絶縁膜の前記コンタクト孔内に形成され、前記
第１の下部電極層に電気的に接続される第２の下部電極
層と、 前記第２の下部電極層の上面に接触するように前記層間
絶縁膜上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極層とを備えたこと
を特徴とする誘電体メモリ。 - 【請求項５】 前記コンタクト孔内の前記第２の下部電
極層下に形成され、前記第２の下部電極層を前記第１の
下部電極層に電気的に接続する接続層をさらに備えたこ
とを特徴とする請求項４記載の誘電体メモリ。 - 【請求項６】 前記層間絶縁膜上に形成されたバッファ
層をさらに備えたことを特徴とする請求項４または５記
載の誘電体メモリ。 - 【請求項７】 前記誘電体膜は強誘電体膜であることを
特徴とする請求項４、５または６記載の誘電体メモリ。 - 【請求項８】 第１の導電層を形成する工程と、 前記第１の導電層上に絶縁層を形成する工程と、 前記絶縁層にコンタクト孔を形成する工程と、 前記絶縁層の前記コンタクト孔内に第２の導電層を形成
する工程と、 前記第２の導電層上に誘電体膜を形成する工程と、 前記誘電体膜をパターニングする工程とを備えたことを
特徴とする誘電体素子の製造方法。 - 【請求項９】 前記誘電体膜は強誘電体膜であることを
特徴とする請求項８記載の誘電体素子の製造方法。 - 【請求項１０】 チャネル領域上にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜上に第１の下部電極層を形成する工程
と、 前記第１の下部電極層および前記ゲート絶縁膜を覆うよ
うに層間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクト孔を形成する工程と、 前記層間絶縁膜の前記コンタクト孔内に前記第１の下部
電極層に電気的に接続される第２の下部電極層を形成す
る工程と、 前記第２の下部電極層の上面に接触するように前記層間
絶縁膜上に誘電体膜を形成する工程と、 前記誘電体膜上に上部電極層を形成する工程と、 前記上部電極層および前記誘電体膜をパターニングする
工程とを備えたことを特徴とする誘電体メモリの製造方
法。 - 【請求項１１】 前記第２の下部電極層を形成する工程
は、 前記コンタクト孔内の所定の深さまで接続層を形成する
工程と、 前記コンタクト孔内の前記接続層上に電極層を形成する
工程とを含むことを特徴とすることを特徴とする請求項
１０記載の誘電体メモリの製造方法。 - 【請求項１２】 前記層間絶縁膜上にバッファ層を形成
する工程をさらに備えたことを特徴とする請求項１０ま
たは１１記載の誘電体メモリの製造方法。 - 【請求項１３】 前記誘電体膜は強誘電体膜であること
を特徴とする請求項１０、１１または１２記載の誘電体
メモリの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15880997A JP3281839B2 (ja) | 1997-06-16 | 1997-06-16 | 誘電体メモリおよびその製造方法 |
| EP98304720A EP0886317A3 (en) | 1997-06-16 | 1998-06-15 | Dielectric device, Dielectric memory and method of fabricating the same |
| US09/094,592 US6194752B1 (en) | 1997-06-16 | 1998-06-15 | Dielectric device, dielectric memory and method of fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH118356A true JPH118356A (ja) | 1999-01-12 |
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Family
ID=15679840
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|---|---|---|---|
| JP15880997A Expired - Fee Related JP3281839B2 (ja) | 1997-06-16 | 1997-06-16 | 誘電体メモリおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6194752B1 (ja) |
| EP (1) | EP0886317A3 (ja) |
| JP (1) | JP3281839B2 (ja) |
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| KR100699206B1 (ko) * | 1999-06-08 | 2007-03-27 | 오끼 덴끼 고오교 가부시끼가이샤 | 강유전성 메모리 셀 제조방법 |
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| JP4416055B2 (ja) | 1998-12-01 | 2010-02-17 | ローム株式会社 | 強誘電体メモリおよびその製造方法 |
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| KR100543528B1 (ko) * | 2003-08-26 | 2006-01-31 | 한국과학기술연구원 | 식각 선택비가 큰 버퍼층을 이용한 자기정렬 강유전체게이트 트랜지스터의 제조방법 |
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-
1997
- 1997-06-16 JP JP15880997A patent/JP3281839B2/ja not_active Expired - Fee Related
-
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- 1998-06-15 EP EP98304720A patent/EP0886317A3/en not_active Ceased
- 1998-06-15 US US09/094,592 patent/US6194752B1/en not_active Expired - Fee Related
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|---|---|
| US6194752B1 (en) | 2001-02-27 |
| EP0886317A2 (en) | 1998-12-23 |
| JP3281839B2 (ja) | 2002-05-13 |
| EP0886317A3 (en) | 1999-02-17 |
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