JPH1185307A - 積分遅延回路およびそれを用いたクロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力クロックに対してある遅延量を持つクロ
ックを生成する際に、環境温度や電圧値によらず遅延量
を常に一定に保つことができるようにする。 【解決手段】 積分遅延回路１の出力側に接続された不
特定の遅延量を発生させるバッファ回路２と同等のダミ
ーバッファ回路３を積分遅延回路１の前段に接続し、こ
こで上記バッファ回路２の遅延量と同じパルス幅を持っ
た補償パルスを発生する。そして、この補償パルスに基
づいてバッファ回路２の遅延量に対応した量だけ積分を
先のクロック周期で行うことによってあらかじめ積分電
圧を上げておくようにすることにより、積分電圧が所定
の閾値に達するまでの時間をバッファ回路２の遅延時間
分だけ早くできるようにして、積分遅延回路１およびバ
ッファ回路２のトータルの遅延量のばらつきを抑えるこ
とができるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積分遅延回路およ
びそれを用いたクロック発生回路に関し、特に、入力ク
ロックに対して一定の遅延量を持つクロックを生成する
ための技術に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサや半導体メモ
リ等の半導体集積回路（ＬＳＩ）は、処理の高速化等の
ために高い周波数で動作することが要求されている。そ
れに伴い、各ＬＳＩチップ間の同期、あるいは各ＬＳＩ
チップ内の回路の同期をとるためのクロックの周波数が
高まってきている。

【０００３】このように動作周波数が非常に高速化して
いる中、入力クロックに対して一定の遅延量を持つクロ
ックを生成することが要求されることがある。例えば、
非常に高速なＤＲＡＭのインタフェースに関して、マイ
クロプロセッサがバスを介してＤＲＡＭから情報を受け
取る際に、プロセッサにとってちょうど良いタイミング
で情報を受け取れるように、ＤＲＡＭから読み出すタイ
ミングを入力クロックのタイミングよりも一定時間だけ
遅らせたいという要求がある。

【０００４】従来、入力クロックに対して遅延を施すた
めに、例えば積分遅延回路が用いられている。この場
合、クロックの遅延量は、外乱等によらず常に一定とな
ることが要求される。そのため、例えば電源電圧の変動
に対して自己補正をする仕掛けを持つことによって遅延
量を調整できるものとして、「電源電圧補償型積分遅延
回路」が用いられる。図５（ａ）に示すように、この電
源電圧補償型積分遅延回路５０は、主に可変電流源５１
と、コンデンサ５２と、インバータ５３と、スイッチ５
４とで構成される。

【０００５】この電源電圧補償型積分遅延回路５０によ
れば、入力クロックの供給によりスイッチ５４がＯＮと
なり、図５（ｂ）に示すように、積分動作によってコン
デンサ５２に電圧が徐々に蓄積されていき、インバータ
５３への入力が徐々に高まっていく。その後、積分電圧
がインバータ５３の論理閾値を上回った時点でクロック
を出力することにより、積分開始から閾値に達するまで
の時間だけクロックを遅延させることが可能である。

【０００６】ところが、インバータ５３の論理閾値は、
一般に電源電圧の１／２程度に設定されるため、電源電
圧が変わると論理閾値も変わってしまい、これに伴って
遅延量も変化してしまう。そこで、可変電流源５１によ
って電流を電源電圧に比例して変えることにより、電源
電圧の変動によりインバータ５３の論理閾値が変わって
も、それに対応して積分の速度（積分電圧の立ち上がり
カーブ）が変わることによって一定の遅延量を保つこと
ができる。上記可変電流源５１の電流を、外部からの指
示にって変化させることも可能である。

【０００７】

【発明が解決しようとする課題】しかしながら、実際の
回路では、図６に示すように、電源電圧補償型積分遅延
回路５０の後段に、図示しない内部回路に対する緩衝回
路としてバッファ回路５４あるいは図示しないゲートが
備えられる。よって、上記電源電圧補償型積分遅延回路
５０により生成された、入力クロックに対して一定の遅
延量を持ったクロック信号は、バッファ回路５４や図示
しないゲートに入力された後、図示しない後段の内部回
路での処理に用いられる。

【０００８】ところが、バッファ回路５４や図示しない
ゲートは、それ自身が遅延を伴い、特に、供給される電
圧や環境温度によってその遅延量が変化するという特徴
を持つ。したがって、電源電圧補償型積分遅延回路５０
により遅延量を一定に保っても、その後段のバッファ回
路５４や図示しないゲートによって全体の遅延量は不安
定となってしまう。つまり、設計上では積分遅延回路５
０やバッファ回路５４等で一定の遅延量を規定していて
も、実際に動作する回路上では規定どおりの遅延量が得
られないという問題があった。

【０００９】本発明は、このような問題を解決するため
に成されたものであり、入力クロックに対してある遅延
量を持つクロックを生成する際に、環境温度や電圧値に
よらず遅延量を常に一定に保つことができるようにする
ことを目的とする。

【００１０】

【課題を解決するための手段】本発明の積分遅延回路
は、所定の閾値に達するまで積分を行うことにより所定
の遅延量を得るための積分遅延回路であって、上記所定
の閾値に達するまでの積分を行う周期の少なくとも１ク
ロック前に、後段に接続される緩衝回路の遅延量の分だ
けあらかじめ積分しておくシーケンス構造を持つことを
特徴とする。

【００１１】本発明の他の特徴とするところは、所定の
閾値に達するまで積分を行うことにより所定の遅延量を
得るための積分遅延回路であって、上記所定の閾値に達
するまでの積分を行うためのトリガとなる積分パルスを
入力する前に、後段に接続される緩衝回路の遅延量と同
じパルス幅を持った補償パルスをあらかじめ入力し、こ
れらのパルスに従って複数のフェーズに分けて積分を行
うようにしたことを特徴とする。

【００１２】ここで、上記補償パルスは、積分遅延回路
の前段に接続される第２の緩衝回路によって生成された
ものであっても良い。また、上記補償パルスは、上記積
分パルスを入力するクロック周期よりも前のクロック周
期で入力するようにしても良い。さらに、上記補償パル
スは、上記積分パルスを入力するクロック周期の直前の
クロック周期で入力するようにしても良い。

【００１３】本発明のその他の特徴とするところは、上
記のように構成した積分遅延回路を複数個備え、それぞ
れの積分遅延回路内で上記補償パルスに基づく積分を行
う補償フェーズと、上記積分パルスに基づく積分を行っ
て出力クロックを得る出力フェーズとを交互に切り替え
て行うことを特徴とする。

【００１４】また、本発明のクロック発生回路は、所定
の閾値に達するまで積分を行うことにより、入力された
クロックに対して電源電圧の値によらず一定の遅延量を
与える電源電圧補償型積分遅延回路と、上記電源電圧補
償型積分遅延回路の後段に接続される第１の緩衝回路
と、上記電源電圧補償型積分遅延回路の前段に接続さ
れ、上記第１の緩衝回路の遅延量と同じパルス幅を持っ
た補償パルスを生成する第２の緩衝回路とを備え、上記
電源電圧補償型積分遅延回路は、上記所定の閾値に達す
るまでの積分を行うクロック周期の少なくとも１クロッ
ク前に、上記補償パルスに基づいて上記第１の緩衝回路
の遅延量分だけあらかじめ積分を行うようにしたことを
特徴とする。

【００１５】ここで、上記第２の緩衝回路は、上記第１
の緩衝回路と相似に構成しても良い。また、上記補償パ
ルスに基づく積分は、上記所定の閾値に達するまでの積
分を行うクロック周期の直前のクロック周期で行うよう
にしても良い。

【００１６】本発明の他の特徴とするところは、上記電
源電圧補償型積分遅延回路および上記第２の緩衝回路を
複数組備え、それぞれ上記補償パルスに基づく積分を行
う補償フェーズと、上記所定の閾値に達するまでの積分
を行って出力クロックを得る出力フェーズとを交互に切
り替えて行うことを特徴とする。

【００１７】上記のように構成した本発明によれば、積
分遅延回路の出力側に接続された不特定の遅延量を発生
させる緩衝回路と同等の第２の緩衝回路により、上記緩
衝回路の遅延量と同じパルス幅を持った補償パルスが発
生される。そして、この補償パルスに基づいて積分が行
われることにより、上記緩衝回路の遅延量の分だけあら
かじめ積分電圧が上げられる。すなわち、積分遅延回路
の後段で発生する遅延量に対応した量だけ先に積分が実
施されることで、積分電圧が所定の閾値に達するまでの
時間が緩衝回路の遅延時間分だけ早くなり、積分遅延回
路およびその後段の緩衝回路のトータルの遅延量のばら
つきを抑えることが可能となる。

【００１８】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明に係る積分遅延回
路を適用したクロック発生回路の一実施形態を示す図で
あり、図２は、本発明に係る積分遅延回路の動作を説明
するための図である。以下、この図１および図２を用い
て本実施形態の積分遅延回路およびクロック発生回路に
ついて説明する。

【００１９】図１において、電源電圧補償型積分遅延回
路１は、図５に示した構成と略同様の構成を有し、電源
電圧の変動によらず入力クロックに対して一定の遅延量
を持ったクロックを生成する。この電源電圧補償型積分
遅延回路１の後段（出力段）には、緩衝用の回路として
例えばバッファ回路２が設けられており、上記電源電圧
補償型積分遅延回路１により生成されたクロックは、バ
ッファ回路２に入力された後で、図示しない後段の処理
に用いられるようになっている。

【００２０】従来例の説明で述べたように、バッファ回
路２は、それ自身遅延を伴い、環境温度や供給電圧値に
よってその遅延量が変化するという特徴を持つが、電源
電圧補償型積分遅延回路１およびバッファ回路２のトー
タルの遅延量を常に一定とする必要がある。そのために
本実施形態では、電源電圧補償型積分遅延回路１の前段
（入力段）に、遅延補償用ダミーバッファ回路３（以
下、ダミーバッファ回路と記す）を設けている。

【００２１】このダミーバッファ回路３は、バッファ回
路２と極力同じもので構成する。好ましくは、バッファ
回路２とダミーバッファ回路３とを同じシリコン基板上
に作り込み、しかも、形、性質、規格などが極めて相似
のもので構成する。これは、ダミーバッファ回路３にバ
ッファ回路２の遅延特性とほぼ同じ遅延特性を持たせる
ためである。

【００２２】上記電源電圧補償型積分遅延回路１には、
２系統のクロックが入力されている。１つは、図２
（ａ）に示すような入力クロックであり、もう１つは、
上記入力クロックがダミーバッファ回路３を通って出力
されたクロックである。電源電圧補償型積分遅延回路１
は、これら２系統のクロックを用いて図２（ｂ）に示す
ような積分用パルスを生成し、図２（ｃ）に示すよう
に、入力クロックの２サイクルにわたって積分動作を２
回に分けて実施する。なお、図２（ｂ）は、図２（ｃ）
中のバッファ遅延＝「大」のときの動作に対応するもの
である。

【００２３】上記２回の積分動作とは、入力クロックに
対して一定の遅延量を持ったクロック信号をバッファ回
路２から出力するための積分期間である出力フェーズ
と、その出力フェーズよりも前のクロックサイクル中
に、ダミーバッファ回路３により予測した上記バッファ
回路２の遅延時間の分だけあらかじめ積分を行っておく
ための積分期間である補償フェーズとの２つの動作であ
る。

【００２４】このような２フェーズに分けた積分動作を
実現するためには、図２（ｂ）の積分用パルスに関し
て、少なくとも次の３つのタイミングを規定する必要が
ある。すなわち、補償フェーズを開始させるための立ち
上がりタイミングＡと、補償フェーズを終了させるため
の立ち下がりタイミングＢと、出力フェーズを開始させ
るための立ち上がりタイミングＣとの３つである。な
お、出力フェーズでの積分動作は、電源電圧補償型積分
遅延回路１内の出力段に設けられるインバータ（図１で
は不図示）の論理閾値に積分値が達したときに終了す
る。

【００２５】このように構成した本実施形態のクロック
発生回路によれば、補償フェーズにおいて、電源電圧補
償型積分遅延回路１の前段に設けたダミーバッファ回路
３の遅延時間（これは、積分用パルスの立ち上がりタイ
ミングＡから立ち下がりタイミングＢまでの時間で、電
源電圧補償型積分遅延回路１の後段に設けられるバッフ
ァ回路２の遅延時間と同じ遅延時間である）だけ、電源
電圧補償型積分遅延回路１によってあらかじめ積分が実
施される。

【００２６】これにより、電源電圧補償型積分遅延回路
１が次のクロックサイクルで出力フェーズに入って積分
を行うときには、それより前の補償フェーズで得られた
積分値から積分が続けて実行されるので、補償フェーズ
での積分時間（ダミーバッファ回路３の遅延時間）の分
だけ早く論理閾値に達する。つまり、出力フェーズでの
積分時間は、バッファ回路２の遅延時間分だけ短くな
る。したがって、電源電圧補償型積分遅延回路１から出
力されたクロックがその後バッファ回路２を通ることに
よって更に遅延を受けたクロックの出力タイミングは、
常に所望のタイミングとなり、安定する。

【００２７】すなわち、図２（ｃ）に示したように、バ
ッファ遅延量が０のとき（バッファ回路２がないと
き）、バッファ遅延量が「小」のとき（バッファ回路２
が１個のみのとき）、バッファ遅延量が「大」のとき
（バッファ回路２が２個のとき）のいずれの場合も、そ
れぞれの場合におけるバッファ回路２の遅延時間分だけ
補償フェーズであらかじめ積分を行っておくことによ
り、出力フェーズでのトータル遅延量を常に同じとする
ことができ、バッファ回路２からの出力タイミングを常
に所望のタイミングＤとすることができる。

【００２８】また、バッファ回路２の遅延量は環境温度
や供給電圧値によって変わるが、ダミーバッファ回路３
はバッファ回路２と同じ遅延特性を持つ。そのため、環
境温度や供給電圧値によってダミーバッファ回路３の遅
延量もバッファ回路２と同じように変化する。そして、
図２に示したように、補償フェーズは出力フェーズのわ
ずか１クロック前に行っており、１クロックサイクルは
１０ｎｓ程度と非常に短時間であるので、その間に大き
な環境変化はなく、ダミーバッファ回路３によってバッ
ファ回路２の遅延量を正確に予測することが可能であ
る。

【００２９】なお、補償フェーズは、これから行う出力
フェーズと前回行った出力フェーズとの間で行うのが最
も好ましいが、本発明はこれに限定されない。すなわ
ち、バッファ回路２を用いた出力フェーズと、ダミーバ
ッファ回路３によりバッファ回路２の遅延量を予測した
補償フェーズとの間で大きな環境変化が起こらないと予
想される時間内であれば、出力フェーズの数クロック前
に補償フェーズの処理を行っても良い。

【００３０】上記図１および図２の例では、１クロック
置きに補償フェーズと出力フェーズとが行われるので、
一定の遅延量を持った出力クロックを１クロック毎に得
ることはできない。１クロック毎に得るためには、同様
の回路を２組用意し、それぞれの回路で補償フェーズと
出力フェーズとを交互に行うようにすれば良い。図３
は、これを実現するための回路構成例を示す図であり、
図４は、その動作を示すタイミングチャートである。

【００３１】図３において、１０，２０は共に同じ構成
を持つ積分器であり、一方の積分器１０の内部構成を代
表として示している。これら２つの積分器１０，２０に
は、可変電流源１１からの電流が共に入力されており、
それぞれ補償フェーズと出力フェーズとを交互に繰り返
すようになっている。すなわち、積分器１０が補償フェ
ーズのときは積分器２０は出力フェーズとなり、積分器
１０が出力フェーズのときは積分器２０は補償フェーズ
となる。

【００３２】上記可変電流源１１は、図示しない電源電
圧に対して電流が一定の関係（例えば比例関係）を持つ
ようにするための第１の可変要素と、外部から設定され
た遅延量を実現するための第２の可変要素とを持つ。１
２は積分電圧ｄ５を蓄積するコンデンサ、１３は所定の
論理閾値で出力ｄ６を反転するインバータである。ま
た、１４は補償フェーズを実行する際にＯＮとなる補償
用スイッチ、１５は出力フェーズを実行する際にＯＮと
なる出力用スイッチ、１６は積分電圧ｄ５をゼロリセッ
トするためのリセット用スイッチである。

【００３３】上記のような構成により、可変電流源１１
からの電流を用いた積分動作によってコンデンサ１２に
電圧が徐々に蓄積されていき、インバータ１３への入力
が徐々に高まっていく。その後、積分電圧ｄ５がインバ
ータ１３の論理閾値を上回った時点で、インバータ１３
の出力ｄ６は“Ｌ”レベルに反転する。このインバータ
１３の出力信号ｄ６は、負論理ＯＲ回路１７の一方の入
力端子に供給されており、他方の入力端子には積分器２
０内の図示しないインバータからの出力信号ｄ６′が供
給されている。

【００３４】上記負論理ＯＲ回路１７は、２つの積分器
１０，２０から出力される信号ｄ６，ｄ６′の何れかが
“Ｌ”レベルのときに“Ｌ”レベルのパルスを出力する
合成回路である。この負論理ＯＲ回路１７の後段には、
バッファ回路１８（図１のバッファ回路２に相当）が接
続されており、これによって一定時間だけ遅延が施され
た後、入力クロックに対して一定の遅延量を持ったクロ
ックｄ１０として出力される。

【００３５】３０，４０は共に同じ構成を持つ制御器で
あり、それぞれ上記２つの積分器１０，２０に対応し、
補償フェーズと出力フェーズとを切り替えるための制御
等を行う。例えば、制御器３０は積分器１０を制御する
ものであり、その内部構成を代表として示している。こ
れら２つの制御器３０，４０には、入力クロックｄ０が
共に１／２分周器５０により１／２分周されて供給され
ており、上記バッファ回路１８と極力相似に構成したダ
ミーバッファ回路３１（図１のダミーバッファ回路３に
相当）に入力されている。

【００３６】上記１／２分周器５０の出力用端子として
は、端子Ｑと端子Ｑバーとが備えられている。このうち
端子Ｑからの出力信号ｄ１は、ダミーバッファ回路３１
と正論理ＡＮＤ回路３２とに供給される。正論理ＡＮＤ
回路３２は、このダミーバッファ回路３１からの出力信
号ｄ２と、１／２分周器５０の端子Ｑからの出力信号ｄ
１とを入力し、それら２つの入力信号ｄ１，ｄ２が共に
“Ｈ”レベルのときに“Ｈ”レベルの信号ｄ３を補償用
スイッチ１４に供給し、当該スイッチをＯＮにする。

【００３７】また、上記１／２分周器５０の端子Ｑバー
からは、端子Ｑからの出力信号ｄ１を反転した信号ｄ４
が出力され、それが正論理ＡＮＤ回路３３の一方の入力
端子と積分中止用のフリップフロップ３４とに供給され
る。このフリップフロップ３４には、上記インバータ１
３からの出力信号ｄ６も供給されており、これら２つの
入力信号ｄ４，ｄ６が共に“Ｈ”レベルのときに“Ｈ”
レベルの信号ｄ８を正論理ＡＮＤ回路３３の他方の入力
端子に出力する。正論理ＡＮＤ回路３３は、これら２つ
の入力信号ｄ４，ｄ８が共に“Ｈ”レベルのときに
“Ｈ”レベルの信号ｄ９を出力用スイッチ１５に供給
し、当該スイッチをＯＮにする。

【００３８】上記インバータ１３からの出力信号ｄ６
は、リセットパルスタイマ３５にも供給される。リセッ
トパルスタイマ３５は、インバータ１３からの出力信号
ｄ６が“Ｌ”レベルに反転してから所定のディレイ時間
を計測し、出力フェーズの終わりに信号ｄ７によりリセ
ット用スイッチ１６をＯＮにして、積分電圧をゼロに初
期化する。このように構成したクロック発生回路の動作
を図４のタイミングチャートに従って説明すると、以下
のようになる。

【００３９】まず、図４の最上段に示す入力クロックｄ
０が１／２分周器５０により１／２分周されることによ
り、端子Ｑより信号ｄ１が出力され、端子Ｑバーより上
記信号ｄ１を反転した信号ｄ４が出力される。上記端子
Ｑより出力された信号ｄ１は、ダミーバッファ回路３１
を通ることによって一定量だけ遅延を受け、信号ｄ２の
ようになる。このとき、正論理ＡＮＤ回路３２は、信号
ｄ１と信号ｄ２とが共に“Ｈ”レベルの期間だけ“Ｈ”
レベルとなる信号ｄ３を出力する。

【００４０】そして、この正論理ＡＮＤ回路３２からの
“Ｈ”レベルの出力信号ｄ３により補償用スイッチ１４
がＯＮとなり、補償フェーズの積分が実行される。これ
により、この補償フェーズの実行中に、コンデンサ１２
に蓄積される（インバータ１３の入力端子に供給され
る）積分電圧ｄ５が徐々に上昇していく。その後、信号
ｄ３が“Ｌ”レベルになると、積分が停止する。入力ク
ロックｄ０の始めの１サイクルは、このようにして補償
フェーズを実行して終了する。

【００４１】次のサイクルでは、出力フェーズを実行す
る。すなわち、１／２分周器５０の端子Ｑバーから出力
される信号ｄ４の立ち上がりに同期して、正論理ＡＮＤ
回路３３の出力信号ｄ９が“Ｈ”レベルとなり（信号ｄ
４の立ち上がり時にはフリップフロップ３４の出力信号
ｄ８は“Ｈ”レベルとなっており、正論理ＡＮＤ回路３
３の２入力は共に“Ｈ”レベルである）、これによって
出力用スイッチ１５がＯＮとなる。

【００４２】この出力用スイッチ１５がＯＮになると、
出力フェーズでの積分動作が開始され、前クロックサイ
クル中の補償フェーズで蓄積された積分電圧ｄ５が更に
徐々に上昇していく。その後、積分電圧ｄ５がインバー
タ１３の論理閾値を上回った時点で、インバータ１３の
出力信号ｄ６が“Ｈ”レベルから“Ｌ”レベルに反転す
る。この“Ｌ”レベルになった信号ｄ６は、フリップフ
ロップ３４とリセットパルスタイマ３５とに供給され
る。

【００４３】インバータ１３から積分中止用のフリップ
フロップ３４に“Ｌ”レベルの信号ｄ６が入力される
と、上記フリップフロップ３４の出力信号ｄ８が“Ｌ”
レベルとなり、これに対応して正論理ＡＮＤ回路３３の
出力信号ｄ９が“Ｌ”レベルとなって出力用スイッチ１
５がＯＦＦとなる。また、リセットパルスタイマ３５に
“Ｌ”レベルの信号ｄ６が入力されると、それから一定
の時間後に信号ｄ７が“Ｌ”レベルとなり、これに対応
してリセット用スイッチ１６がＯＮとなって積分電圧ｄ
５がゼロにリセットされる。このとき、インバータ１３
の出力信号は、“Ｈ”レベルに戻る。

【００４４】このように、出力フェーズを実行して初期
状態に戻った後は、次のクロックサイクルで再び補償フ
ェーズが実行される。以下同様にして、補償フェーズと
出力フェーズとが繰り返し実行されていく。こうして生
成されたインバータ１３の出力信号であるクロックパル
スｄ６は、負論理ＯＲ回路１７およびバッファ回路１８
（３つのインバータで構成される）を介して出力され
る。

【００４５】これにより、出力フェーズでの積分が終わ
ってからバッファ回路１８の遅延時間（補償フェーズで
の遅延時間と同じ）後に立ち上がるような信号ｄ１０
が、出力クロックとして得られる。つまり、入力クロッ
クｄ０に対して、補償フェーズでの遅延時間と出力フェ
ーズでの遅延時間とを加算したトータルの遅延量が常に
一定となる出力クロックｄ１０を得ることができる。

【００４６】ここで、図３の一方の積分器１０で図４の
ような動作をするとすると、もう一方の積分器２０では
これと逆のサイクルで動作をする。すなわち、積分器１
０が補償フェーズのときは積分器２０は出力フェーズで
動作し、積分器１０が出力フェーズのときは積分器２０
は補償フェーズで動作する。これにより、一方の積分器
１０により出力クロックｄ１０のパルスが得られていな
いサイクルでは、他方の積分器２０によりパルスが得ら
れていることになる。

【００４７】以上の構成により、出力フェーズの積分動
作は、全てのクロック周期にわたって２つの積分器１
０，２０のどちらか一方で必ず行われることとなり、こ
れにより得られるクロックパルスが負論理ＯＲ回路１７
およびバッファ回路１８を介して１クロック毎に順次出
力されることとなる。よって、一定の遅延量を持った出
力クロックを１クロック毎に得ることができる。

【００４８】なお、図３の例では、同じ構成の積分器お
よび制御器を２組設け、２つのフェーズを繰り返し実行
するようにしているが、本発明はこれに限定されるもの
ではない。例えば、入力クロックに対する出力クロック
の遅延量をゼロに設定することを実現するためには、積
分時間をゼロにすることはできないので１クロック遅延
をゼロ遅延と見なければならない。これは、１クロック
を越えたタイミングでの出力となるので、長い積分時間
を確保するために少なくとも４つのフェーズを持たない
と実現できない。したがって、ゼロ遅延が要る場合に
は、少なくとも同じ構成の積分器および制御器を４組設
け、４つのフェーズ（例えば、３つの補償フェーズと１
つの出力フェーズ）を繰り返し実行するようにする。

【００４９】その他、上記実施形態において示した各部
の構成は、何れも本発明を実施するにあたっての具体化
のほんの一例を示したものに過ぎず、これらによって本
発明の技術的範囲が限定的に解釈されてはならないもの
である。なお、本発明はその精神、またはその主要な特
徴から逸脱することなく、様々な形で実施することがで
きる。したがって、上述の実施形態はあらゆる点におい
て単なる例示に過ぎず、限定的に解釈してはならない。

【００５０】

【発明の効果】本発明は上述したように、所定の閾値に
達するまでの積分を行う周期よりも前に、後段に接続さ
れる緩衝回路の遅延量の分だけあらかじめ積分しておく
シーケンス構造を持つようにしたので、積分電圧が所定
の閾値に達するまでの時間を後段の緩衝回路の遅延時間
分だけ早くすることが可能となる。これにより、積分遅
延回路およびその後段の緩衝回路のトータルの遅延量の
ばらつきを抑えることが可能となり、積分遅延回路の後
段に緩衝回路が接続されたクロック発生回路において入
力クロックに対してある遅延量を持つクロックを生成す
る際に、環境温度や電圧値によらず遅延量が常に一定の
出力クロックを得ることができる。

【図面の簡単な説明】

【図１】本発明に係る積分遅延回路を適用したクロック
発生回路の一実施形態を示す図である。

【図２】本発明に係る積分遅延回路の動作を説明するた
めの図である。

【図３】本発明に係るクロック発生回路の他の実施形態
を示す図である。

【図４】図３に示したクロック発生回路の動作を説明す
るためのタイミングチャートである。

【図５】従来の電源電圧補償型積分遅延回路の構成例と
その動作を示す図である。

【図６】従来のクロック発生回路の構成例を示す図であ
る。

【符号の説明】

１ 電源電圧補償型積分遅延回路 ２ バッファ回路 ３ 遅延補償用ダミーバッファ回路 １０，２０ 積分器 １１ 可変電流源 １２ コンデンサ １３ インバータ １４ 補償用スイッチ １５ 出力用スイッチ １６ リセット用スイッチ １７ 負論理ＯＲ回路 １８ バッファ回路 ３０，４０ 制御器 ３１ 遅延補償用ダミーバッファ回路 ３２，３３ 正論理ＡＮＤ回路 ３４ フリップフロップ ３５ リセットパルスタイマ ５０ １／２分周器 ｄ０ 入力クロック ｄ５ 積分電圧 ｄ１０ 出力クロック

Claims (10)

【特許請求の範囲】
1. 【請求項１】 所定の閾値に達するまで積分を行うこと
   により所定の遅延量を得るための積分遅延回路であっ
   て、 上記所定の閾値に達するまでの積分を行う周期の少なく
   とも１クロック前に、後段に接続される緩衝回路の遅延
   量の分だけあらかじめ積分しておくシーケンス構造を持
   つことを特徴とする積分遅延回路。
2. 【請求項２】 所定の閾値に達するまで積分を行うこと
   により所定の遅延量を得るための積分遅延回路であっ
   て、 上記所定の閾値に達するまでの積分を行うためのトリガ
   となる積分パルスを入力する前に、後段に接続される緩
   衝回路の遅延量と同じパルス幅を持った補償パルスをあ
   らかじめ入力し、これらのパルスに従って複数のフェー
   ズに分けて積分を行うようにしたことを特徴とする積分
   遅延回路。
3. 【請求項３】 上記補償パルスは、積分遅延回路の前段
   に接続される第２の緩衝回路によって生成されたもので
   あることを特徴とする請求項２に記載の積分遅延回路。
4. 【請求項４】 上記補償パルスは、上記積分パルスを入
   力するクロック周期よりも前のクロック周期で入力する
   ことを特徴とする請求項２に記載の積分遅延回路。
5. 【請求項５】 上記補償パルスは、上記積分パルスを入
   力するクロック周期の直前のクロック周期で入力するこ
   とを特徴とする請求項４に記載の積分遅延回路。
6. 【請求項６】 請求項１〜５の何れか１項に記載の積分
   遅延回路を複数個備え、それぞれの積分遅延回路内で上
   記補償パルスに基づく積分を行う補償フェーズと、上記
   積分パルスに基づく積分を行って出力クロックを得る出
   力フェーズとを交互に切り替えて行うことを特徴とする
   積分遅延回路。
7. 【請求項７】 所定の閾値に達するまで積分を行うこと
   により、入力されたクロックに対して電源電圧の値によ
   らず一定の遅延量を与える電源電圧補償型積分遅延回路
   と、 上記電源電圧補償型積分遅延回路の後段に接続される第
   １の緩衝回路と、 上記電源電圧補償型積分遅延回路の前段に接続され、上
   記第１の緩衝回路の遅延量と同じパルス幅を持った補償
   パルスを生成する第２の緩衝回路とを備え、 上記電源電圧補償型積分遅延回路は、上記所定の閾値に
   達するまでの積分を行うクロック周期の少なくとも１ク
   ロック前に、上記補償パルスに基づいて上記第１の緩衝
   回路の遅延量分だけあらかじめ積分を行うようにしたこ
   とを特徴とするクロック発生回路。
8. 【請求項８】 上記第２の緩衝回路は、上記第１の緩衝
   回路と相似に構成されることを特徴とする請求項７に記
   載のクロック発生回路。
9. 【請求項９】 上記補償パルスに基づく積分は、上記所
   定の閾値に達するまでの積分を行うクロック周期の直前
   のクロック周期で行うことを特徴とする請求項７に記載
   のクロック発生回路。
10. 【請求項１０】 上記電源電圧補償型積分遅延回路およ
    び上記第２の緩衝回路を複数組備え、それぞれ上記補償
    パルスに基づく積分を行う補償フェーズと、上記所定の
    閾値に達するまでの積分を行って出力クロックを得る出
    力フェーズとを交互に切り替えて行うことを特徴とする
    請求項７〜９の何れか１項に記載のクロック発生回路。