JPH1185476A

JPH1185476A - 乱数発生装置

Info

Publication number: JPH1185476A
Application number: JP9245681A
Authority: JP
Inventors: Yuuji Gendai; 裕治源代
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-09-10
Filing date: 1997-09-10
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】所望のノイズ特性に応じて、乱数列のビット幅
を調整することにより、SN比に応じた所定の特性を持つ
乱数列を供給できる乱数発生装置を実現する。【解決手段】正規乱数発生器１０により、正規分布特
性を有する乱数列Ｓ１０を発生し、シフタ２０に供給す
る。シフタ２０は、外部から入力されたビット幅制御信
号Ｓ_CNTに応じて乱数列Ｓ１０のビット幅を調整し、ビ
ット幅制御信号Ｓ_CNTがローレベルのとき、乱数列Ｓ１
０の上位の２ビットを切り捨て、ビット幅制御信号Ｓ
_CNTがハイレベルのとき、乱数列Ｓ１０を１ビット右シ
フトし、さらに最上位ビットＭＳＢを切り捨てて乱数列
Ｓ２０を発生する。乱数列Ｓ２０をディジタル／アナロ
グ変換器３０によりアナログ信号に変換し、ノイズとし
て外部に供給するので、所望のＳＮ比に応じて最適な特
性を持つ乱数列およびそれに基づいたノイズを発生でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、乱数発生装置、例
えば、ＳＮ比に応じて生成される乱数列のビット幅を適
切に調整する機能を有する乱数発生装置に関するもので
ある。

【０００２】

【従来の技術】正規分布を有する乱数列をディジタル的
に発生する場合に、生成した乱数列の最下位ビット（Ｌ
ＳＢ）に比べて標準偏差σがあまりに小さいと、生成さ
れる乱数列が離散的に見える。そこで、標準偏差σ＝３
２ＬＳＢ程度が望ましい。

【０００３】他方、乱数列の分布特性の裾の方まで表現
するためには、必要なビット数が決まる。例えば、乱数
列の分布特性の裾の方において８σまで表現しようとす
る場合には、乱数列における最大な乱数値は、（３２×
８×２＝５１２）であり、これを表現するためには、発
生される乱数には最低限として９ビットのビット幅が必
要である。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来の乱数列の発生方法において、あまり大きな値を発生
する頻度が低いので、または、乱数列をノイズとして信
号に加える前にレベルを適当に抑制しないと、被テスト
対象に悪影響を与えるおそれがあるという不利益があ
る。

【０００５】このため、例えば、上述した乱数発生の例
では、出力する乱数列のビット幅を８ビットに制限する
ことが望ましい。上述した例では、上位ビットを除くこ
とにより、±４σに制限することになる。しかし、従来
の乱数発生装置においては、このようなビット幅の制限
が固定になっており、所望のノイズ特性、例えば、ＳＮ
比に関係なくこのように一律でビット幅の制限が行なわ
れるので、ＳＮ比などの種々の要望に応えられる乱数列
を発生することが困難である。

【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、所望のノイズ特性に応じて、乱
数列のビット幅を調整することにより、ＳＮ比が良好な
場合に分布特性の裾の部分まで表現でき、ＳＮ比が悪い
場合にノイズの離散性を少なくする乱数列を発生できる
乱数発生装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の乱数発生装置は、所定のビット幅を有する
乱数列を発生する乱数発生手段と、所望のＳＮ比に応じ
て、上記乱数発生手段により生成された乱数列のビット
幅を調整し、ビット幅調整後の乱数列を出力するビット
幅制御手段とを有する。

【０００８】また、本発明では、好適には上記乱数発生
手段は、正規分布に従う所定のビット幅を有する乱数列
を発生する。

【０００９】また、本発明では、好適には上記ビット幅
制御手段は、良好なＳＮ比が希望された場合に、上記乱
数発生手段により発生されたｋ（ｋは正整数）ビットの
乱数列の内、少なくともｍ（ｍは正整数、且つ、ｍ≦
ｋ）ビットを選択して出力し、悪いＳＮ比が希望された
場合に、上記乱数発生手段により発生されたｋビットの
乱数列の内、上記ｍビットより下位桁のｎビットを選択
して出力する。

【００１０】また、本発明では、好適には上記ビット幅
制御手段は、所望のＳＮ比に応じて上記乱数発生手段に
より発生された乱数列を所定のビット数だけシフトして
出力するシフタを有する。

【００１１】さらに、本発明では、好適には上記ビット
幅調整手段により出力された乱数列をアナログ信号に変
換するディジタル／アナログ変換手段を有する。

【００１２】本発明によれば、乱数発生手段により発生
された、例えば、所定のビット幅を持ち、正規分布特性
を有する乱数列がビット幅調整手段に入力され、当該ビ
ット幅調整手段により所望のＳＮ比に応じてビット幅が
調整されて、新しい乱数列が供給される。

【００１３】良好なＳＮ比が希望された場合に、乱数発
生手段で発生されたｋビットの乱数列の内、少なくとも
ｍ（ｍ≦ｋ）ビットが選択されて出力される。逆に悪い
ＳＮ比が希望された場合に、乱数発生手段で発生された
ｋビットの乱数列の内、ｍビットより下位桁のｎビット
が選択されて出力される。例えば、ビット幅制御手段に
おいては、乱数列を所定のビット分だけシフトするシフ
タが設けられ、ＳＮ比に応じて乱数発生手段で発生され
た乱数列が所定のビット分だけ右へシフトされ、所定の
ビット分が切り捨てられる。または、乱数発生手段で発
生された乱数列の最上位ビット（ＭＳＢ）を切り捨てる
ことにより、ビット幅の調整が実現される。

【００１４】上述した乱数発生装置により、所望のＳＮ
比に応じた特性を有する乱数列を発生することができ
る。例えば、良好なＳＮ比が希望された場合に、分布特
性の裾の部分まで表現でき、逆にＳＮ比が悪い場合に、
ノイズの離散性を少なくする乱数列が発生できる。さら
に、このような乱数発生装置により発生された乱数列が
ディジタル／アナログ変換手段により、アナログ信号に
変換されることにより、希望のＳＮ比に応じて、所定の
特性を有するノイズを供給することが可能である。

【００１５】

【発明の実施の形態】図１は本発明に係る乱数発生装置
の一実施形態を示す回路図である。図示のように、本実
施形態の乱数発生装置は、正規乱数発生器１０およびシ
フタ２０により構成されている。

【００１６】正規乱数発生器１０は、正規分布特性を有
する乱数列Ｓ１０を生成し、シフタ２０に供給する。シ
フタ２０は、正規乱数発生器１０からの乱数列１０を受
けて、所望のノイズ特性に応じて、乱数列Ｓ１０のビッ
ト幅を調整し、所定のビット幅を有する新しい乱数列Ｓ
２０を外部に供給する。

【００１７】また、シフタ２０からの乱数列Ｓ２０は、
例えば、ディジタル／アナログ変換器（ＤＡＣ）３０に
入力され、当該ディジタル／アナログ変換器３０によ
り、乱数列Ｓ２０がアナログ信号Ｓ３０に変換され、当
該アナログ信号Ｓ３０は、ノイズとして外部に供給され
る。

【００１８】なお、本実施形態の正規乱数発生器１０
は、例えば、以下に説明する方法（加算法）あるいはそ
の変形法に基づいて乱数列Ｓ１０を生成することによ
り、図２に示すような良好な正規分布特性を持つ正規乱
数列Ｓ１０を生成可能である。生成された乱数列Ｓ１０
の標準偏差σは、２８ＬＳＢ程度に設定される。このた
め、最低でも１０ビットの幅を持つ乱数列が得られる。
この乱数列Ｓ１０は、例えば、２の補数の形で構成され
ている。

【００１９】また、通常は図２に示すように、正規乱数
列Ｓ１０の上位２ビットを切り捨て、−１２７〜＋１２
６の範囲を出力する。ＳＮ比の良好なところでは、シフ
タ２０に供給するビット幅制御信号Ｓ_CNT＝１とし、右
に１ビットシフトすることで、標準偏差σを１４にし、
σの何倍かという見方で表現範囲を広げる。

【００２０】以下に、正規乱数列Ｓ１０を生成する方法
について、図面に関連付けて説明する。

【００２１】正規乱数発生器１０は、ハードウェアによ
り高速に正規分布の乱数を発生する機能を付与されてお
り、一般的に、測定の目的により種々の分布特性を有す
るノイズが要求されるが、多くの場合に正規乱数（ホワ
イト・ガウシアン・ノイズともいう）が発生できれば十
分である。

【００２２】本実施形態において、正規乱数を発生する
方法として、例えば１２個の独立した一様な乱数を加算
する方法（加算法）を用いる。この手法は、ｘ_i（ｉ＝
０，１，…，１１）を区間〔０，１〕上の一様乱数とす
ると、これらの乱数の和（ｘ₀＋ｘ₁＋…＋ｘ₁₁）が平
均値６、分散が１の正規分布によく近似することを利用
する。このため、１２個の一様乱数を高速に発生させる
必要がある。ここで、例えば正規乱数発生器１０を用い
た図示しない任意波形生成装置の出力を８ビットとする
と、正規乱数発生器１０により生成した正規乱数も８ビ
ットのビット幅とする。１２個の加算で３ビット強増え
るので、元になる一様乱数として５ビット弱が必要であ
る。なお、実際にノイズのレベルが大抵波形信号より小
さいことを考慮すると、４ビットでも十分であり、ここ
では一様乱数に対する量子化誤差を無視できるよう余裕
を見て６ビットの一様乱数を発生する場合を例に説明す
る。

【００２３】ビット幅６の一様乱数を１２個加算して正
規乱数を発生する場合、一つの正規分布乱数を発生する
ために合計７２ビットの一様乱数が必要である。本実施
形態では、一つの実施例として７２ビット長のＭ系列を
用いる。たとえば任意波形生成装置で要求される速度か
ら考えて、１クロックで１個の正規乱数が要求される。
そこで、Ｍ系列を１ビットシフトする度に７２ビットの
データを１２個に分けて加算することになる。この方法
で得られた乱数列は、Ｍ系列の１周期ではほぼ完全な正
規乱数列となる。また得られた乱数の周期も極めて長
い。７２ビットのＭ系列では、（２⁷²−１）という長大
な周期を持っている。しかし、１クロックでＭ系列のデ
ータが１ビットしかシフトさせないことから、こうして
生成した乱数列においては連続する正規乱数間の相関は
大きくなってしまう欠点がある。

【００２４】この問題に対処するため、ずっと大きな周
期を持つＭ系列の一部のみを用いる方法がある。しか
し、これによりハードウェアによる実現させるために、
回路規模が大きくなる欠点がある。

【００２５】そこで、シフト幅を短くするため、必要な
７２ビットのデータを一つのＭ系列ではなく、複数に分
解されるＭ系列により生成する。周期を長くするため、
分割したＭ系列の周期が互いに素であることが望まし
い。例えば、７２ビットのＭ系列に対して、１３，１
７，１９，２３ビットの組み合わせと、３５，３７ビッ
トの組み合わせが有効である。何れの場合でも合計が７
２ビットとなる。

【００２６】Ｍ系列の連続する出力の相関を小さくする
ため、Ｍ系列を生成する原始多項式の項の数を適度に多
くすることが有効である。項数が増えるとエクスクルー
シブＯＲゲートの数が増えるが、ハードウェア量全体か
ら見ればわずかである。また高次項を含む原始多項式を
用いることも有効であり、これはハードウェアの量を増
加させない。さらに、１クロックで複数ビット分シフト
することも有効である。例えば、１度に２ビット分をシ
フトすることでは、必要なエクスクルーシブＯＲゲート
の数が２倍になるが、Ｍ系列の周期は必ず奇数なので、
この手法は周期を減少させない。これらの制限を満た
し、１３ビット、１７ビット、１９ビットおよび３２ビ
ットのＭ系列を生成する原始多項式の一例として次のも
のが挙げられる。

【００２７】

【数１】

【００２８】さらに、式（１）に基づき構成される１３
ビットのＭ系列を生成するＭ系列発生器１００を図３に
示している。図３において、ＳＲ１〜ＳＲ１３はシフト
レジスタを示し、ＥＧＴ１〜ＥＧＴ６はエクスクルーシ
ブＯＲゲートを示す。

【００２９】上述のように生成した７２ビットのＭ系列
のデータを１２個の６ビット２進数に変換するには、適
度のビットの並べ替えが必要である。２進法の重み付け
により、２⁵から２⁰までが各１２回ずつ現れる。同一
の重み付けの中での並べ替えは出力に差がでないので、
１２回ずつ繰り返される６種類の数値をもっともランダ
ムに並べる方法がよい。本実施形態では、フーリエ変換
した場合の周波数スペクトラムができるだけ均等になる
という評価関数を用いる。この評価関数は、孤立した
“１”が１ビットずつシフトされていくとき、出力にで
きるだけランダムな値を生成することを要求するもので
ある。均等性の尺度を周波数スペクトラムの分散を最小
にするものと規定すると、数学的に最適な解が存在す
る。このように並べ替えを行うことにより、正規分布に
従うランダムな乱数列が生成できる。

【００３０】なお、回路により並べ替えを実現する方法
は、シフトレジスタと加算器の間の接続関係を設定する
ことであり、並べ替えをどのように選んでも、ハードウ
ェア上必要な素子数は変化しない。

【００３１】このような工夫を加えても、連続する出力
間の相関はある程度存在する。これはＭ系列では“１”
がシフトアウトされる場合のみ、シフトレジスタ中の
“１”の総数が変化するからである。そのため、最終出
力でも変化できる数値の範囲が限られてしまう。例え
ば、２３ビットのＭ系列の最下位ビット（ＬＳＢ）にの
み“１”があり、残りはすべて“０”である場合、１ク
ロックで２ビットずつシフトするとしても、１２クロッ
ク目まではその乱数列の中で“１”は一つしかない。

【００３２】本実施形態では、シフトレジスタ中の
“１”の総数をランダムにするため、Ｍ系列を構成する
シフトレジスタとは別の系列を設け、両者のエクスクル
ーシブＯＲを取る方法を採用する。以下、このような乱
数列を“ＥＸ系列”という。ＥＸ系列は幾つかの候補が
ある。例えば、別のＭ系列を用いる方法や、±１カウン
タを用いる方法がある。ここでは、ＥＸ系列のクロック
毎の０／１の変化数が１周期の合計で最大となるように
選定する。例えば、以下の条件を満たす乱数列を選択し
て、ＥＸ系列とする。１．そのビット幅のすべての組み合わせを１周期の間に
１回ずつとること、２．クロック毎の０／１の変化数（ハミング距離）の１
周期分の合計（いわゆるハミングサム）が最大になるこ
と。ＥＸ系列のビット幅は、その周期がＭ系列を生成するシ
フトレジスタのシフトアウト長より長くなるべきであ
り、本実施形態の場合では６とした。

【００３３】図４はＥＸ系列の発生回路の一構成例を示
している。図示のように、本例のＥＸ系列発生器１２０
は、６ビットのマスタレジスタＭＬと５ビットのスレー
ブレジスタＳＬにより構成されている。マスタレジスタ
ＭＬはクロック信号ＣＬＫに応じて動作を行い、例え
ば、クロック信号ＣＬＫの立ち上がりエッジで入力端子
Ｄ０〜Ｄ５に入力されているデータを取り込み、それぞ
れ出力端子Ｑ０〜Ｑ５に出力する。一方、スレーブレジ
スタＳＬはクロック信号ＣＬＫの立ち下がりエッジで入
力端子Ｄ１〜Ｄ５に入力されているデータを取り込み、
それぞれ出力端子Ｑ１〜Ｑ５に出力する。また、マスタ
レジスタＭＬおよびスレーブレジスタＳＬはともにリセ
ット信号ＲＳＴによりリセットされる。

【００３４】ＥＸ系列発生器１２０により、マスタレジ
スタＭＬの出力側から６ビットのＥＸ系列の乱数ＥＳ１
が得られる。そしてこの６ビットの乱数列を１２回ずつ
繰り返して、７２ビット幅のＭ系列の各ビットに対して
エクスクルーシブＯＲを取ることにより、“１”の総数
が適当に散らばる乱数列ＭＯＵＴが得られる。図５は上
記エクスクルーシブＯＲ演算を行う回路（以下、ＥＸ加
算回路という）の構成を示している。図示のように、Ｅ
Ｘ加算回路１３０は６個エクスクルーシブＯＲ演算器１
３０＿０，１３０＿１，…，１３０＿５からなる。これ
らのエクスクルーシブＯＲ演算器はそれぞれ１２ビット
の入力データＡと１２ビットの入力データＢの各ビット
のエクスクルーシブＯＲを取り、１２ビットのデータを
出力する。ＥＸ加算回路１３０の各エクスクルーシブＯ
Ｒ演算器にそれぞれ並べ替え回路により発生された１２
ビットずつ、計６個の乱数列ＭＳ０，ＭＳ１，…，ＭＳ
５と、ＥＸ系列発生器１２０により発生された６ビット
のＥＸ系列ＥＳ１が２回繰り返した乱数列ＥＸ２が入力
され、これらのエクスクルーシブＯＲ演算器により、そ
れぞれ１２ビットの乱数列ＭＯＳ０〜ＭＯＳ５、合計７
２ビットの乱数列ＭＯＵＴが得られる。

【００３５】ＥＸ系列発生器１２０により発生されるＥ
Ｘ系列乱数の周期は６４で、各Ｍ系列の周期と素であ
る。そして１２ビットのＭ系列と６ビットのＥＸ系列が
２回繰り返した１２ビットの乱数列の各ビットのエクス
クルーシブＯＲにより得られた乱数列ＭＯＵＴの周期
は、およそ２⁷⁸となり、長大な周期を持つ乱数列とな
る。また、これにより、乱数列ＭＯＵＴの一様性が保証
されるので、出力分布の正規性も保証されることにな
る。

【００３６】ＥＸ加算回路１３０により生成された７２
ビットの乱数列ＭＯＵＴは加算器により加算され、最終
的に１０ビットの正規分布乱数列がＮＳ１が得られる。
本実施形態では、キャリー保存加算器（キャリーセーブ
アダー、以下、ＣＳＡという）ツリーを用いて加算器を
構成する。ＣＳＡは基本的に３入力２出力の論理回路に
より構成されている。図６はＣＳＡの等価回路およびそ
の真理値を示している。図７は、インバータ、ＡＮＤゲ
ートおよびＯＲゲートにより構成されたＣＳＡの一例を
示す回路図である。

【００３７】ＣＳＡを用いてＣＳＡツリー１４０を構成
し、これを用いてＥＸ加算回路１３０から出力された７
２ビットの乱数列ＭＯＵＴに対して高速なディジタル加
算処理を行う。図８は、ＣＳＡツリー１４０の部分回路
ＡＤＤＭＳＢの構成を示している。図示のように、この
部分回路ＡＤＤＭＳＢは４ビットのデータｃｉ０＿３，
ｃｉ０＿２，ｃｉ０＿１，ｃｉ０＿０、３ビットのデー
タｃｉ１＿２，ｃｉ１＿１，ｃｉ１＿０、２ビットのデ
ータｃｉ２＿１，ｃｉ２＿０および１ビットのデータｃ
ｉ３、合計１０ビットの入力データに対して、７つのＣ
ＳＡ、即ち、ＣＳＡ００，ＣＳＡ０１，ＣＳＡ１０，Ｓ
ＣＡ１１，ＣＳＡ１２，ＣＳＡ２０およびＣＳＡ２１に
より構成されたＣＳＡツリーを用いて加算処理を行い、
２ビットのキャリアデータｃ＿０，ｃ＿１および３ビッ
トの和信号ｓ＿０，ｓ＿１，ｓ＿２を生成し、演算結果
として出力する。ＣＳＡツリー１４０は本実施形態の中
で最も論理段数を必要とする部分であるが、フィードバ
ックを含まないので、途中で適当にラッチを配置するこ
とにより、回路のスループット、即ち最高動作周波数を
維持することができる。

【００３８】なお、ＣＳＡツリーを用いる方法では、通
常最終段に全加算器（フルアダー）が必要となる。実際
の回路では、ＳＣＡツリーのゲート段数とフルアダーの
遅延は大体同じ程度になるので、両者の間にはラッチを
配置するのが合理的である。また、フルアダーの部分を
二つのＤＡＣとアナログ加算器で実現するディジタル・
アナログ・ハイブリッド形式も可能である。

【００３９】図９は本実施形態の正規乱数発生器１０の
全体の構成を示す回路図である。図示のように、正規乱
数発生器１０において、Ｍ系列発生器１００により、例
えば、７２ビットのＭ系列が発生され、並べ替え回路１
１０により組み合わせられ、１２ビットを有する６個の
乱数列ＭＳ０〜ＭＳ５が生成される。そして、ＥＸ系列
発生器１２０により６ビットのＥＸ系列ＥＳ１が発生さ
れ、これを２回繰り返すことで１２ビットの乱数列ＥＳ
２が生成される。ＥＸ加算回路１３０により、１２ビッ
トの乱数列ＥＳ２と乱数列ＭＳ０〜ＭＳ５のそれぞれの
ビットのエクスクルーシブＯＲが求められ、計７２ビッ
トの乱数列ＭＯＵＴが得られる。この乱数列ＭＯＵＴに
は、“１”の総数が適当に散らばることになっており、
一様性および正規性が保証される。

【００４０】ＥＸ加算回路１３０からの乱数列ＭＯＵＴ
に対して、ＣＳＡから構成された加算回路ＣＳＡツリー
１４０により加算処理が行われ、さらにフルアダー１５
０により最終的に、例えば１０ビットの乱数列ＮＳ１が
得られる。この乱数列ＮＳ１が正規分布乱数列となり、
これをＤＡＣ７０によりアナログ信号に変換され、ノイ
ズ信号として、波形信号に加えることによりノイズを含
んだ任意の波形信号で各種の実験を行うことができる。

【００４１】次に、図１を参照しつつ、本実施形態の乱
数発生装置の動作について説明する。図示のように、正
規乱数発生器１０により、正規分布の特性を有する乱数
列Ｓ１０が発生される。この乱数列Ｓ１０は、例えば、
１０ビットのビット幅を有する。

【００４２】乱数列Ｓ１０は、シフタ２０に入力され
る。シフタ２０において、外部から入力されたビット幅
制御信号Ｓ_CNTに応じてシフト動作が行なわれ、乱数列
Ｓ１０のビット幅が制御される。

【００４３】例えば、ビット幅制御信号Ｓ_CNTがローレ
ベルに保持されているとき、シフタ２０により、入力さ
れた乱数列Ｓ１０に対して上位２ビットの切り捨てが行
なわれる。これによって、８ビットの乱数列Ｓ２０が生
成され、出力される。

【００４４】逆に、ビット幅制御信号Ｓ_CNTがハイレベ
ルに保持されているとき、シフタ２０により、入力され
た乱数列Ｓ１０に対して１ビットの右シフトが行なわ
れ、乱数列Ｓ１０の１０ビットの内、上位、下位の各１
ビットが切り捨てられる。これによって、８ビットの乱
数列Ｓ２０が生成され、出力される。

【００４５】即ち、良好なＳＮ比が希望される場合に、
外部からハイレベルに設定されているビット幅制御信号
Ｓ_CNTが入力される。これに応じてシフタ２０では、乱
数列Ｓ１０に対して１ビットの右シフトが行なわれ、８
ビットの乱数列Ｓ２０が得られる。そして、ビット幅が
調整された後の乱数列Ｓ２０は、ディジタル／アナログ
変換器３０に入力され、アナログ信号Ｓ３０に変換さ
れ、これがノイズとして外部に供給される。

【００４６】一方、ＳＮ比が悪い場合に、外部からロー
レベルに設定されているビット幅制御信号Ｓ_CNTが入力
される。これに応じてシフタ２０では、乱数列Ｓ１０の
最上位２ビット（ＭＳＢ）が切り捨てられる。これによ
って、８ビットの乱数列Ｓ２０が得られる。このように
ビット幅が調整された後の乱数列Ｓ２０は、ディジタル
／アナログ変換器３０に入力され、アナログ信号Ｓ３０
に変換され、これがノイズとして外部に供給される。

【００４７】従来の乱数発生装置においては、例えば、
正規分布特性を有する１０ビットの乱数列に対して、一
律に上位２ビットを切り捨て、８ビットの乱数列を発生
するが、本実施形態では、上述したように、所望のＳＮ
比に応じて、ビット幅の調整の仕方が制御される。例え
ば、ＳＮ比に応じて、正規分布特性を有する乱数列Ｓ１
０に対して、１ビットの右シフトにより、最上位ビット
ＭＳＢおよび最下位ビットＬＳＢの各１ビットを切り捨
てられる。これによって、生成された８ビットの乱数列
Ｓ２０において、その表現範囲を標準偏差σ比では、従
来の方法で生成された乱数列に対して、ほぼ２倍までと
れる。

【００４８】なお、加算法により発生された正規分布を
持つ乱数列では、その裾の分布特性あがあまり良くない
という事情から、発生しうる範囲よりも分布特性の良好
な範囲がかなり狭い。このため、正規分布を持つ乱数列
に対して最上位ビットＭＳＢ側を、例えば、１ビット分
切り捨てても実害は少ない。

【００４９】以上説明したように、本実施形態によれ
ば、正規乱数発生器１０により、正規分布特性を有する
乱数列Ｓ１０を発生し、シフタ２０に供給する。シフタ
２０は、外部から入力されたビット幅制御信号Ｓ_CNTに
応じて乱数列Ｓ１０のビット幅を調整し、ビット幅制御
信号Ｓ_CNTがローレベルのとき、乱数列Ｓ１０の上位２
ビットを切り捨て、８ビットの乱数列Ｓ２０を出力し、
ビット幅制御信号Ｓ_CNTがハイレベルのとき、乱数列Ｓ
１０を１ビット右シフトし、さらに最上位ビットＭＳＢ
を切り捨てることで８ビットの乱数列Ｓ２０を出力す
る。乱数列Ｓ２０をディジタル／アナログ変換器３０に
よりアナログ信号に変換し、ノイズとして外部に供給す
るので、所望のＳＮ比に応じて最適な特性を持つ乱数列
およびそれに基づいたノイズを供給できる。

【００５０】なお、以上の説明においては正規乱数発生
器１０は、加算法により良好な正規分布特性を持つ乱数
列Ｓ１０を発生するとしたが、本発明はこれに限定され
るものではなく、他の方法で乱数Ｓ１０を発生できるこ
とは勿論である。

【００５１】さらに、正規乱数発生器１０により発生さ
れた乱数列Ｓ１０は、２の補数表示であることが望まし
いが、これは単純なシフトにより済むためであるが、本
発明はこれに限定されるものではなく、別の記数法であ
ったとしても、同様に本発明を適用できることはいうま
でもない。

【００５２】

【発明の効果】以上説明したように、本発明の乱数発生
装置によれば、限られたビット幅の中で、ＳＮ比に応じ
てビット幅の調整を行なえ、良好なＳＮ比の場合に、正
規分布特性の裾の部分まで表現でき、ＳＮ比の悪い場合
にノイズの離散性が少なく見える乱数列を発生でき、こ
れに応じて所望のＳＮ比に応じた特性を有するノイズを
生成できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る乱数発生装置の一実施形態を示す
回路図である。

【図２】本発明に係る正規乱数発生器で生成される正規
乱数列を説明するための図である。

【図３】Ｍ系列発生器の回路図である。

【図４】ＥＸ系列発生器の回路図である。

【図５】ＥＸ加算回路の回路図である。

【図６】ＣＳＡの等価回路およびその真理値を示す図で
ある。

【図７】ＣＳＡの一構成例を示す回路図である。

【図８】ＣＳＡツリーの部分回路の回路図である。

【図９】正規乱数発生器の具体的な構成例を示す回路図
である。

【符号の説明】

１０…乱数発生器、２０…シフタ、３０…ディジタル／
アナログ変換器、Ｓ_CNT…ビット幅制御信号、１００…
Ｍ系列発生器、１１０…並べ替え回路、１２０…ＥＸ系
列発生器、１３０…ＥＸ加算回路、１４０…ＣＳＡツリ
ー、１５０…フルアダー。

Claims

【特許請求の範囲】

【請求項１】所定のビット幅を有する乱数列を発生する
乱数発生手段と、所望のＳＮ比に応じて、上記乱数発生手段により生成さ
れた乱数列のビット幅を調整し、ビット幅調整後の乱数
列を出力するビット幅制御手段とを有する乱数発生装
置。
【請求項２】上記乱数発生手段は、正規分布に従う所定
のビット幅を有する乱数列を発生する請求項１記載の乱
数発生装置。
【請求項３】上記ビット幅制御手段は、良好であるとし
て設定された範囲内にあるＳＮ比が設定された場合に、
上記乱数発生手段により発生されたｋ（ｋは正整数）ビ
ットの乱数列の内、少なくともｍ（ｍは正整数、且つ、
ｍ≦ｋ）ビットを選択して出力し、上記設定範囲外のＳＮ比が設定された場合に、上記乱数
発生手段により発生されたｋビットの乱数列の内、上記
ｍビットより下位桁のｎビットを選択して出力する請求
項１記載の乱数発生装置。
【請求項４】上記ビット幅制御手段は、所望のＳＮ比に
応じて上記乱数発生手段により発生された乱数列を所定
のビット数だけシフトして出力するシフタを有する請求
項１記載の乱数発生装置。
【請求項５】上記ビット幅調整手段により出力された乱
数列をアナログ信号に変換するディジタル／アナログ変
換手段を有する請求項１記載の乱数発生装置。