JPH1185659A - ディスク制御装置及びこれを用いた記憶装置 - Google Patents
ディスク制御装置及びこれを用いた記憶装置Info
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- JPH1185659A JPH1185659A JP9238685A JP23868597A JPH1185659A JP H1185659 A JPH1185659 A JP H1185659A JP 9238685 A JP9238685 A JP 9238685A JP 23868597 A JP23868597 A JP 23868597A JP H1185659 A JPH1185659 A JP H1185659A
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- disk
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- buses
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】高い可用性と保守性が要求される大型記憶装置
において、共通バスを実装するプラッタの障害時にも縮
退、保守が可能で、かつ、転送性能を向上させるクラス
タードバス構成を実現する。 【解決手段】本発明では、多重化された並列共通バスを
中心に接続された制御基本単位、例えばチャネル制御
部、ディスク制御部から構成されるクラスタを、複数組
有するシステムとし、各クラスタ共通の資源と通信系を
装備する。これにより共通バスの転送性能を向上させ
た。更に、システムを動作させたままの無停止の状態
で、故障中のプラッタの保守が可能となる。また１つの
クラスタ内で故障が生じても、他のクラスタ内で共通バ
スのモードの切り換えを行うことも可能である。
において、共通バスを実装するプラッタの障害時にも縮
退、保守が可能で、かつ、転送性能を向上させるクラス
タードバス構成を実現する。 【解決手段】本発明では、多重化された並列共通バスを
中心に接続された制御基本単位、例えばチャネル制御
部、ディスク制御部から構成されるクラスタを、複数組
有するシステムとし、各クラスタ共通の資源と通信系を
装備する。これにより共通バスの転送性能を向上させ
た。更に、システムを動作させたままの無停止の状態
で、故障中のプラッタの保守が可能となる。また１つの
クラスタ内で故障が生じても、他のクラスタ内で共通バ
スのモードの切り換えを行うことも可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、大量の情報を格納
するディスク制御装置又は記憶装置に関し、特に、シス
テムが部分的な故障を生じた際に、故障部位を縮退処置
することによりシステムダウンを防ぐ高い可用性と、シ
ステムを停止させること無く故障部位の交換を行うこと
ができる高い保守性を有するものに関する。
するディスク制御装置又は記憶装置に関し、特に、シス
テムが部分的な故障を生じた際に、故障部位を縮退処置
することによりシステムダウンを防ぐ高い可用性と、シ
ステムを停止させること無く故障部位の交換を行うこと
ができる高い保守性を有するものに関する。
【０００２】
【従来の技術】銀行オンラインシステムにおける顧客情
報を保存し格納する大型のデータ記憶装置又は記憶シス
テムには、故障発生に際し縮退動作によるシステムダウ
ン防止や、無停止保守による故障部品の交換といった高
い可用性、保守性が要求されている。
報を保存し格納する大型のデータ記憶装置又は記憶シス
テムには、故障発生に際し縮退動作によるシステムダウ
ン防止や、無停止保守による故障部品の交換といった高
い可用性、保守性が要求されている。
【０００３】この種のデータ記憶システムには従来か
ら、単位価格当たりの記憶容量の大きい、磁気ディスク
装置を格納媒体とする記憶装置が用いられて来た。最近
では磁気ディスク単位を交換することで、可用性と保守
性を高めたレイド技術が導入され、システムの無停止が
実現されている。
ら、単位価格当たりの記憶容量の大きい、磁気ディスク
装置を格納媒体とする記憶装置が用いられて来た。最近
では磁気ディスク単位を交換することで、可用性と保守
性を高めたレイド技術が導入され、システムの無停止が
実現されている。
【０００４】従来の大型記憶装置の一構成例を図１に示
す。ディスクコントローラ（以下、ＤＫＣと略す。）１
０１は、チャネル１１０、１１１により上位装置である
ホストプロセッサー１０２に接続する。またＤＫＣ１０
１は、ドライブパス１１２、１１３、１１４、１１５に
より、下位装置であるディスクユニット（以下、ＤＫＵ
と略す。）１０３に接続する。
す。ディスクコントローラ（以下、ＤＫＣと略す。）１
０１は、チャネル１１０、１１１により上位装置である
ホストプロセッサー１０２に接続する。またＤＫＣ１０
１は、ドライブパス１１２、１１３、１１４、１１５に
より、下位装置であるディスクユニット（以下、ＤＫＵ
と略す。）１０３に接続する。
【０００５】ＤＫＣ１０１内部のプラッタ（装置内部の
配線板をいう。以下、ＰＬと略す。）１１６上に配線さ
れた共通バス bus0、bus1（１１７、１１８）には、以
下に述べる各種モジュールが接続される。
配線板をいう。以下、ＰＬと略す。）１１６上に配線さ
れた共通バス bus0、bus1（１１７、１１８）には、以
下に述べる各種モジュールが接続される。
【０００６】メモリモジュール１１９、１２０は、ＤＫ
Ｕ１０３内に保存されたデータのコピーと、ホストプロ
セッサー１０２から転送され、これから ＤＫＵ１０３
に保存されるデータを有する半導体メモリである。チャ
ネルアダプタモジュール（以下、ＣＨＡ１２１、１２
２）は、チャネル１１０、１１１と接続し、ホストプロ
セッサー１０２とメモリモジュール１１９、メモリモジ
ュール１２０間のデータ転送制御を行う。
Ｕ１０３内に保存されたデータのコピーと、ホストプロ
セッサー１０２から転送され、これから ＤＫＵ１０３
に保存されるデータを有する半導体メモリである。チャ
ネルアダプタモジュール（以下、ＣＨＡ１２１、１２
２）は、チャネル１１０、１１１と接続し、ホストプロ
セッサー１０２とメモリモジュール１１９、メモリモジ
ュール１２０間のデータ転送制御を行う。
【０００７】ディスクアダプタモジュール（以下、ＤＫ
Ａ１２３、１２４)は、ドライブパス１１２〜１１５を
介しＤＫＵ１０３内のドライブ１２５〜１２８と接続
し、メモリモジュール１１９、１２０とドライブ１２５
〜１２８間のデータ転送制御を行う。メモリモジュール
１１９、１２０にはＣＨＡ、ＤＫＡが行うデータ転送制
御に必要となる制御情報も保存される。共通バス１１
７、１１８は、 ＣＨＡ 、ＤＫＡとメモリモジュール
１１９、１２０間のデータ転送や制御情報アクセス、及
びＣＨＡ、ＤＫＡ間の通信のためのパスとして用いられ
る。
Ａ１２３、１２４)は、ドライブパス１１２〜１１５を
介しＤＫＵ１０３内のドライブ１２５〜１２８と接続
し、メモリモジュール１１９、１２０とドライブ１２５
〜１２８間のデータ転送制御を行う。メモリモジュール
１１９、１２０にはＣＨＡ、ＤＫＡが行うデータ転送制
御に必要となる制御情報も保存される。共通バス１１
７、１１８は、 ＣＨＡ 、ＤＫＡとメモリモジュール
１１９、１２０間のデータ転送や制御情報アクセス、及
びＣＨＡ、ＤＫＡ間の通信のためのパスとして用いられ
る。
【０００８】共通バス１１７、１１８は、物理的に独立
した複数のバスから構成され、転送時のバスのコマンド
により、転送モードを選択できる。転送モードには、複
数のバスが論理的に１本のバスとして動作するシーケン
シャルデータ転送モードと、各バスが独立に動作するト
ランザクションデータ転送モードがある。
した複数のバスから構成され、転送時のバスのコマンド
により、転送モードを選択できる。転送モードには、複
数のバスが論理的に１本のバスとして動作するシーケン
シャルデータ転送モードと、各バスが独立に動作するト
ランザクションデータ転送モードがある。
【０００９】ＤＫＣ１０１では、ＰＬ１１６を除く全て
のハードウェア部位が多重化されており、いずれの部分
故障に対しても縮退処置を行うことで、ＤＫＣ１０１全
体の停止を防ぐことが可能である。またＤＫＣ１０１で
は、各モジュール（パッケージ）の活線交換等によりＰ
Ｌ１１６を除く全てのハードウェア部位について無停止
交換が可能であるが、装置の一部に故障を生じた際に後
述の不都合があった。
のハードウェア部位が多重化されており、いずれの部分
故障に対しても縮退処置を行うことで、ＤＫＣ１０１全
体の停止を防ぐことが可能である。またＤＫＣ１０１で
は、各モジュール（パッケージ）の活線交換等によりＰ
Ｌ１１６を除く全てのハードウェア部位について無停止
交換が可能であるが、装置の一部に故障を生じた際に後
述の不都合があった。
【００１０】一方、本願図８に類似の構成を有する公知
例として、特開平４-２７６６９８号公報に記載のワイ
ヤリングボードがある。この公知例では２つのワイヤリ
ングボードをプリント配線基板により結合しているが、
当該プリント配線基板の細部は開示が無く、更に、本願
発明とは発明が解決しようとする課題が異なる。
例として、特開平４-２７６６９８号公報に記載のワイ
ヤリングボードがある。この公知例では２つのワイヤリ
ングボードをプリント配線基板により結合しているが、
当該プリント配線基板の細部は開示が無く、更に、本願
発明とは発明が解決しようとする課題が異なる。
【００１１】
【発明が解決しようとする課題】上記に詳細に説明した
構成のコンピュータシステムでは、ＰＬ自体に断線等の
障害が発生し、共通バスが使用できない場合でも、バス
縮退によってシステムダウンを免れることができる。し
かし保守に際し、障害バスを交換しようとすると、ＰＬ
には、縮退して稼働しているバスも搭載されているた
め、システムを停止しなければならないという問題があ
った。また縮退バスで運用している場合には、転送のバ
スモードは制限されるため性能が低下するという問題が
有った。
構成のコンピュータシステムでは、ＰＬ自体に断線等の
障害が発生し、共通バスが使用できない場合でも、バス
縮退によってシステムダウンを免れることができる。し
かし保守に際し、障害バスを交換しようとすると、ＰＬ
には、縮退して稼働しているバスも搭載されているた
め、システムを停止しなければならないという問題があ
った。また縮退バスで運用している場合には、転送のバ
スモードは制限されるため性能が低下するという問題が
有った。
【００１２】
【課題を解決するための手段】この問題に対し、一つの
解決手段として、二つに分けたＰＬ上の共通バス同士を
コネクタにより互いに接続する方法がある。この方法を
採ることで、一方のＰＬで障害が発生した場合に、他方
のＰＬを動作させたまま、障害ＰＬの交換を行うことが
できる。
解決手段として、二つに分けたＰＬ上の共通バス同士を
コネクタにより互いに接続する方法がある。この方法を
採ることで、一方のＰＬで障害が発生した場合に、他方
のＰＬを動作させたまま、障害ＰＬの交換を行うことが
できる。
【００１３】更に、一方のクラスタから他方のクラスタ
へ、クラスタを渡る何らかの通信手段を持つことによ
り、クラスタを渡る共通リソースへのアクセスを制御で
きる。また、障害時に稼働しているバスの使用モード
を、システム全体のバランスを考慮して、その転送モー
ドを設定することが可能になる。
へ、クラスタを渡る何らかの通信手段を持つことによ
り、クラスタを渡る共通リソースへのアクセスを制御で
きる。また、障害時に稼働しているバスの使用モード
を、システム全体のバランスを考慮して、その転送モー
ドを設定することが可能になる。
【００１４】本発明の目的は、高い可用性と保守性が要
求される大型記憶装置に代表されるコンピュータシステ
ムにおいて、複数の共通バス構造をもつクラスタ系を構
成することにより、バス性能の向上並びに共通バスの障
害に対する無停止保守を実現させることにある。
求される大型記憶装置に代表されるコンピュータシステ
ムにおいて、複数の共通バス構造をもつクラスタ系を構
成することにより、バス性能の向上並びに共通バスの障
害に対する無停止保守を実現させることにある。
【００１５】換言すれば、システムを複数のクラスタで
構成することである。図８に、複数のクラスタユニット
が共通リソースに接続する場合の実装図を示す。クラス
タは、各々、多重化された共通バスと、それに接続する
複数の構成モジュール、例えば後出の、ディスク制御部
ＤＫＡ、チャネル制御部ＣＨＡ、キャッシュ部（以下、
CACHE）を備えている。
構成することである。図８に、複数のクラスタユニット
が共通リソースに接続する場合の実装図を示す。クラス
タは、各々、多重化された共通バスと、それに接続する
複数の構成モジュール、例えば後出の、ディスク制御部
ＤＫＡ、チャネル制御部ＣＨＡ、キャッシュ部（以下、
CACHE）を備えている。
【００１６】またCACHE部には、共有メモリとキャッシ
ュメモリがあり、自己のクラスタ以外の他のクラスタか
らアクセスする機能を持っている。また、これら一方の
クラスタから他方のクラスタのモジュールへの通信手段
として、共有メモリ上に管理テーブルを用意し、そのテ
ーブルのロックビットを利用する機能と各ＣＨＡ、ＤＫ
Ａのマイクロプロセッサー間の割り込み信号を用いたＭ
Ｐ通信機能が用意されている。これによりクラスタ間で
のバスモードの同期設定やCACHE部へのアクセスの競合
解決が可能となる。そして複数のクラスタを亘る共通バ
スの並列度の高い転送動作をすることにより、システム
のバス転送性能は単に２重化した場合に比べて増大す
る。
ュメモリがあり、自己のクラスタ以外の他のクラスタか
らアクセスする機能を持っている。また、これら一方の
クラスタから他方のクラスタのモジュールへの通信手段
として、共有メモリ上に管理テーブルを用意し、そのテ
ーブルのロックビットを利用する機能と各ＣＨＡ、ＤＫ
Ａのマイクロプロセッサー間の割り込み信号を用いたＭ
Ｐ通信機能が用意されている。これによりクラスタ間で
のバスモードの同期設定やCACHE部へのアクセスの競合
解決が可能となる。そして複数のクラスタを亘る共通バ
スの並列度の高い転送動作をすることにより、システム
のバス転送性能は単に２重化した場合に比べて増大す
る。
【００１７】かかる多重化構成とすることはレイド技術
を用いた大型記憶装置のみならず、レイドでないスレッ
ド技術を用いた大型記憶装置にも適用できる。
を用いた大型記憶装置のみならず、レイドでないスレッ
ド技術を用いた大型記憶装置にも適用できる。
【００１８】
【発明の実施の形態】図２に実施の形態の構成図を示
す。ここでは図１と同様の構成、同じ動作をする部分に
ついては説明を省略し、図１と異なる部分についてのみ
説明する。
す。ここでは図１と同様の構成、同じ動作をする部分に
ついては説明を省略し、図１と異なる部分についてのみ
説明する。
【００１９】最初に本発明による装置の全体構成を述べ
る。図２に示す装置は、複数の（例えば２つの）クラス
タＣＬ１(２０１)、クラスタＣＬ２(２０２)から構成さ
れている。これらの各クラスタには、好ましくは２つ以
上の並列共通バス(２１１)〜(２１４)が有る。これらの
クラスタは、共通バスを実装するＰＬ１又はＰＬ２を中
心に、複数のシステムモジュール：ＣＨＡ２０３〜ＣＨ
Ａ２０６、ＤＫＡ２０７〜ＤＫＡ２１０から構築されて
いる。また、これらＣＨＡ２０３〜ＤＫＡ２１０は、各
々、マイクロプロセッサーが内蔵されている。各クラス
タは、クラスタ内共通バスを中心に、クラスタＣＬ１
(２０１)系マルチマイクロプロセッサー制御系又はクラ
スタＣＬ２(２０２)系マルチマイクロプロセッサー制御
系を形成している。
る。図２に示す装置は、複数の（例えば２つの）クラス
タＣＬ１(２０１)、クラスタＣＬ２(２０２)から構成さ
れている。これらの各クラスタには、好ましくは２つ以
上の並列共通バス(２１１)〜(２１４)が有る。これらの
クラスタは、共通バスを実装するＰＬ１又はＰＬ２を中
心に、複数のシステムモジュール：ＣＨＡ２０３〜ＣＨ
Ａ２０６、ＤＫＡ２０７〜ＤＫＡ２１０から構築されて
いる。また、これらＣＨＡ２０３〜ＤＫＡ２１０は、各
々、マイクロプロセッサーが内蔵されている。各クラス
タは、クラスタ内共通バスを中心に、クラスタＣＬ１
(２０１)系マルチマイクロプロセッサー制御系又はクラ
スタＣＬ２(２０２)系マルチマイクロプロセッサー制御
系を形成している。
【００２０】ここで図１（従来の装置）と相違するの
は、共通リソースエレメントであるキャッシュ部２２０
の配置である。他系クラスタからもアクセスできるよう
に、クラスタを渡って接続されているところが新規な構
成である。そして、クラスタ間の接続の実装は、例えば
図９に示されるように、コネクタ又はケーブルによりＰ
Ｌ１とＰＬ２との間を接続して実現している。
は、共通リソースエレメントであるキャッシュ部２２０
の配置である。他系クラスタからもアクセスできるよう
に、クラスタを渡って接続されているところが新規な構
成である。そして、クラスタ間の接続の実装は、例えば
図９に示されるように、コネクタ又はケーブルによりＰ
Ｌ１とＰＬ２との間を接続して実現している。
【００２１】この両クラスタに接続するキャッシュ部２
２０は、例えば、共有メモリ、キャッシュメモリなどの
メモリモジュール、キャッシュモジュール等を内蔵し、
クラスタごとの共通バスC1bus0(２１１)、C1bus1(２１
２)並びにC2bus0(２１３)、C2bus1(２１４)を介し、そ
れぞれのクラスタ内モジュールであるＣＨＡ部２０３、
２０４、２０５、２０６とＤＫＡ部２０７、２０８、２
０９、２１０からアクセスされる。
２０は、例えば、共有メモリ、キャッシュメモリなどの
メモリモジュール、キャッシュモジュール等を内蔵し、
クラスタごとの共通バスC1bus0(２１１)、C1bus1(２１
２)並びにC2bus0(２１３)、C2bus1(２１４)を介し、そ
れぞれのクラスタ内モジュールであるＣＨＡ部２０３、
２０４、２０５、２０６とＤＫＡ部２０７、２０８、２
０９、２１０からアクセスされる。
【００２２】キャッシュ部２２０は、クラスタ１、クラ
スタ２から同時にアクセスされる構成のため、トータル
で、バスの転送性能を約２倍にできる。もしクラスタの
数をｎにすれば、トータルで、バスの転送性能を約ｎ倍
にできる（図８）。
スタ２から同時にアクセスされる構成のため、トータル
で、バスの転送性能を約２倍にできる。もしクラスタの
数をｎにすれば、トータルで、バスの転送性能を約ｎ倍
にできる（図８）。
【００２３】また、これらのアクセスは、独立に共通バ
スからアクセス（トランザクション転送モード）がで
き、また複数の共通バスを論理的に１本のバスとして動
作させる（シーケンシャルモードの転送）ことも可能で
ある。これらをクラスタ毎に設定できるところが新規な
構成である。例えば、図１２に示すように、従来のシス
テムでは、シーケンシャルバス転送とトランザクション
バス転送とを並立することができなかった。
スからアクセス（トランザクション転送モード）がで
き、また複数の共通バスを論理的に１本のバスとして動
作させる（シーケンシャルモードの転送）ことも可能で
ある。これらをクラスタ毎に設定できるところが新規な
構成である。例えば、図１２に示すように、従来のシス
テムでは、シーケンシャルバス転送とトランザクション
バス転送とを並立することができなかった。
【００２４】本発明のシステムでは、クラスタ毎に独立
したバスの組み合わせが可能で、クラスタ内で２つのバ
スモードの並立が可能である。また、処理の内容に合わ
せてモードを自由に替えることができる。このバスのモ
ードは、各クラスタで同一のデータ転送モードで動作さ
せたり、逆に、各クラスタで独立にモードを設定するこ
とができる。
したバスの組み合わせが可能で、クラスタ内で２つのバ
スモードの並立が可能である。また、処理の内容に合わ
せてモードを自由に替えることができる。このバスのモ
ードは、各クラスタで同一のデータ転送モードで動作さ
せたり、逆に、各クラスタで独立にモードを設定するこ
とができる。
【００２５】従来の構成では、共通バスの障害時には、
バスの縮退動作を行うため、転送のモードの変更ができ
なくなってしまった(図１２、従来構成)。しかし本発明
では、障害を有するクラスタは、そのバスを縮退する
が、障害の無いクラスタでは、トランザクション転送モ
ード又はシーケンシャル転送モードの選択ができる。こ
のように障害時に性能を低下させないよう、自由に、シ
ステムの状態に合わせたバスの転送形態を設定すること
ができる。
バスの縮退動作を行うため、転送のモードの変更ができ
なくなってしまった(図１２、従来構成)。しかし本発明
では、障害を有するクラスタは、そのバスを縮退する
が、障害の無いクラスタでは、トランザクション転送モ
ード又はシーケンシャル転送モードの選択ができる。こ
のように障害時に性能を低下させないよう、自由に、シ
ステムの状態に合わせたバスの転送形態を設定すること
ができる。
【００２６】キャッシュ部２２０(図２)は、各共通バス
からアドレス、データ及びコマンド（以下、アドレス/
データ/コマンド等と表記する）を受け取る。受け取っ
たアドレス/コマンドに対し内部で調停し、メモリのア
クセス（リード/ライト）を行う。また、キャッシュ部
２２０では複数のバスから同一アドレスへのリード/ラ
イトが発生してもそのまま実行をする。同一アドレスに
同時にクラスタ１又はクラスタ２からのライトがあった
場合（即ち、バスの競合が生じる場合）、メモリへ書き
込むデータは、クラスタ１側とクラスタ２側からアクセ
スするマイクロプロセッサーの相互間で排他的に書き込
む。
からアドレス、データ及びコマンド（以下、アドレス/
データ/コマンド等と表記する）を受け取る。受け取っ
たアドレス/コマンドに対し内部で調停し、メモリのア
クセス（リード/ライト）を行う。また、キャッシュ部
２２０では複数のバスから同一アドレスへのリード/ラ
イトが発生してもそのまま実行をする。同一アドレスに
同時にクラスタ１又はクラスタ２からのライトがあった
場合（即ち、バスの競合が生じる場合）、メモリへ書き
込むデータは、クラスタ１側とクラスタ２側からアクセ
スするマイクロプロセッサーの相互間で排他的に書き込
む。
【００２７】この競合は、例えば、メモリのロック制御
を行うことで解決される。これらの機能を搭載する形態
としては、キャッシュ部２２０のうちアクセスされる側
に係る機能を持たす形態を図３に、反対に、キャッシュ
部２２０のうちアクセスする側、即ち各モジュールＣＨ
Ａ２０３〜ＤＫＡ２１０に持たす形態を図４に示す。
を行うことで解決される。これらの機能を搭載する形態
としては、キャッシュ部２２０のうちアクセスされる側
に係る機能を持たす形態を図３に、反対に、キャッシュ
部２２０のうちアクセスする側、即ち各モジュールＣＨ
Ａ２０３〜ＤＫＡ２１０に持たす形態を図４に示す。
【００２８】[競合解決の形態１(共通リソース側)]図３
で、マイクロプロセッサーMP-1Aを有するＤＫＡ３０
１、マイクロプロセッサーMP-2Aを有するＣＨＡ３０２
は、同一クラスタ内共通バス C1bus0(３０５)、C1bus1
(３０６)に接続する。また、マイクロプロセッサーMP-1
Zを有するＤＫＡ３０３、マイクロプロセッサーMP-2Zを
有するＣＨＡ３０４も同様に同一クラスタ内共通バス C
2bus0(３０７)、C2bus1(３０８) と接続する。
で、マイクロプロセッサーMP-1Aを有するＤＫＡ３０
１、マイクロプロセッサーMP-2Aを有するＣＨＡ３０２
は、同一クラスタ内共通バス C1bus0(３０５)、C1bus1
(３０６)に接続する。また、マイクロプロセッサーMP-1
Zを有するＤＫＡ３０３、マイクロプロセッサーMP-2Zを
有するＣＨＡ３０４も同様に同一クラスタ内共通バス C
2bus0(３０７)、C2bus1(３０８) と接続する。
【００２９】MP-1A(ＤＫＡ３０１)、MP-2A(ＣＨＡ３０
２)は、共有メモリ（以下SM）３０９と、SM制御回路
（以下SM CNTL)３１０を介し、２つのクラスタの共通バ
ス(３０５)〜(３０８)と接続する。SM CNTL３１０は、
共通バス毎にロックマスク(LKMSK)とロックアドレス(LK
ADR)を管理するC1M0３１１、C1M1３１２、C2M0３１３、
C2M1３１４を持つ。
２)は、共有メモリ（以下SM）３０９と、SM制御回路
（以下SM CNTL)３１０を介し、２つのクラスタの共通バ
ス(３０５)〜(３０８)と接続する。SM CNTL３１０は、
共通バス毎にロックマスク(LKMSK)とロックアドレス(LK
ADR)を管理するC1M0３１１、C1M1３１２、C2M0３１３、
C2M1３１４を持つ。
【００３０】上記の各マイクロマイクロプロセッサー
は、ロックアドレス(LKADR)をSM CNTL３１０に入力し、
ロックマスク(LKMSK)により資源のロック状態の情報を
得る。SM CNTL３１０は指定されたロックアドレス(LKAD
R)をリードし、リードされたデータはデータバッファDT
BUF３１６に格納される。設定されたLKMSKとLKADRをも
とにキュー情報（以下QUE)が、QUE CTL３１５によって
演算される。
は、ロックアドレス(LKADR)をSM CNTL３１０に入力し、
ロックマスク(LKMSK)により資源のロック状態の情報を
得る。SM CNTL３１０は指定されたロックアドレス(LKAD
R)をリードし、リードされたデータはデータバッファDT
BUF３１６に格納される。設定されたLKMSKとLKADRをも
とにキュー情報（以下QUE)が、QUE CTL３１５によって
演算される。
【００３１】ロックアクセスの結果は、各マイクロプロ
セッサーモジュールに各クラスタ内共通バス３０５、３
０６、３０７、３０８を介し報告され、各モジュール
(３０１)〜(３０４)は、LKMSKとQUE情報を監視し、LKMS
Kが解除されQUEの先頭に自分の順番がくると、LKADRに
アクセスを行う。 QUEの先頭のモジュールからアクセス
が生じると、共有メモリコントロール SM CNTL ３１０
は、SMの指定LKADRに対しデータを書き込み、LKMSKを更
新する。
セッサーモジュールに各クラスタ内共通バス３０５、３
０６、３０７、３０８を介し報告され、各モジュール
(３０１)〜(３０４)は、LKMSKとQUE情報を監視し、LKMS
Kが解除されQUEの先頭に自分の順番がくると、LKADRに
アクセスを行う。 QUEの先頭のモジュールからアクセス
が生じると、共有メモリコントロール SM CNTL ３１０
は、SMの指定LKADRに対しデータを書き込み、LKMSKを更
新する。
【００３２】[競合解決の形態２(各マイクロプロセッサ
ーモジュール側)]次に競合解決機能を各ＣＨＡ、ＤＫＡ
部に持たせた形態を説明する。
ーモジュール側)]次に競合解決機能を各ＣＨＡ、ＤＫＡ
部に持たせた形態を説明する。
【００３３】図４で、MP-1A(４０３)、MP-1Z(４０４)
は、同一クラスタ内共通バス C1bus0(４０７)、C1bus1
(４０８)に接続する。また MP-2A(４０５)、MP-2Z(４０
６)も同様に同一クラスタ内共通バスC2bus0(４０９)、C
2bus1(４１０)と接続する。SM４０１はSM CNTL４０２を
介し、２つのクラスタの共通バス４０７〜４１０と接続
する。
は、同一クラスタ内共通バス C1bus0(４０７)、C1bus1
(４０８)に接続する。また MP-2A(４０５)、MP-2Z(４０
６)も同様に同一クラスタ内共通バスC2bus0(４０９)、C
2bus1(４１０)と接続する。SM４０１はSM CNTL４０２を
介し、２つのクラスタの共通バス４０７〜４１０と接続
する。
【００３４】本形態では、共有メモリ SM のロックアク
セスの競合を、各モジュール内のマイクロプロセッサー
(ＭＰ)がQUEの演算を行うことにより解決する。即ち MP
-1A(４０３)は、ＭＰ４１２とクラスタ内バス４０７４
０８の間に共有メモリポート(以下SM PT)４１３が配置
され、ロックマスクLKMSKとロックアドレスLKADRとQUE
を管理する。他のモジュール４０４、４０５、４０６も
同様の構成である。
セスの競合を、各モジュール内のマイクロプロセッサー
(ＭＰ)がQUEの演算を行うことにより解決する。即ち MP
-1A(４０３)は、ＭＰ４１２とクラスタ内バス４０７４
０８の間に共有メモリポート(以下SM PT)４１３が配置
され、ロックマスクLKMSKとロックアドレスLKADRとQUE
を管理する。他のモジュール４０４、４０５、４０６も
同様の構成である。
【００３５】マイクロプロセッサーであるＭＰは、ロッ
クアドレスLKADR、ロックマスクLKMSKをSM PTにライト
しロックアクセスを行う。SM PT は SM CNTL を介し SM
のロックアドレスをリードする。SM PT内でロックマス
クのデータ、リードしたデータからキューを計算し、結
果をＳＭのLKADRにライトする。SM PT及びSM CNTLのロ
ックコマンドにより、SM CNTL内で他のアクセスを排除
する。
クアドレスLKADR、ロックマスクLKMSKをSM PTにライト
しロックアクセスを行う。SM PT は SM CNTL を介し SM
のロックアドレスをリードする。SM PT内でロックマス
クのデータ、リードしたデータからキューを計算し、結
果をＳＭのLKADRにライトする。SM PT及びSM CNTLのロ
ックコマンドにより、SM CNTL内で他のアクセスを排除
する。
【００３６】[ロックマスク/キューの設定の形態]前記
競合解決の形態1または形態２においては、ロックマス
クとキューを使用して、競合解決を行っている。ロック
マスクとキューの具体的実施例を以下に示す。
競合解決の形態1または形態２においては、ロックマス
クとキューを使用して、競合解決を行っている。ロック
マスクとキューの具体的実施例を以下に示す。
【００３７】図５にロックマスクとキュー情報を構成要
素にもつロックアドレスLKADRのワード構成を示す。ロ
ックマスクLKMSKとは、このワード構成がロック状態で
あることを意味する。MPIDはロックビットがONとなって
いる、ロックされたマイクロプロセッサーの固有IDの値
を示す。ロックビットがONの場合にはMPIDの値は、ロッ
クが解除されるまで保証されている。
素にもつロックアドレスLKADRのワード構成を示す。ロ
ックマスクLKMSKとは、このワード構成がロック状態で
あることを意味する。MPIDはロックビットがONとなって
いる、ロックされたマイクロプロセッサーの固有IDの値
を示す。ロックビットがONの場合にはMPIDの値は、ロッ
クが解除されるまで保証されている。
【００３８】待ちキューは、ロック状態が長期化してビ
ジーとなった場合にマイクロプロセッサーの沈み込みを
防止するための情報である。ここで「沈み込み」とは、
プロセッサがいつまでたっても自分のアクセスの順番に
達することができなくなる状態をいう。
ジーとなった場合にマイクロプロセッサーの沈み込みを
防止するための情報である。ここで「沈み込み」とは、
プロセッサがいつまでたっても自分のアクセスの順番に
達することができなくなる状態をいう。
【００３９】待ちキューのビット配列は、ロックビジー
の際に、待ちキューの最後尾に新たなビットが登録さ
れ、該登録された自己のビットの直前のビットがOFFと
なった契機で、不要なロック動作が起こらぬように、ロ
ック動作を猶予しロック順序を保証するための情報であ
る。図５の待ちキューは、例えば、リング構造であり、
値０のビットをQUEの先頭として順序管理する。図６、
図１０及び図１１に、制御回路パラメータとして設定レ
ジスタの例を示し、処理フローの例を図７に示す。
の際に、待ちキューの最後尾に新たなビットが登録さ
れ、該登録された自己のビットの直前のビットがOFFと
なった契機で、不要なロック動作が起こらぬように、ロ
ック動作を猶予しロック順序を保証するための情報であ
る。図５の待ちキューは、例えば、リング構造であり、
値０のビットをQUEの先頭として順序管理する。図６、
図１０及び図１１に、制御回路パラメータとして設定レ
ジスタの例を示し、処理フローの例を図７に示す。
【００４０】図６で、LOLDはSMからロードするロックマ
スクの更新前データ格納レジスタである。LNEWはSMから
ロードするロックマスクの更新データ格納レジスタであ
る。
スクの更新前データ格納レジスタである。LNEWはSMから
ロードするロックマスクの更新データ格納レジスタであ
る。
【００４１】LCNTLは、CMP DATA、CNT MODE、QUEPOSか
ら構成され、CMP DATAはロック更新判定の為の比較デー
タである。即ち、ロックマスクのロックバイト(LOCKとM
PID)との比較データでありCMP DATAと一致した場合のみ
更新を行う。
ら構成され、CMP DATAはロック更新判定の為の比較デー
タである。即ち、ロックマスクのロックバイト(LOCKとM
PID)との比較データでありCMP DATAと一致した場合のみ
更新を行う。
【００４２】CNTMODEは資源ロック動作時の制御モード
を設定し、CMP DATAが不一致の時にこのモードにより待
ちキュー登録の実行／不実行が制御される。
を設定し、CMP DATAが不一致の時にこのモードにより待
ちキュー登録の実行／不実行が制御される。
【００４３】QUEPOSは待ちキュービット解除(OFF)時の
待ちキューのOFF位置を設定する。また不正な待ちキュ
ービット（例："0101等の歯抜けパターン）はLNEWレジ
スタに格納される新しいＳＭデータを読みとることで検
出する。
待ちキューのOFF位置を設定する。また不正な待ちキュ
ービット（例："0101等の歯抜けパターン）はLNEWレジ
スタに格納される新しいＳＭデータを読みとることで検
出する。
【００４４】図７のフローを簡単に説明する。上記のLC
NTLに引き続き、LADRが設定されると、LNEWがロードさ
れる。ここでリードモディファイライトを行って、不正
なモード設定をチェックする。そしてLOLDをロードし、
LNEWとの比較を行って、ロックビットの設定が必要であ
れば設定し、新たなキュー登録ビットの位置を算出して
待ちキューを登録する。以上、キャッシュ部のバス競合
を解決する手段を記した。
NTLに引き続き、LADRが設定されると、LNEWがロードさ
れる。ここでリードモディファイライトを行って、不正
なモード設定をチェックする。そしてLOLDをロードし、
LNEWとの比較を行って、ロックビットの設定が必要であ
れば設定し、新たなキュー登録ビットの位置を算出して
待ちキューを登録する。以上、キャッシュ部のバス競合
を解決する手段を記した。
【００４５】更に本発明のシステムは、従来システムの
共通バスの障害に対して、システムをダウンさせずにバ
スの保守が可能であるという利点を持っている。即ち、
一つのクラスタには少なくとも２つ以上の共通バスが内
蔵されており、もしこのどちらかのバスに障害が検出さ
れた場合、システムモジュールは、障害バスの使用を停
止し残る正常のバスを使用する。
共通バスの障害に対して、システムをダウンさせずにバ
スの保守が可能であるという利点を持っている。即ち、
一つのクラスタには少なくとも２つ以上の共通バスが内
蔵されており、もしこのどちらかのバスに障害が検出さ
れた場合、システムモジュールは、障害バスの使用を停
止し残る正常のバスを使用する。
【００４６】また障害バスの保守の際には、障害のある
系のクラスタを縮退させ、閉塞して動作を停止したクラ
スタにおいて、共通バスを実装するＰＬを、クラスタ間
の接続ケーブル又はコネクタを外して交換が可能であ
る。これにより共通バスアーキテクチャを採用するディ
スク制御装置において従来から課題であった、共通バス
の障害と保守の問題を解決できる。
系のクラスタを縮退させ、閉塞して動作を停止したクラ
スタにおいて、共通バスを実装するＰＬを、クラスタ間
の接続ケーブル又はコネクタを外して交換が可能であ
る。これにより共通バスアーキテクチャを採用するディ
スク制御装置において従来から課題であった、共通バス
の障害と保守の問題を解決できる。
【００４７】障害バスの検出又はその時の転送バスの切
り換えを制御するためには、各マイクロプロセッサーは
通信手段を持たなければならない。他系のクラスタ内と
自系のそれとの間を含めて、各モジュール（ＤＫＡ/Ｃ
ＨＡ)内のマイクロプロセッサーが通信するための手段
として、共通バスを介して共有メモリ上のシステム管理
情報のテーブルを参照したり、各マイクロプロセッサー
に直通のホットライン（割り込み信号）による一斉通知
（ブロードキャスト）機能を利用しても良い。このホッ
トラインは、共通バス上で実現でき、各マイクロプロセ
ッサーのMPIDごとに全IDの選択や特定のMPIDの選択、又
は、１対１のMPIDを選択できる。
り換えを制御するためには、各マイクロプロセッサーは
通信手段を持たなければならない。他系のクラスタ内と
自系のそれとの間を含めて、各モジュール（ＤＫＡ/Ｃ
ＨＡ)内のマイクロプロセッサーが通信するための手段
として、共通バスを介して共有メモリ上のシステム管理
情報のテーブルを参照したり、各マイクロプロセッサー
に直通のホットライン（割り込み信号）による一斉通知
（ブロードキャスト）機能を利用しても良い。このホッ
トラインは、共通バス上で実現でき、各マイクロプロセ
ッサーのMPIDごとに全IDの選択や特定のMPIDの選択、又
は、１対１のMPIDを選択できる。
【００４８】共有メモリのロックビット制御において
は、図５の手法ではアクセスタイミングをポーリングし
てQUEの確認により行っている。この確認において、ア
クセスのオーバーヘッドが発生し、実データの転送を圧
迫させる場合には、ブロードキャストなどのMP割り込み
通信を組み合わせることにより、転送終了直後、特定の
MPグループに対してロック解除を通知したり、特定MP同
士で同期を取って処理をすることで、実データの転送に
自由度を持たせることができる。ただし、この際には、
沈み込みが起きないようにマイクロプログラム制御等を
導入する必要がある。
は、図５の手法ではアクセスタイミングをポーリングし
てQUEの確認により行っている。この確認において、ア
クセスのオーバーヘッドが発生し、実データの転送を圧
迫させる場合には、ブロードキャストなどのMP割り込み
通信を組み合わせることにより、転送終了直後、特定の
MPグループに対してロック解除を通知したり、特定MP同
士で同期を取って処理をすることで、実データの転送に
自由度を持たせることができる。ただし、この際には、
沈み込みが起きないようにマイクロプログラム制御等を
導入する必要がある。
【００４９】
【発明の効果】本発明に係るクラスタードバスによれ
ば、バス転送性能が向上し、クラスタ内の共通バスを実
装するプラッタの故障に対しても、縮退、保守が可能と
なる装置を実現できた。
ば、バス転送性能が向上し、クラスタ内の共通バスを実
装するプラッタの故障に対しても、縮退、保守が可能と
なる装置を実現できた。
【００５０】そして障害の状況に合わせて、バスの使用
形態（バスモード）を自由に変化させることが可能であ
る。
形態（バスモード）を自由に変化させることが可能であ
る。
【００５１】更に、クラスタ間を渡り、メモリなどの共
通システムモジュールを各クラスタからアクセスでき、
クラスタを渡ってのモジュール同士のコミニケーション
が可能である。その際に考えられる各クラスタの共通バ
スからのアクセス競合は、資源ロック制御により解決で
きた。
通システムモジュールを各クラスタからアクセスでき、
クラスタを渡ってのモジュール同士のコミニケーション
が可能である。その際に考えられる各クラスタの共通バ
スからのアクセス競合は、資源ロック制御により解決で
きた。
【００５２】換言すれば、本発明に係るシステムは、二
重化又は多重化された共通バスを中心に接続された制御
基本単位、例えばチャネル制御部、ディスク制御部から
構成されるクラスタを、複数組有し、各クラスタ共通の
資源と通信系を装備する。このため、各共通バスの転送
性能を向上できた。更に、システムを動作させたままの
無停止の状態で、故障中の部位、特に配線板であるプラ
ッタの保守も可能となった。また１つのクラスタ内で故
障が生じても、他のクラスタ内で共通バスのモードの切
り換えを行うことも可能となった。
重化又は多重化された共通バスを中心に接続された制御
基本単位、例えばチャネル制御部、ディスク制御部から
構成されるクラスタを、複数組有し、各クラスタ共通の
資源と通信系を装備する。このため、各共通バスの転送
性能を向上できた。更に、システムを動作させたままの
無停止の状態で、故障中の部位、特に配線板であるプラ
ッタの保守も可能となった。また１つのクラスタ内で故
障が生じても、他のクラスタ内で共通バスのモードの切
り換えを行うことも可能となった。
【図１】従来のディスクコントローラの一構成例を示す
図である。
図である。
【図２】本発明の実施の形態を示す構成図である。
【図３】資源ロックの実施の形態１の構成を示す図であ
る。
る。
【図４】資源ロックの実施の形態２の構成を示す図であ
る。
る。
【図５】ロックマスクのワード構成例を示すの図であ
る。
る。
【図６】ロック制御用パラメータ設定レジスタの構成例
を示す図である。
を示す図である。
【図７】ロック制御用パラメータ設定とロックアクセス
処理フローを示す図である。
処理フローを示す図である。
【図８】本発明に係るクラスタードバスの実装概念を示
す図である。
す図である。
【図９】クラスタ間の接続実装の一例を示す図である。
【図１０】LOLD/LNEWレジスタの構成要素と機能を説明
するための図である。
するための図である。
【図１１】LCNTLレジスタの構成要素と機能を説明する
ための図である。
ための図である。
【図１２】バス障害時のモード選択例を示す図である。
１０１...ＤＫＣ、 １０２...ホストプロセッサー、 １
０３...ＤＫＵ、１１０、１１１... チャネル、１１
２、１１３、１１４、１１５...ドライブパス、１１
６...プラッタ、１１７、１１８、２１１〜２１４、３
０５〜３０８、４０７〜４１０...共通バス１２３、１
２４、２０７〜２１０、３０１、３０３...Disk Adapte
r module ＤＫＡ、１２１、１２２、２０３〜２０６、
３０２、３０４...チャネルアダプタモジュール(ＣＨ
Ａ)、１２５〜１２８... HDDドライブ、 ２０１、２０
２...クラスタ、１１９、１２０、２２０、３２０、４
２０...キャッシュ部、３０９、４０１...共有メモリ
（SM）、３１０、４０２...共有メモリ制御回路（SM CN
TL)、３１６...データバッファ(DT BUF)、３１５...QUE
CTL、３１１、３１２、３１３、３１４...ロック制御
回路、４０３、４０４、４０５、４０６...マイクロプ
ロセッサーを有するＤＫＡ又はＣＨＡモジュール、４１
２…マイクロプロセッサー(ＭＰ)、 ４１３…共有メモ
リポート(SM PT)。
０３...ＤＫＵ、１１０、１１１... チャネル、１１
２、１１３、１１４、１１５...ドライブパス、１１
６...プラッタ、１１７、１１８、２１１〜２１４、３
０５〜３０８、４０７〜４１０...共通バス１２３、１
２４、２０７〜２１０、３０１、３０３...Disk Adapte
r module ＤＫＡ、１２１、１２２、２０３〜２０６、
３０２、３０４...チャネルアダプタモジュール(ＣＨ
Ａ)、１２５〜１２８... HDDドライブ、 ２０１、２０
２...クラスタ、１１９、１２０、２２０、３２０、４
２０...キャッシュ部、３０９、４０１...共有メモリ
（SM）、３１０、４０２...共有メモリ制御回路（SM CN
TL)、３１６...データバッファ(DT BUF)、３１５...QUE
CTL、３１１、３１２、３１３、３１４...ロック制御
回路、４０３、４０４、４０５、４０６...マイクロプ
ロセッサーを有するＤＫＡ又はＣＨＡモジュール、４１
２…マイクロプロセッサー(ＭＰ)、 ４１３…共有メモ
リポート(SM PT)。
Claims (10)
- 【請求項１】上位装置からのコマンドやデータを送受す
る複数のチャネル制御部と、ディスクユニットを制御す
る複数のディスク制御部、及び、上位装置とディスクユ
ニット間のデータを一時的に記憶するキャッシュ部を有
するディスク制御装置において、 少なくとも２本以上の物理的に独立したバスと、これら
のバスに接続された前記チャネル制御部及び前記ディス
ク制御部を有する第１のクラスタと、 少なくとも２本以上の物理的に独立したバスと、これら
のバスに接続された前記チャネル制御部及び前記ディス
ク制御部を有する第２のクラスタと、 前記第１のクラスタと前記第２のクラスタの前記独立し
たバスに接続され、前記各々のチャネル制御部又はディ
スク制御部から、ある１つのデータに共通にアクセス可
能なキャッシュ部とを有するディスク制御装置。 - 【請求項２】請求項１記載のディスク制御装置におい
て、 前記少なくとも２本以上の物理的に独立したバスは、複
数本のバスが論理的に１本のバスとして動作するシーケ
ンシャルデータ転送モードと、物理的に独立した各バス
が独立に動作するトランザクションデータ転送モード
で、各クラスタ相互に独立に、動作することを特徴とす
るディスク制御装置。 - 【請求項３】請求項２記載のディスク制御装置におい
て、 各クラスタ相互に独立とは、各クラスタのバスが同一の
前記動作モードでデータ転送をおこなうこと、及び、各
クラスタの内部で独立にバスの前記動作モードを設定可
能であることを含むディスク制御装置。 - 【請求項４】請求項１記載のディスク制御装置におい
て、 前記第１のクラスタのバスのうち少なくとも１つに障害
が発生した場合、残りのバスにて縮退運転が可能である
ディスク制御装置。 - 【請求項５】請求項４記載のディスク制御装置におい
て、 更に縮退運転していたバスに障害が発生しても、前記第
２のクラスタによる縮退運転が可能であるディスク制御
装置。 - 【請求項６】請求項４記載のディスク制御装置におい
て、 モジュールを交換するに際し、該モジュールが接続され
たバスを障害が発生したバスとみなして、残りのバスに
て縮退運転を行うディスク制御装置。 - 【請求項７】請求項５記載のディスク制御装置におい
て、 クラスタの配線板を交換するに際し、該クラスタのバス
が、前記更に縮退運転していたバスに重ねて障害が発生
したバスであるとみなして、前記第２のクラスタによる
縮退運転を行うディスク制御装置。 - 【請求項８】請求項１記載のディスク制御装置におい
て、 前記ある１つのデータが、前記クラスタにおけるデータ
転送モードを、シーケンシャルデータ転送モード又はト
ランザクションデータ転送モードに制御するためコマン
ドであるディスク制御装置。 - 【請求項９】上位装置からのコマンドやデータを送受す
る複数のチャネル制御部と、ディスクユニットを制御す
る複数のディスク制御部、及び、上位装置とディスクユ
ニット間のデータを一時的に記憶するキャッシュ部を有
するディスク制御装置であって、 少なくとも２本以上の物理的に独立したバスと、これら
のバスに接続された前記チャネル制御部及び前記ディス
ク制御部を有する第１のクラスタと、 少なくとも２本以上の物理的に独立したバスと、これら
のバスに接続された前記チャネル制御部及び前記ディス
ク制御部を有する第２のクラスタと、 前記第１のクラスタと前記第２のクラスタの前記独立し
たバスに接続され、前記各々のチャネル制御部又はディ
スク制御部から、ある１つのデータに共通にアクセス可
能なキャッシュ部とを有するディスク制御装置と、 これに制御されるべく接続された複数のディスクユニッ
トを有する記憶装置。 - 【請求項１０】請求項２乃至請求項８記載のいづれか１
のディスク制御装置と、これに制御されるべく接続され
た複数のディスクユニットを有する記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238685A JPH1185659A (ja) | 1997-09-03 | 1997-09-03 | ディスク制御装置及びこれを用いた記憶装置 |
| EP98116129A EP0901075A3 (en) | 1997-09-03 | 1998-08-26 | Disk storage system with high availability bus structure |
| US09/141,601 US6801983B2 (en) | 1997-09-03 | 1998-08-28 | Disk control device and storage device using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9238685A JPH1185659A (ja) | 1997-09-03 | 1997-09-03 | ディスク制御装置及びこれを用いた記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185659A true JPH1185659A (ja) | 1999-03-30 |
Family
ID=17033788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9238685A Pending JPH1185659A (ja) | 1997-09-03 | 1997-09-03 | ディスク制御装置及びこれを用いた記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6801983B2 (ja) |
| EP (1) | EP0901075A3 (ja) |
| JP (1) | JPH1185659A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4721379B2 (ja) * | 2001-09-26 | 2011-07-13 | 株式会社日立製作所 | ストレージシステム、ディスク制御クラスタおよびディスク制御クラスタの増設方法 |
| US6965899B1 (en) * | 2001-09-28 | 2005-11-15 | Oracle International Corporation | Online reorganization and redefinition of relational database tables |
| AU2003269069A1 (en) * | 2002-05-16 | 2003-12-02 | Agency For Science, Technology And Research | Computing services discovery system and method therefor |
| JP2004110503A (ja) * | 2002-09-19 | 2004-04-08 | Hitachi Ltd | 記憶制御装置、記憶システム、記憶制御装置の制御方法、チャネル制御部、及びプログラム |
| JP2004234558A (ja) * | 2003-01-31 | 2004-08-19 | Hitachi Ltd | 記憶デバイス制御装置、及びプログラム |
| JP4342804B2 (ja) * | 2003-01-31 | 2009-10-14 | 株式会社日立製作所 | ストレージシステムの制御方法、ストレージシステム、及びプログラム |
| JP2004234555A (ja) * | 2003-01-31 | 2004-08-19 | Hitachi Ltd | ストレージシステムの制御方法、ストレージシステム、及びプログラム |
| EP1533704A3 (en) * | 2003-11-21 | 2007-03-07 | Hitachi, Ltd. | Read/write protocol for cache control units at switch fabric, managing caches for cluster-type storage |
| JP2006285808A (ja) * | 2005-04-04 | 2006-10-19 | Hitachi Ltd | ストレージシステム |
| US8935294B2 (en) * | 2005-08-10 | 2015-01-13 | Oracle International Corporation | Minimizing computer resource usage when converting data types of a table column |
| US7865897B2 (en) | 2006-02-03 | 2011-01-04 | Freescale Semiconductor, Inc. | Selective transaction request processing at an interconnect during a lockout |
| US7991798B2 (en) * | 2006-05-31 | 2011-08-02 | Oracle International Corporation | In place migration when changing datatype of column |
| US8521706B2 (en) | 2006-10-20 | 2013-08-27 | Oracle International Corporation | Low-downtime and zero-downtime upgrades of database-centric applications |
| US9569482B2 (en) | 2007-05-09 | 2017-02-14 | Oracle International Corporation | Transforming default values dynamically |
| US9141635B2 (en) | 2012-09-28 | 2015-09-22 | Oracle International Corporation | Transparently upgrading derived database objects |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0457308B1 (en) * | 1990-05-18 | 1997-01-22 | Fujitsu Limited | Data processing system having an input/output path disconnecting mechanism and method for controlling the data processing system |
| US5206939A (en) * | 1990-09-24 | 1993-04-27 | Emc Corporation | System and method for disk mapping and data retrieval |
| JPH04276698A (ja) | 1991-03-05 | 1992-10-01 | Nec Corp | 共通バス分離型バックワイヤリングボード |
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1997
- 1997-09-03 JP JP9238685A patent/JPH1185659A/ja active Pending
-
1998
- 1998-08-26 EP EP98116129A patent/EP0901075A3/en not_active Withdrawn
- 1998-08-28 US US09/141,601 patent/US6801983B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6801983B2 (en) | 2004-10-05 |
| EP0901075A3 (en) | 2004-03-31 |
| EP0901075A2 (en) | 1999-03-10 |
| US20010044883A1 (en) | 2001-11-22 |
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|
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