JPH118567A - マッチドフィルタおよび同期方法 - Google Patents
マッチドフィルタおよび同期方法Info
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- JPH118567A JPH118567A JP15891297A JP15891297A JPH118567A JP H118567 A JPH118567 A JP H118567A JP 15891297 A JP15891297 A JP 15891297A JP 15891297 A JP15891297 A JP 15891297A JP H118567 A JPH118567 A JP H118567A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ＣＤＭＡ（符号分割多元接続）の受信機など
に用いられるマッチドフィルタにおいて、低消費電力化
を図ることを目的とする。 【解決手段】 順次異なる乗算係数を乗する乗算器２０
１と、乗算器２０１の出力と記憶手段２０３の出力とを
加算して記憶手段２０３に出力する加算器２０２と、加
算器２０２の出力を保持し、加算器２０２にデータを供
給する記憶手段２０３とで１組を構成する相関器を複数
持つ。複数の相関器の乗算器の入力には、同じ入力信号
Ｘ（ｔ）が供給され、それぞれ異なった位相の乗算係数
が乗じられる。複数の相関器の出力は、マルチプレクサ
２３４により順次選択される。各加算器２０２、２１
２、２２２、２３２では１チップに１回しか加算を行わ
ないため、低速動作が可能である。また、一部を止めて
動作させることが可能である。
に用いられるマッチドフィルタにおいて、低消費電力化
を図ることを目的とする。 【解決手段】 順次異なる乗算係数を乗する乗算器２０
１と、乗算器２０１の出力と記憶手段２０３の出力とを
加算して記憶手段２０３に出力する加算器２０２と、加
算器２０２の出力を保持し、加算器２０２にデータを供
給する記憶手段２０３とで１組を構成する相関器を複数
持つ。複数の相関器の乗算器の入力には、同じ入力信号
Ｘ（ｔ）が供給され、それぞれ異なった位相の乗算係数
が乗じられる。複数の相関器の出力は、マルチプレクサ
２３４により順次選択される。各加算器２０２、２１
２、２２２、２３２では１チップに１回しか加算を行わ
ないため、低速動作が可能である。また、一部を止めて
動作させることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤＭＡ（符号分
割多元接続）の受信機などで同期処理に用いられるマッ
チドフィルタおよび同期方法に関するものである。
割多元接続）の受信機などで同期処理に用いられるマッ
チドフィルタおよび同期方法に関するものである。
【０００２】
【従来の技術】従来、マッチドフィルタは、特開平５−
１３６７７９号公報に記載されているように、データの
遅延線と乗算器・加算器とから構成されている。図１１
は４倍の拡散率に対応したマッチドフィルタの従来の構
成である。ＤＡ変換器からの１チップ毎のデータに対し
て、乗算係数をかけた結果に４回の加算を１チップ毎に
行うことで相関をとる演算を行う。ここでは、１チップ
時間毎に入力信号をサンプリングしての動作を説明す
る。
１３６７７９号公報に記載されているように、データの
遅延線と乗算器・加算器とから構成されている。図１１
は４倍の拡散率に対応したマッチドフィルタの従来の構
成である。ＤＡ変換器からの１チップ毎のデータに対し
て、乗算係数をかけた結果に４回の加算を１チップ毎に
行うことで相関をとる演算を行う。ここでは、１チップ
時間毎に入力信号をサンプリングしての動作を説明す
る。
【０００３】図１１において、１０１は、記憶手段であ
り、入力信号Ｘ（ｔ）のデータを保持し、その出力は、
後述の記憶手段１０２および乗算器１０５に接続してい
る。１０２は記憶手段であり、前述の記憶手段１０１の
出力を保持する。出力は、後述の記憶手段１０３および
乗算器１０６に接続している。１０３は記憶手段であ
り、前述の記憶手段１０２の出力を保持し、その出力
は、後述の記憶手段１０４および乗算器１０７に接続し
ている。１０４は記憶手段であり、前述の記憶手段１０
３の出力を保持し、その出力は、後述の乗算器１０８に
接続している。ここまでの記憶手段１０１〜１０４が順
次データを保持するための、シフトレジスタを構成して
いる。また、記憶手段１０１〜１０４は、例えば、それ
ぞれフリップフロップで構成される。１０５は乗算器で
あり、記憶手段１０１の出力に対して乗算係数Ａ１で指
定する係数を乗ずる。１０６は乗算器であり、記憶手段
１０２の出力に対して乗算係数Ａ２で指定する係数を乗
ずる。１０７は乗算器であり、記憶手段１０３の出力に
対して乗算係数Ａ３で指定する係数を乗ずる。１０８は
乗算器であり、記憶手段１０４の出力に対して乗算係数
Ａ４で指定する係数を乗ずる。１０９は加算器であり、
乗算器１０５〜１０８のすべての乗算結果の出力の総和
をとる演算を行う。ここで、ＣＤＭＡの場合、乗算係数
としては、＋１または−１を乗算する使い方が多いた
め、＋１または−１のみを乗算できる構成であることが
多い。
り、入力信号Ｘ（ｔ）のデータを保持し、その出力は、
後述の記憶手段１０２および乗算器１０５に接続してい
る。１０２は記憶手段であり、前述の記憶手段１０１の
出力を保持する。出力は、後述の記憶手段１０３および
乗算器１０６に接続している。１０３は記憶手段であ
り、前述の記憶手段１０２の出力を保持し、その出力
は、後述の記憶手段１０４および乗算器１０７に接続し
ている。１０４は記憶手段であり、前述の記憶手段１０
３の出力を保持し、その出力は、後述の乗算器１０８に
接続している。ここまでの記憶手段１０１〜１０４が順
次データを保持するための、シフトレジスタを構成して
いる。また、記憶手段１０１〜１０４は、例えば、それ
ぞれフリップフロップで構成される。１０５は乗算器で
あり、記憶手段１０１の出力に対して乗算係数Ａ１で指
定する係数を乗ずる。１０６は乗算器であり、記憶手段
１０２の出力に対して乗算係数Ａ２で指定する係数を乗
ずる。１０７は乗算器であり、記憶手段１０３の出力に
対して乗算係数Ａ３で指定する係数を乗ずる。１０８は
乗算器であり、記憶手段１０４の出力に対して乗算係数
Ａ４で指定する係数を乗ずる。１０９は加算器であり、
乗算器１０５〜１０８のすべての乗算結果の出力の総和
をとる演算を行う。ここで、ＣＤＭＡの場合、乗算係数
としては、＋１または−１を乗算する使い方が多いた
め、＋１または−１のみを乗算できる構成であることが
多い。
【０００４】以下、相関演算実行時の動作の説明を行
う。記憶手段１０１〜１０４で構成されるシフトレジス
タの入力端（つまり、記憶手段１０１の入力端）から順
次相関をとりたいデータを入力する。最初の４チップ時
間経過後には、加算器１０９からのデータが意味を持つ
ようになるので、加算器１０９が動作を開始する。図１
２は各動作タイミングでの乗算係数の変化を示してい
る。図１２に示すように、乗算係数のａ1 、ａ2 、
ａ3 、ａ4 は、常に同じ値であり変化しない。加算器１
０９では、毎チップレート毎に全乗算器１０５〜１０８
出力の総和をとる演算を行う必要がある。出力信号Ｙ
（ｔ）は、順次チップレート毎に相関データを出力す
る。
う。記憶手段１０１〜１０４で構成されるシフトレジス
タの入力端（つまり、記憶手段１０１の入力端）から順
次相関をとりたいデータを入力する。最初の４チップ時
間経過後には、加算器１０９からのデータが意味を持つ
ようになるので、加算器１０９が動作を開始する。図１
２は各動作タイミングでの乗算係数の変化を示してい
る。図１２に示すように、乗算係数のａ1 、ａ2 、
ａ3 、ａ4 は、常に同じ値であり変化しない。加算器１
０９では、毎チップレート毎に全乗算器１０５〜１０８
出力の総和をとる演算を行う必要がある。出力信号Ｙ
（ｔ）は、順次チップレート毎に相関データを出力す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のマッチドフィルタにおいては、すべての回路が同時
に動作するため、消費電流が大きいという問題がある。
また、乗算器と加算器の間が長い配線のため、チップ上
の配線に要する面積が多いという問題がある。また、加
算器９は、１チップ時間で全データの加算を行う必要が
あり、高速動作が要求され、消費電流が多いという問題
がある。また、一部分だけ動作させるというような使い
方はできず、常にすべての部分を動作させる必要があ
る。
来のマッチドフィルタにおいては、すべての回路が同時
に動作するため、消費電流が大きいという問題がある。
また、乗算器と加算器の間が長い配線のため、チップ上
の配線に要する面積が多いという問題がある。また、加
算器９は、１チップ時間で全データの加算を行う必要が
あり、高速動作が要求され、消費電流が多いという問題
がある。また、一部分だけ動作させるというような使い
方はできず、常にすべての部分を動作させる必要があ
る。
【０００６】さらに、入力データをオーバサンプリング
で動作させようと考える場合には、設計の最初の時点で
オーバサンプリングに対応しておく必要があり、設計の
柔軟性が低いという問題がある。また、例えば、２倍オ
ーバサンプリング動作に対応した設計では、乗算器と乗
算器の間の記憶手段が２組必要となる。オーバサンプリ
ング動作を行う場合は、記憶手段の数がオーバサンプリ
ング無しに比べて多く必要となるが、オーバサンプリン
グ動作させない場合には、不要な回路となり、回路の利
用効率が悪い。
で動作させようと考える場合には、設計の最初の時点で
オーバサンプリングに対応しておく必要があり、設計の
柔軟性が低いという問題がある。また、例えば、２倍オ
ーバサンプリング動作に対応した設計では、乗算器と乗
算器の間の記憶手段が２組必要となる。オーバサンプリ
ング動作を行う場合は、記憶手段の数がオーバサンプリ
ング無しに比べて多く必要となるが、オーバサンプリン
グ動作させない場合には、不要な回路となり、回路の利
用効率が悪い。
【０００７】本発明は、上記従来の問題を解決するもの
で、消費電力が小さく、レイアウト面積が小さく、回路
が低速動作で済み、一部分だけ動作させるような使い方
ができ、オーバサンプリングにも柔軟に対応できるマッ
チドフィルタを提供することを目的とする。
で、消費電力が小さく、レイアウト面積が小さく、回路
が低速動作で済み、一部分だけ動作させるような使い方
ができ、オーバサンプリングにも柔軟に対応できるマッ
チドフィルタを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記問題を解決するため
に本発明は、相関器を複数個配置し、相関器出力にマル
チプレクサを付加することでマッチドフィルタとして動
作させるものである。
に本発明は、相関器を複数個配置し、相関器出力にマル
チプレクサを付加することでマッチドフィルタとして動
作させるものである。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、入力信号に対して順次異なる乗算係数を乗ずる乗算
器と、前記乗算器の出力と後述する記憶手段の出力とを
加算して前記記憶手段に出力する加算器と、前記加算器
の出力を保持して前記加算器にデータを供給する前記記
憶手段とからなる複数の相関器と、前記複数の相関器の
出力を順次選択するマルチプレクサとを備え、前記複数
の相関器は、拡散率倍回加算を行ったあとにデータを出
力し、再び最初から動作を行うことを特徴とするマッチ
ドフィルタであり、加算器が１チップに１回加算を行う
のみで良いため、低速動作でよいという利点があり、そ
のため、低消費電力化が可能という作用を有する。
は、入力信号に対して順次異なる乗算係数を乗ずる乗算
器と、前記乗算器の出力と後述する記憶手段の出力とを
加算して前記記憶手段に出力する加算器と、前記加算器
の出力を保持して前記加算器にデータを供給する前記記
憶手段とからなる複数の相関器と、前記複数の相関器の
出力を順次選択するマルチプレクサとを備え、前記複数
の相関器は、拡散率倍回加算を行ったあとにデータを出
力し、再び最初から動作を行うことを特徴とするマッチ
ドフィルタであり、加算器が１チップに１回加算を行う
のみで良いため、低速動作でよいという利点があり、そ
のため、低消費電力化が可能という作用を有する。
【００１０】本発明の請求項２に記載の発明は、請求項
１記載のマッチドフィルタにおいて、複数の相関器のう
ち一部のみに入力信号を供給する手段を備えたマッチド
フィルタであり、乗算器の入力に対し、全体に同時に供
給するだけではなく、一部のみにデータを供給すること
で、全部を動作させる必要が無い場合に低消費電力化が
できるという作用を有する。
１記載のマッチドフィルタにおいて、複数の相関器のう
ち一部のみに入力信号を供給する手段を備えたマッチド
フィルタであり、乗算器の入力に対し、全体に同時に供
給するだけではなく、一部のみにデータを供給すること
で、全部を動作させる必要が無い場合に低消費電力化が
できるという作用を有する。
【００１１】本発明の請求項３に記載の発明は、請求項
１記載のマッチドフィルタにおいて、複数の相関器のう
ち一部のみに動作させる手段を備えたマッチドフィルタ
であり、動作させたい部分のみに動作クロックを供給す
るか、または動作させたい部分のみにイネーブル信号を
供給することで、全部を動作させる必要がない場合に低
消費電力化ができるという作用を有する。
１記載のマッチドフィルタにおいて、複数の相関器のう
ち一部のみに動作させる手段を備えたマッチドフィルタ
であり、動作させたい部分のみに動作クロックを供給す
るか、または動作させたい部分のみにイネーブル信号を
供給することで、全部を動作させる必要がない場合に低
消費電力化ができるという作用を有する。
【００１２】本発明の請求項４に記載の発明は、請求項
１記載のマッチドフィルタにおいて、相関器の出力を選
択するマルチプレクサをトライステートバッファにより
構成するマッチドフィルタであり、マルチプレクサをト
ライステートバッファにより実現することで、マルチプ
レクサ部の回路規模を削減できるという作用を有する。
１記載のマッチドフィルタにおいて、相関器の出力を選
択するマルチプレクサをトライステートバッファにより
構成するマッチドフィルタであり、マルチプレクサをト
ライステートバッファにより実現することで、マルチプ
レクサ部の回路規模を削減できるという作用を有する。
【００１３】本発明の請求項５に記載の発明は、請求項
１記載のマッチドフィルタにおいて、一つの相関器をス
タンダードセル手法で設計した場合の１つのセルとして
構成したマッチドフィルタであり、相関器部の面積が小
さくなることで、マッチドフィルタ全体の面積が小さく
なり、低コストで提供することが可能である。
１記載のマッチドフィルタにおいて、一つの相関器をス
タンダードセル手法で設計した場合の１つのセルとして
構成したマッチドフィルタであり、相関器部の面積が小
さくなることで、マッチドフィルタ全体の面積が小さく
なり、低コストで提供することが可能である。
【００１４】本発明の請求項６に記載の発明は、請求項
１記載のマッチドフィルタにおいて、相関器中の乗算器
の乗算係数をシフトレジスタにより構成し、相関器が１
回加算を行う度に乗算係数が隣りの相関器にシフトして
いく構成としたマッチドフィルタであり、乗算係数をそ
れぞれの相関器毎に発生させる必要がないため、回路規
模の縮小を図ることができ、低コストでマッチドフィル
タを提供することが可能となる。
１記載のマッチドフィルタにおいて、相関器中の乗算器
の乗算係数をシフトレジスタにより構成し、相関器が１
回加算を行う度に乗算係数が隣りの相関器にシフトして
いく構成としたマッチドフィルタであり、乗算係数をそ
れぞれの相関器毎に発生させる必要がないため、回路規
模の縮小を図ることができ、低コストでマッチドフィル
タを提供することが可能となる。
【００１５】本発明の請求項７に記載の発明は、請求項
６記載のマッチドフィルタにおいて、相関器中の乗算器
の乗算係数を保持するシフトレジスタに同じデータをｎ
個ずつ与え、それぞれの相関器を異なったタイミングで
動作させることで、ｎ倍オーバサンプリングに対応した
マッチドフィルタであり、入力信号がオーバサンプリン
グして供給される場合においても、相関器の加算タイミ
ングとデータの供給方法を変えるのみで対応でき、柔軟
な構成が可能である。
６記載のマッチドフィルタにおいて、相関器中の乗算器
の乗算係数を保持するシフトレジスタに同じデータをｎ
個ずつ与え、それぞれの相関器を異なったタイミングで
動作させることで、ｎ倍オーバサンプリングに対応した
マッチドフィルタであり、入力信号がオーバサンプリン
グして供給される場合においても、相関器の加算タイミ
ングとデータの供給方法を変えるのみで対応でき、柔軟
な構成が可能である。
【００１６】本発明の請求項８に記載の発明は、請求項
７記載のマッチドフィルタを利用して、オーバサンプリ
ングなし、２倍オーバサンプリング、４倍オーバサンプ
リングの様に順次サンプリングレートを高くしていくこ
とで、高速に初期同期をとる同期方法であり、粗くピー
クを検出することで、所要データ量を減らすことがで
き、順次サンプリング精度を高くすることで、正確な初
期同期をとることができる。
７記載のマッチドフィルタを利用して、オーバサンプリ
ングなし、２倍オーバサンプリング、４倍オーバサンプ
リングの様に順次サンプリングレートを高くしていくこ
とで、高速に初期同期をとる同期方法であり、粗くピー
クを検出することで、所要データ量を減らすことがで
き、順次サンプリング精度を高くすることで、正確な初
期同期をとることができる。
【００１７】（実施の形態１）図１は、本発明の実施の
形態におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。図１において、２０１は乗算器
を示し、入力信号Ｘ（ｔ）に対して乗算係数ａ1 で乗算
を行い、その出力は後述する加算器２０２に接続する。
２０２は先述の乗算器２０１の出力と、後述する記憶手
段２０３の出力とを加算して後述する記憶手段２０３に
出力する加算器である。２０３は加算器２０２の出力を
保持して加算器２０２にデータを供給するフリップフロ
ップである。２１１は乗算器を示して入力信号Ｘ（ｔ）
に対し、乗算係数ａ2 で乗算を行い、その出力は後述す
る加算器２１２に接続する。２１２は先述の乗算器２１
１の出力と後述する記憶手段２１３の出力とを加算して
後述する記憶手段２１３に出力する加算器である。２１
３は、加算器２１２の出力を保持して加算器２１２にデ
ータを供給するフリップフロップである。２２１は乗算
器を示して入力信号Ｘ（ｔ）に対して乗算係数ａ3 で乗
算を行い、その出力は後述する加算器２２２に接続す
る。２２２は先述の乗算器２２１の出力と後述する記憶
手段２２３の出力とを加算して後述する記憶手段２２３
に出力する加算器である。２２３は加算器２２２の出力
を保持して加算器にデータを供給するフリップフロップ
である。２３１は乗算器を示して入力信号Ｘ（ｔ）に対
し、乗算係数ａ4 で乗算を行い、その出力は後述する加
算器２３２に接続する。２３２は先述の乗算器２３１の
出力と後述する記憶手段２３３の出力とを加算して後述
する記憶手段２３３に出力する加算器である。２３３
は、加算器２３２の出力を保持して加算器２３２にデー
タを供給するフリップフロップである。２３４はフリッ
プフロップ２０３、２１３、２２３、２３３の４つの出
力を選択する４入力１出力のマルチプレクサである。そ
れぞれのフリップフロップの出力のうち、４回積和演算
を終えたデータを順次選択する。また、４組の相関器
は、それぞれ１チップずつ異なったタイミングで動作し
ているため、４→１マルチプレクサでは、１チップずつ
異なった出力を選択することにより、毎チップ相関値を
出力する。
形態におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。図１において、２０１は乗算器
を示し、入力信号Ｘ（ｔ）に対して乗算係数ａ1 で乗算
を行い、その出力は後述する加算器２０２に接続する。
２０２は先述の乗算器２０１の出力と、後述する記憶手
段２０３の出力とを加算して後述する記憶手段２０３に
出力する加算器である。２０３は加算器２０２の出力を
保持して加算器２０２にデータを供給するフリップフロ
ップである。２１１は乗算器を示して入力信号Ｘ（ｔ）
に対し、乗算係数ａ2 で乗算を行い、その出力は後述す
る加算器２１２に接続する。２１２は先述の乗算器２１
１の出力と後述する記憶手段２１３の出力とを加算して
後述する記憶手段２１３に出力する加算器である。２１
３は、加算器２１２の出力を保持して加算器２１２にデ
ータを供給するフリップフロップである。２２１は乗算
器を示して入力信号Ｘ（ｔ）に対して乗算係数ａ3 で乗
算を行い、その出力は後述する加算器２２２に接続す
る。２２２は先述の乗算器２２１の出力と後述する記憶
手段２２３の出力とを加算して後述する記憶手段２２３
に出力する加算器である。２２３は加算器２２２の出力
を保持して加算器にデータを供給するフリップフロップ
である。２３１は乗算器を示して入力信号Ｘ（ｔ）に対
し、乗算係数ａ4 で乗算を行い、その出力は後述する加
算器２３２に接続する。２３２は先述の乗算器２３１の
出力と後述する記憶手段２３３の出力とを加算して後述
する記憶手段２３３に出力する加算器である。２３３
は、加算器２３２の出力を保持して加算器２３２にデー
タを供給するフリップフロップである。２３４はフリッ
プフロップ２０３、２１３、２２３、２３３の４つの出
力を選択する４入力１出力のマルチプレクサである。そ
れぞれのフリップフロップの出力のうち、４回積和演算
を終えたデータを順次選択する。また、４組の相関器
は、それぞれ１チップずつ異なったタイミングで動作し
ているため、４→１マルチプレクサでは、１チップずつ
異なった出力を選択することにより、毎チップ相関値を
出力する。
【００１８】以上のように構成されたマッチドフィルタ
について、図２を用いて動作を説明する。図２は１チッ
プ毎に時間がが変化していくに従って、図１に示す乗算
器２０１、２１１、２２１、２３１の乗算器の係数をど
のように変化させていくのかと、マルチプレクサ２３４
の選択が何であるかを示している。横一列に、同じ時間
の動作を示している。図２において、乗算係数に示して
ある０、１、２、３の番号は、相関をとりたいデータの
位相の位置を示している。０は、一番最初のデータであ
り、１、２、３と順次乗算係数が変化していく。４倍拡
散のマッチドフィルタを実施例としているため、４チッ
プで１周するコードとの相関をとる。
について、図２を用いて動作を説明する。図２は１チッ
プ毎に時間がが変化していくに従って、図１に示す乗算
器２０１、２１１、２２１、２３１の乗算器の係数をど
のように変化させていくのかと、マルチプレクサ２３４
の選択が何であるかを示している。横一列に、同じ時間
の動作を示している。図２において、乗算係数に示して
ある０、１、２、３の番号は、相関をとりたいデータの
位相の位置を示している。０は、一番最初のデータであ
り、１、２、３と順次乗算係数が変化していく。４倍拡
散のマッチドフィルタを実施例としているため、４チッ
プで１周するコードとの相関をとる。
【００１９】まず最初の時間（ｔ＝０）では、乗算器２
０１・加算器２０２・フリップフリップ２０３で構成さ
れる相関器のみが動作する。第０番目のコードと入力信
号Ｘ（０）との乗算を行い、フリップフロップ２０３の
初期値は０としての加算を行い、その結果をフリップフ
ロップ２０３に保存する。マルチプレクサ２３４は、４
つのフリップフロップ出力のどれも有効な結果を出力し
ないため、選択をしない。
０１・加算器２０２・フリップフリップ２０３で構成さ
れる相関器のみが動作する。第０番目のコードと入力信
号Ｘ（０）との乗算を行い、フリップフロップ２０３の
初期値は０としての加算を行い、その結果をフリップフ
ロップ２０３に保存する。マルチプレクサ２３４は、４
つのフリップフロップ出力のどれも有効な結果を出力し
ないため、選択をしない。
【００２０】ｔ＝１の動作では、乗算器２０１・加算器
２０２・フリップフリップ２０３で構成される相関器
と、乗算器２１１・加算器２１２・フリップフリップ２
１３で構成される相関器が動作する。乗算器２０１・加
算器２０２・フリップフロップ２０３で構成される相関
器は、第１番目のコードと入力信号Ｘ（１）との乗算を
行い、フリップフロップ２０３の出力と加算を行う。そ
の結果をフリップフロップ２０３に保存する。一方、乗
算器２１１・加算器２１２・フリップフロップ２１３で
構成される相関器は、第０番目のコードと入力信号Ｘ
（１）との乗算を行い、フリップフロップ２１３の出力
と加算を行う。フリップフロップ２１３の初期値は０と
する。加算結果をフリップフロップ２１３に保存する。
マルチプレクサ２３４は、４つのフリップフロップ出
力のどれも有効な結果を出力しないため、選択をしな
い。
２０２・フリップフリップ２０３で構成される相関器
と、乗算器２１１・加算器２１２・フリップフリップ２
１３で構成される相関器が動作する。乗算器２０１・加
算器２０２・フリップフロップ２０３で構成される相関
器は、第１番目のコードと入力信号Ｘ（１）との乗算を
行い、フリップフロップ２０３の出力と加算を行う。そ
の結果をフリップフロップ２０３に保存する。一方、乗
算器２１１・加算器２１２・フリップフロップ２１３で
構成される相関器は、第０番目のコードと入力信号Ｘ
（１）との乗算を行い、フリップフロップ２１３の出力
と加算を行う。フリップフロップ２１３の初期値は０と
する。加算結果をフリップフロップ２１３に保存する。
マルチプレクサ２３４は、４つのフリップフロップ出
力のどれも有効な結果を出力しないため、選択をしな
い。
【００２１】ｔ＝２の動作では、乗算器２０１・加算器
２０２・フリップフリップ２０３で構成される相関器
と、乗算器２１１・加算器２１２・フリップフリップ２
１３で構成される相関器、乗算器２２１・加算器２２２
・フリップフリップ２２３で構成される相関器が動作す
る。乗算器２０１・加算器２０２・フリップフロップ２
０３で構成される相関器は、第２番目のコードと入力信
号Ｘ（２）との乗算を行い、フリップフロップ２０３３
の出力と加算を行い、フリップフロップ２０３に保存す
る。一方、乗算器２１１・加算器２１２・フリップフロ
ップ２１３で構成される相関器は、第１番目のコードと
入力信号Ｘ（２）との乗算を行い、フリップフロップ２
１３の出力と加算を行い、フリップフロップ２１３に保
存する。乗算器２２１・加算器２２２・フリップフロッ
プ２２３で構成される相関器は、第０番目のコードと入
力信号ｘ（２）との乗算を行い、加算を行う。フリップ
フロップ２２３の初期値は０とする。マルチプレクサ２
３４は、４つのフリップフロップ出力のどれも有効な結
果を出力しないため、選択をしない。
２０２・フリップフリップ２０３で構成される相関器
と、乗算器２１１・加算器２１２・フリップフリップ２
１３で構成される相関器、乗算器２２１・加算器２２２
・フリップフリップ２２３で構成される相関器が動作す
る。乗算器２０１・加算器２０２・フリップフロップ２
０３で構成される相関器は、第２番目のコードと入力信
号Ｘ（２）との乗算を行い、フリップフロップ２０３３
の出力と加算を行い、フリップフロップ２０３に保存す
る。一方、乗算器２１１・加算器２１２・フリップフロ
ップ２１３で構成される相関器は、第１番目のコードと
入力信号Ｘ（２）との乗算を行い、フリップフロップ２
１３の出力と加算を行い、フリップフロップ２１３に保
存する。乗算器２２１・加算器２２２・フリップフロッ
プ２２３で構成される相関器は、第０番目のコードと入
力信号ｘ（２）との乗算を行い、加算を行う。フリップ
フロップ２２３の初期値は０とする。マルチプレクサ２
３４は、４つのフリップフロップ出力のどれも有効な結
果を出力しないため、選択をしない。
【００２２】ｔ＝３の動作では、すべての相関器ブロッ
クが動作する。つまり、乗算器２０１・加算器２０２・
フリップフリップ２０３で構成される相関器と、乗算器
２１１・加算器２１２・フリップフリップ２１３で構成
される相関器と、乗算器２２１・加算器２２２・フリッ
プフリップ２２３で構成される相関器と、乗算器２３
１、加算器２３２、フリップフロップ２３３で構成され
る相関器の４組の相関器が動作する。乗算器２０１・加
算器２０２・フリップフロップ２０３で構成される相関
器は、第３番目のコードと入力信号Ｘ（３）との乗算を
行い、加算を行う。一方、乗算器２１１・加算器２１２
・フリップフロップ２１３で構成される相関器は、第１
番目のコードと入力信号Ｘ（３）との乗算を行い、加算
を行う。乗算器２２１・加算器２２２・フリップフロッ
プ２２３で構成される相関器は、第０番目のコードと入
力信号Ｘ（３）との乗算を行い、加算を行う。乗算器２
３１・加算器２３２・フリップフロップ２３３で構成さ
れる相関器は、第０番目のコードと入力信号Ｘ（３）と
の乗算を行う。フリップフロップ２３３の初期値は、０
とする。マルチプレクサ２３４は、４つのフリップフロ
ップ出力のどれも有効な結果を出力しないため、選択を
しない。
クが動作する。つまり、乗算器２０１・加算器２０２・
フリップフリップ２０３で構成される相関器と、乗算器
２１１・加算器２１２・フリップフリップ２１３で構成
される相関器と、乗算器２２１・加算器２２２・フリッ
プフリップ２２３で構成される相関器と、乗算器２３
１、加算器２３２、フリップフロップ２３３で構成され
る相関器の４組の相関器が動作する。乗算器２０１・加
算器２０２・フリップフロップ２０３で構成される相関
器は、第３番目のコードと入力信号Ｘ（３）との乗算を
行い、加算を行う。一方、乗算器２１１・加算器２１２
・フリップフロップ２１３で構成される相関器は、第１
番目のコードと入力信号Ｘ（３）との乗算を行い、加算
を行う。乗算器２２１・加算器２２２・フリップフロッ
プ２２３で構成される相関器は、第０番目のコードと入
力信号Ｘ（３）との乗算を行い、加算を行う。乗算器２
３１・加算器２３２・フリップフロップ２３３で構成さ
れる相関器は、第０番目のコードと入力信号Ｘ（３）と
の乗算を行う。フリップフロップ２３３の初期値は、０
とする。マルチプレクサ２３４は、４つのフリップフロ
ップ出力のどれも有効な結果を出力しないため、選択を
しない。
【００２３】ｔ＝４の動作では、すべての相関器ブロッ
クが動作する。乗算器２０１・加算器２０２・フリップ
フロップ２０３で構成される相関器は、第０番目のコー
ドと入力信号Ｘ（４）との乗算を行い、０との加算を行
う。４回加算後の最初の演算となるため、加算器の一方
の入力は０とする。乗算器２１１・加算器２１２・フリ
ップフロップ２１３で構成される相関器は、第３番目の
コードと入力信号Ｘ（４）との乗算を行い、加算を行
う。乗算器２２１・加算器２２２・フリップフロップ２
２３で構成される相関器は、第２番目のコードと入力信
号Ｘ（４）との乗算を行い、加算を行う。乗算器２３１
・加算器２３２・フリップフロップ２３３で構成される
相関器は、第１番目のコードと入力信号Ｘ（４）との乗
算を行う。マルチプレクサ２３４は、フリップフロップ
２０３の出力（つまり、ｔ＝０からｔ＝３までのデータ
とで積和演算をしたデータ）を選択し、出力信号Ｙ
（ｔ）として出力する。
クが動作する。乗算器２０１・加算器２０２・フリップ
フロップ２０３で構成される相関器は、第０番目のコー
ドと入力信号Ｘ（４）との乗算を行い、０との加算を行
う。４回加算後の最初の演算となるため、加算器の一方
の入力は０とする。乗算器２１１・加算器２１２・フリ
ップフロップ２１３で構成される相関器は、第３番目の
コードと入力信号Ｘ（４）との乗算を行い、加算を行
う。乗算器２２１・加算器２２２・フリップフロップ２
２３で構成される相関器は、第２番目のコードと入力信
号Ｘ（４）との乗算を行い、加算を行う。乗算器２３１
・加算器２３２・フリップフロップ２３３で構成される
相関器は、第１番目のコードと入力信号Ｘ（４）との乗
算を行う。マルチプレクサ２３４は、フリップフロップ
２０３の出力（つまり、ｔ＝０からｔ＝３までのデータ
とで積和演算をしたデータ）を選択し、出力信号Ｙ
（ｔ）として出力する。
【００２４】以後、図２に示すように、マルチプレクサ
２３４は、フリップフロップ２０３、２１３、２２３、
２３３を選択していく。また、相関器は、０番目の乗算
係数と加算を行うときに、０と加算を行うことで積和の
初期化を行う。
２３４は、フリップフロップ２０３、２１３、２２３、
２３３を選択していく。また、相関器は、０番目の乗算
係数と加算を行うときに、０と加算を行うことで積和の
初期化を行う。
【００２５】以上の動作で示したように、本発明の実施
の形態によるマッチドフィルタにおいては、相関演算を
それぞれ別々に動作させるため、それぞれの相関器の加
算器は、１チップに１回の加算を行うのみでよく、低速
動作でよい。そのため、消費電力を下げることができ
る。また、低速動作で良いため、電圧を下げても動作さ
せることが可能となり、より低消費電力化が可能とな
る。
の形態によるマッチドフィルタにおいては、相関演算を
それぞれ別々に動作させるため、それぞれの相関器の加
算器は、１チップに１回の加算を行うのみでよく、低速
動作でよい。そのため、消費電力を下げることができ
る。また、低速動作で良いため、電圧を下げても動作さ
せることが可能となり、より低消費電力化が可能とな
る。
【００２６】（実施の形態２）図３は本発明の実施の形
態２におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図１と同じため、
図１と同じ部分には同じ符号をつけてある。図３におい
て、２０１から２３４までは実施の形態１と同一であ
る。２４０はイネーブル信号ＥＮ１で動作が指示される
イネーブル回路である。ＥＮ１が１のときには、入力信
号Ｘ（ｔ）は、乗算器２０１、２１１に供給される。一
方、ＥＮ１が０のときには、乗算器２０１、２１１に供
給される信号に変化が無くなる。２４１はイネーブル信
号ＥＮ２で動作が指示されるイネーブル回路である。Ｅ
Ｎ２が０のときには、入力信号Ｘ（ｔ）は、乗算器２２
１、２３１に供給される。一方、ＥＮ２が１のときに
は、乗算器２２１、２３１に供給される信号に変化が無
くなる。
態２におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図１と同じため、
図１と同じ部分には同じ符号をつけてある。図３におい
て、２０１から２３４までは実施の形態１と同一であ
る。２４０はイネーブル信号ＥＮ１で動作が指示される
イネーブル回路である。ＥＮ１が１のときには、入力信
号Ｘ（ｔ）は、乗算器２０１、２１１に供給される。一
方、ＥＮ１が０のときには、乗算器２０１、２１１に供
給される信号に変化が無くなる。２４１はイネーブル信
号ＥＮ２で動作が指示されるイネーブル回路である。Ｅ
Ｎ２が０のときには、入力信号Ｘ（ｔ）は、乗算器２２
１、２３１に供給される。一方、ＥＮ２が１のときに
は、乗算器２２１、２３１に供給される信号に変化が無
くなる。
【００２７】以上のように構成されたマッチドフィルタ
では、乗算器２０１・加算器２０２・フリップフリップ
２０３で構成される相関器、乗算器２１１・加算器２１
２・フリップフリップ２１３で構成される相関器の組
と、乗算器２２１・加算器２２２・フリップフリップ２
２３で構成される相関器、乗算器２３１、加算器２３
２、フリップフロップ２３３で構成される相関器の組に
対して、独立に動作の設定ができる。そのため、同期が
ある程度とれていて、前半の２チップに対しての相関を
とるのみで良いときには、乗算器２０１・加算器２０２
・フリップフリップ２０３で構成される相関器と、乗算
器２１１・加算器２１２・フリップフリップ２１３で構
成される相関器の組のみを動作させることで、低消費電
力動作をさせることができる。
では、乗算器２０１・加算器２０２・フリップフリップ
２０３で構成される相関器、乗算器２１１・加算器２１
２・フリップフリップ２１３で構成される相関器の組
と、乗算器２２１・加算器２２２・フリップフリップ２
２３で構成される相関器、乗算器２３１、加算器２３
２、フリップフロップ２３３で構成される相関器の組に
対して、独立に動作の設定ができる。そのため、同期が
ある程度とれていて、前半の２チップに対しての相関を
とるのみで良いときには、乗算器２０１・加算器２０２
・フリップフリップ２０３で構成される相関器と、乗算
器２１１・加算器２１２・フリップフリップ２１３で構
成される相関器の組のみを動作させることで、低消費電
力動作をさせることができる。
【００２８】また、乗算器２０１・加算器２０２・フリ
ップフリップ２０３で構成される相関器と、乗算器２１
１・加算器２１２・フリップフリップ２１３で構成され
る相関器の組のみを動作させる時には、乗算器２２１と
乗算器２３１の乗算係数を変化させないようにすること
で、加算器２２２および加算器２３２の入力データは変
化しなくなり、低消費電力化が可能となる。
ップフリップ２０３で構成される相関器と、乗算器２１
１・加算器２１２・フリップフリップ２１３で構成され
る相関器の組のみを動作させる時には、乗算器２２１と
乗算器２３１の乗算係数を変化させないようにすること
で、加算器２２２および加算器２３２の入力データは変
化しなくなり、低消費電力化が可能となる。
【００２９】（実施の形態３）図４は、本発明の実施の
形態３におけるマッチドフィルタの構成を示しており、
４倍拡散時の構成である。一部を除いて図３と同じた
め、図３と同じ部分には同じ符号をつけてある。図４に
おいて、２０１から２４１までは実施の形態２と同一で
ある。２５０はフリップフリップ２０３とフリップフリ
ップ２１３に供給するクロックであり、クロック２０５
が供給されるときのみ、乗算器２０１・加算器２０２・
フリップフリップ２０３で構成される相関器および乗算
器２１１・加算器２１２・フリップフリップ２１３で構
成される相関器の組が動作する。２５１はフリップフリ
ップ２２３とフリップフリップ２３３に供給するクロッ
クであり、クロック２５１が供給されるときのみ、乗算
器２２１・加算器２２２・フリップフリップ２２３で構
成される相関器および乗算器２３１・加算器２３２・フ
リップフリップ２３３で構成される相関器の組が動作す
る。
形態３におけるマッチドフィルタの構成を示しており、
４倍拡散時の構成である。一部を除いて図３と同じた
め、図３と同じ部分には同じ符号をつけてある。図４に
おいて、２０１から２４１までは実施の形態２と同一で
ある。２５０はフリップフリップ２０３とフリップフリ
ップ２１３に供給するクロックであり、クロック２０５
が供給されるときのみ、乗算器２０１・加算器２０２・
フリップフリップ２０３で構成される相関器および乗算
器２１１・加算器２１２・フリップフリップ２１３で構
成される相関器の組が動作する。２５１はフリップフリ
ップ２２３とフリップフリップ２３３に供給するクロッ
クであり、クロック２５１が供給されるときのみ、乗算
器２２１・加算器２２２・フリップフリップ２２３で構
成される相関器および乗算器２３１・加算器２３２・フ
リップフリップ２３３で構成される相関器の組が動作す
る。
【００３０】以上のように構成されたマッチドフィルタ
では、乗算器２０１・加算器２０２・フリップフリップ
２０３で構成される相関器と、乗算器２１１・加算器２
１２・フリップフリップ２１３で構成される相関器の組
と、乗算器２２１・加算器２２２・フリップフリップ２
２３で構成される相関器と、乗算器２３１、加算器２３
２、フリップフロップ２３３で構成される相関器の組に
対して、独立に動作の設定ができる。そのため、同期が
ある程度とれていて、前半の２チップに対しての相関を
とるのみで良いときには、乗算器２０１・加算器２０２
・フリップフリップ２０３で構成される相関器の組と、
乗算器２１１・加算器２１２・フリップフリップ２１３
で構成される相関器の組のみを動作させることで、低消
費電力動作をさせることができる。
では、乗算器２０１・加算器２０２・フリップフリップ
２０３で構成される相関器と、乗算器２１１・加算器２
１２・フリップフリップ２１３で構成される相関器の組
と、乗算器２２１・加算器２２２・フリップフリップ２
２３で構成される相関器と、乗算器２３１、加算器２３
２、フリップフロップ２３３で構成される相関器の組に
対して、独立に動作の設定ができる。そのため、同期が
ある程度とれていて、前半の２チップに対しての相関を
とるのみで良いときには、乗算器２０１・加算器２０２
・フリップフリップ２０３で構成される相関器の組と、
乗算器２１１・加算器２１２・フリップフリップ２１３
で構成される相関器の組のみを動作させることで、低消
費電力動作をさせることができる。
【００３１】実施の形態２と比べて、実施の形態３で
は、乗算器２０１・加算器２０２・フリップフリップ２
０３で構成される相関器と、乗算器２１１・加算器２１
２・フリップフリップ２１３で構成される相関器の組の
みを動作させる時には、ＥＮ２をＨにすることで、乗算
器２２１と乗算器２３１の乗算係数を変化させないよう
にすることで、加算器２２２および加算器２３２の片側
の入力データは変化しなくなり、他方の入力データは、
フリップフロップ２２３、フリップフロップ２３３にク
ロックを供給しないことで変化しなくなるため、実施の
形態２に比べてさらに低消費電力化が可能となる。
は、乗算器２０１・加算器２０２・フリップフリップ２
０３で構成される相関器と、乗算器２１１・加算器２１
２・フリップフリップ２１３で構成される相関器の組の
みを動作させる時には、ＥＮ２をＨにすることで、乗算
器２２１と乗算器２３１の乗算係数を変化させないよう
にすることで、加算器２２２および加算器２３２の片側
の入力データは変化しなくなり、他方の入力データは、
フリップフロップ２２３、フリップフロップ２３３にク
ロックを供給しないことで変化しなくなるため、実施の
形態２に比べてさらに低消費電力化が可能となる。
【００３２】（実施の形態４）図５は本発明の実施の形
態４におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図４と同じため、
図４と同じ部分には同じ符号をつけてある。図５におい
て、２０１から２５１のうち、トライステートバッファ
２０５、トライステートバッファ２１５、トライステー
トバッファ２２５、トライステートバッファ２３５は、
４→１マルチプレクサ２３４の代わりに設けられてい
る。トライステートバッファ２０５は、フリップフロッ
プ２０３の出力に接続され、ＥＮＦＦ１信号により制御
される。トライステートバッファ２１５は、フリップフ
ロップ２１３の出力に接続され、ＥＮＦＦ２信号により
制御される。トライステートバッファ２２５は、フリッ
プフロップ２２３の出力に接続され、ＥＮＦＦ３信号に
より制御される。トライステートバッファ２３５は、フ
リップフロップ２３３の出力に接続され、ＥＮＦＦ４信
号により制御される。
態４におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図４と同じため、
図４と同じ部分には同じ符号をつけてある。図５におい
て、２０１から２５１のうち、トライステートバッファ
２０５、トライステートバッファ２１５、トライステー
トバッファ２２５、トライステートバッファ２３５は、
４→１マルチプレクサ２３４の代わりに設けられてい
る。トライステートバッファ２０５は、フリップフロッ
プ２０３の出力に接続され、ＥＮＦＦ１信号により制御
される。トライステートバッファ２１５は、フリップフ
ロップ２１３の出力に接続され、ＥＮＦＦ２信号により
制御される。トライステートバッファ２２５は、フリッ
プフロップ２２３の出力に接続され、ＥＮＦＦ３信号に
より制御される。トライステートバッファ２３５は、フ
リップフロップ２３３の出力に接続され、ＥＮＦＦ４信
号により制御される。
【００３３】以上のように構成されたマッチドフィルタ
では、図４に示したマルチプレクサ２３４の代わりに、
トライステートバッファ２０５、トライステートバッフ
ァ２１５、トライステートバッファ２２５、トライステ
ートバッファ２３５の４つのトライステートバッファが
設けられており、ＥＮＦＦ１、ＥＮＦＦ２、ＥＮＦＦ
３、ＥＮＦＦ４の制御信号によりどれか一つの出力のみ
が選択される。本実施の形態に示した様な４倍拡散では
効果が少ないが、拡散率が大きくなると、相関器の組か
らのマルチプレクサ部が大きくなるが、本実施の形態の
様にトライステートバッファを用いることで、マルチプ
レクサの回路規模を小さくすることができる。そのた
め、安価なマッチドフィルタを提供することができる。
では、図４に示したマルチプレクサ２３４の代わりに、
トライステートバッファ２０５、トライステートバッフ
ァ２１５、トライステートバッファ２２５、トライステ
ートバッファ２３５の４つのトライステートバッファが
設けられており、ＥＮＦＦ１、ＥＮＦＦ２、ＥＮＦＦ
３、ＥＮＦＦ４の制御信号によりどれか一つの出力のみ
が選択される。本実施の形態に示した様な４倍拡散では
効果が少ないが、拡散率が大きくなると、相関器の組か
らのマルチプレクサ部が大きくなるが、本実施の形態の
様にトライステートバッファを用いることで、マルチプ
レクサの回路規模を小さくすることができる。そのた
め、安価なマッチドフィルタを提供することができる。
【００３４】（実施の形態５）図６は本発明の実施の形
態５におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図５と同じため、
図５と同じ部分には同じ符号をつけてある。図６におい
て、２０１から２５１のうち、相関器セル２０６、相関
器セル２１６、相関器セル２２６、相関器セル２３６を
除いては実施の形態５と同じである。２０６は乗算器２
０１・加算器２０２・フリップフリップ２０３で構成さ
れる相関器セルを示している。２１６は乗算器２１１・
加算器２１２・フリップフリップ２１３で構成される相
関器セルを示している。２２６は乗算器２２１・加算器
２２２・フリップフリップ２２３で構成される相関器セ
ルを示している。２３６は乗算器２３１、加算器２３
２、フリップフロップ２３３で構成される相関器セルを
示している。
態５におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図５と同じため、
図５と同じ部分には同じ符号をつけてある。図６におい
て、２０１から２５１のうち、相関器セル２０６、相関
器セル２１６、相関器セル２２６、相関器セル２３６を
除いては実施の形態５と同じである。２０６は乗算器２
０１・加算器２０２・フリップフリップ２０３で構成さ
れる相関器セルを示している。２１６は乗算器２１１・
加算器２１２・フリップフリップ２１３で構成される相
関器セルを示している。２２６は乗算器２２１・加算器
２２２・フリップフリップ２２３で構成される相関器セ
ルを示している。２３６は乗算器２３１、加算器２３
２、フリップフロップ２３３で構成される相関器セルを
示している。
【００３５】本実施の形態５は、実施の形態１記載のマ
ッチドフィルタにおいて、一つの相関器をスタンダード
セル手法で設計した場合の１つのセルとして構成したマ
ッチドフィルタである。相関器セル２０６、相関器セル
２１６、相関器セル２２６、相関器セル２３６は同じも
のである。
ッチドフィルタにおいて、一つの相関器をスタンダード
セル手法で設計した場合の１つのセルとして構成したマ
ッチドフィルタである。相関器セル２０６、相関器セル
２１６、相関器セル２２６、相関器セル２３６は同じも
のである。
【００３６】本実施の形態５では、各相関器部の面積が
支配的なため、相関器部セルを１つのセルとしてカスタ
ム設計を行い、小さく設計すると、全体をカスタム手法
で設計したのとレイアウト面積をほぼ等しくすることが
できる。そのため、安価なマッチドフィルタを提供する
ことができる。
支配的なため、相関器部セルを１つのセルとしてカスタ
ム設計を行い、小さく設計すると、全体をカスタム手法
で設計したのとレイアウト面積をほぼ等しくすることが
できる。そのため、安価なマッチドフィルタを提供する
ことができる。
【００３７】また、相関器ブロックをセルとして構成す
ることで、セルからの配線のの負荷容量などの抽出をレ
イアウトツールから自動的に行うことが容易となり、開
発効率が良くなり、より短期間で開発が可能となる。ま
た、レイアウトされていない状態の回路としてライブラ
リ化できるため、レイアウト設計上他のブロックとの関
係から任意のレイアウト形状として実現することができ
る。
ることで、セルからの配線のの負荷容量などの抽出をレ
イアウトツールから自動的に行うことが容易となり、開
発効率が良くなり、より短期間で開発が可能となる。ま
た、レイアウトされていない状態の回路としてライブラ
リ化できるため、レイアウト設計上他のブロックとの関
係から任意のレイアウト形状として実現することができ
る。
【００３８】（実施の形態６）図７は本発明の実施の形
態６におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図６と同じため、
図６と同じ部分には同じ符号をつけてある。図７におい
て、２０１から２５１のうち、記憶手段２０７２１７、
２２７、２３７を除いては実施の形態５と同じである。
記憶手段２０７は、後述するコード発生部２６０の出力
を記憶する。記憶手段２１７は、記憶手段２０７の出力
を記憶する。記憶手段２２７は、記憶手段２１７の出力
を記憶する。記憶手段２３７は、記憶手段２２７の出力
を記憶する。記憶手段２０７、２１７、２２７、２３７
により４段のシフトレジスタを構成している。２６０は
コード発生部であり、記憶手段２０７に接続され、相関
をとりたいコードを順次発生する。
態６におけるマッチドフィルタの構成を示しており、４
倍拡散時の構成である。一部を除いて図６と同じため、
図６と同じ部分には同じ符号をつけてある。図７におい
て、２０１から２５１のうち、記憶手段２０７２１７、
２２７、２３７を除いては実施の形態５と同じである。
記憶手段２０７は、後述するコード発生部２６０の出力
を記憶する。記憶手段２１７は、記憶手段２０７の出力
を記憶する。記憶手段２２７は、記憶手段２１７の出力
を記憶する。記憶手段２３７は、記憶手段２２７の出力
を記憶する。記憶手段２０７、２１７、２２７、２３７
により４段のシフトレジスタを構成している。２６０は
コード発生部であり、記憶手段２０７に接続され、相関
をとりたいコードを順次発生する。
【００３９】以上のように構成されたマッチドフィルタ
について、図８を用いて動作を説明する。図８は、記憶
手段２０７、２１７、２２７、２３７により構成される
シフトレジスタの１チップ毎の動作を示したものであ
る。ｔ＝０の時間では、記憶手段２０７には０番目の位
相のデータがコード発生部２６０より供給される。ｔ＝
１の時間では、１ビットシフト動作が発生し、記憶手段
２０７には１番目の位相のデータが保持され、記憶手段
２１７には、０番目の位相のデータが保持される。ｔ＝
２、３、・・・と順次動作し、コード発生部は、４回デ
ータを発生すると、再び０番目の位相からデータを出力
する。以上示したコードの供給は、図２に示した乗算器
２０１、乗算器２１１、乗算器２２１、乗算器２３１に
供給する乗算係数のパターンと全く同一である。
について、図８を用いて動作を説明する。図８は、記憶
手段２０７、２１７、２２７、２３７により構成される
シフトレジスタの１チップ毎の動作を示したものであ
る。ｔ＝０の時間では、記憶手段２０７には０番目の位
相のデータがコード発生部２６０より供給される。ｔ＝
１の時間では、１ビットシフト動作が発生し、記憶手段
２０７には１番目の位相のデータが保持され、記憶手段
２１７には、０番目の位相のデータが保持される。ｔ＝
２、３、・・・と順次動作し、コード発生部は、４回デ
ータを発生すると、再び０番目の位相からデータを出力
する。以上示したコードの供給は、図２に示した乗算器
２０１、乗算器２１１、乗算器２２１、乗算器２３１に
供給する乗算係数のパターンと全く同一である。
【００４０】以上のように、本発明の実施の形態６によ
れば、コード発生部を一組持つだけで残りはシフトレジ
スタにより構成できるため、コード発生部の回路規模を
減少させることができる。そのため、安価なマッチドフ
ィルタを提供することができる。
れば、コード発生部を一組持つだけで残りはシフトレジ
スタにより構成できるため、コード発生部の回路規模を
減少させることができる。そのため、安価なマッチドフ
ィルタを提供することができる。
【００４１】（実施の形態７）本発明の実施の形態７
は、実施の形態６で用いたのと同じ図７を用いる。各部
の説明は、実施の形態６での説明と同じである。本実施
の形態７では、コード発生部の動作および各部の動作タ
イミングが異なる。本実施の形態では、チップレート毎
の動作ではなく、チップレートの半分のタイミングでの
動作も行う。
は、実施の形態６で用いたのと同じ図７を用いる。各部
の説明は、実施の形態６での説明と同じである。本実施
の形態７では、コード発生部の動作および各部の動作タ
イミングが異なる。本実施の形態では、チップレート毎
の動作ではなく、チップレートの半分のタイミングでの
動作も行う。
【００４２】図７のように構成されたマッチドフィルタ
について、図９を用いて動作を説明する。図９は、記憶
手段２０７、２１７、２２７、２３７により構成される
シフトレジスタの動作と、相関器セル２０６、２１６、
２２６、２３６の動作を示している。
について、図９を用いて動作を説明する。図９は、記憶
手段２０７、２１７、２２７、２３７により構成される
シフトレジスタの動作と、相関器セル２０６、２１６、
２２６、２３６の動作を示している。
【００４３】相関器セルが積和演算を行こうとは、それ
ぞれ対応する記憶手段２０７、記憶手段２１７、２２
７、２３７から乗算係数が供給され、その時点での入力
信号Ｘ（ｔ）とそれぞれの乗算器２０１、２１１、２２
１、２３１が乗算を行い、加算器２０３、２１３、２２
４、２３３が加算を行うことを意味している。
ぞれ対応する記憶手段２０７、記憶手段２１７、２２
７、２３７から乗算係数が供給され、その時点での入力
信号Ｘ（ｔ）とそれぞれの乗算器２０１、２１１、２２
１、２３１が乗算を行い、加算器２０３、２１３、２２
４、２３３が加算を行うことを意味している。
【００４４】ｔ＝０の時間では、記憶手段２０７には、
０番目の位相のデータがコード発生部２６０より供給さ
れる。相関器セル２０６では、積和演算を行う。ｔ＝
０．５の時間では、記憶手段２０７には、０番目の位相
のデータが再度供給され、記憶手段２１７には、記憶手
段２０７にあったデータがシフトして設定される。相関
器セル２１６が積和演算を行う。ｔ＝１の時間では、記
憶手段２０７に１番目の位相のデータが保持され、記憶
手段２１７、記憶手段２２７には、０番目の位相のデー
タ保持される。相関器セル２０６および相関器セル２２
６が積和演算を行う。ｔ＝１．５の時間では、記憶手段
２０７および記憶手段２１７には、１番目の位相のデー
タが保持され、記憶手段２２７、記憶手段２３７には、
０番目の位相のデータが保持される。相関器セル２１６
および相関器セル２３６が積和演算を行う。ｔ＝２の時
間では、記憶手段２０７には、２番目の位相のデータが
保持され、記憶手段２１７、記憶手段２２７には、１番
目の位相のデータが保持され、記憶手段２３７には、０
番目の位相のデーが保持される。相関器セル２０６およ
び相関器セル２２６が積和演算を行う。ｔ＝２．５の時
間では、記憶手段２０７および記憶手段２１７には、２
番目の位相のデータが保持され、記憶手段２２７、記憶
手段２３７には、１番目の位相のデータが保持される。
相関器セル２１６および相関器セル２３６が積和演算を
行う。ｔ＝３の時間では、記憶手段２０７には、３番目
の位相のデータが保持され、記憶手段２１７、記憶手段
２２７には、２番目の位相のデータが保持され、記憶手
段２３７には、１番目の位相のデーが保持される。相関
器セル２０６および相関器セル２２６が積和演算を行
う。
０番目の位相のデータがコード発生部２６０より供給さ
れる。相関器セル２０６では、積和演算を行う。ｔ＝
０．５の時間では、記憶手段２０７には、０番目の位相
のデータが再度供給され、記憶手段２１７には、記憶手
段２０７にあったデータがシフトして設定される。相関
器セル２１６が積和演算を行う。ｔ＝１の時間では、記
憶手段２０７に１番目の位相のデータが保持され、記憶
手段２１７、記憶手段２２７には、０番目の位相のデー
タ保持される。相関器セル２０６および相関器セル２２
６が積和演算を行う。ｔ＝１．５の時間では、記憶手段
２０７および記憶手段２１７には、１番目の位相のデー
タが保持され、記憶手段２２７、記憶手段２３７には、
０番目の位相のデータが保持される。相関器セル２１６
および相関器セル２３６が積和演算を行う。ｔ＝２の時
間では、記憶手段２０７には、２番目の位相のデータが
保持され、記憶手段２１７、記憶手段２２７には、１番
目の位相のデータが保持され、記憶手段２３７には、０
番目の位相のデーが保持される。相関器セル２０６およ
び相関器セル２２６が積和演算を行う。ｔ＝２．５の時
間では、記憶手段２０７および記憶手段２１７には、２
番目の位相のデータが保持され、記憶手段２２７、記憶
手段２３７には、１番目の位相のデータが保持される。
相関器セル２１６および相関器セル２３６が積和演算を
行う。ｔ＝３の時間では、記憶手段２０７には、３番目
の位相のデータが保持され、記憶手段２１７、記憶手段
２２７には、２番目の位相のデータが保持され、記憶手
段２３７には、１番目の位相のデーが保持される。相関
器セル２０６および相関器セル２２６が積和演算を行
う。
【００４５】以後、相関器セルは、交互に動作する。ま
た、４回積和演算を行う毎に、トライステートバッファ
２０５、トライステートバッファ２１５、トライステー
トバッファ２２５、トライステートバッファ２３５のど
れかが選択され、出力信号Ｙ（ｔ）として出力する。ま
た、拡散率倍である４回の積和演算を行う毎に、加算器
は、フリップフロップの出力を選択せずに、初期化を行
う。
た、４回積和演算を行う毎に、トライステートバッファ
２０５、トライステートバッファ２１５、トライステー
トバッファ２２５、トライステートバッファ２３５のど
れかが選択され、出力信号Ｙ（ｔ）として出力する。ま
た、拡散率倍である４回の積和演算を行う毎に、加算器
は、フリップフロップの出力を選択せずに、初期化を行
う。
【００４６】以上のように構成されたマッチドフィルタ
では、同期がある程度とれていて、前半の２チップに対
してオーバサンプリング動作を行い、より正確に同期を
とることが可能となる。そのため、受信性能が向上す
る。
では、同期がある程度とれていて、前半の２チップに対
してオーバサンプリング動作を行い、より正確に同期を
とることが可能となる。そのため、受信性能が向上す
る。
【００４７】本実施の形態では、前半の２チップをオー
バサンプリング動作させたが、後半の２チップに対して
オーバサンプリングする動作も、動作タイミングを変え
ることにより動作可能である。また、本実施例では、
０．５のタイミングでも動作する２倍オーバサンプリン
グの場合を示したが、ｎ倍オーバサンプリングにおいて
も、同様にして動作可能である。
バサンプリング動作させたが、後半の２チップに対して
オーバサンプリングする動作も、動作タイミングを変え
ることにより動作可能である。また、本実施例では、
０．５のタイミングでも動作する２倍オーバサンプリン
グの場合を示したが、ｎ倍オーバサンプリングにおいて
も、同様にして動作可能である。
【００４８】また、本実施の形態では、４倍拡散時の実
施例を示したが、４倍以外のｍ倍の拡散率においても、
積和回数を変えることにより動作可能である。
施例を示したが、４倍以外のｍ倍の拡散率においても、
積和回数を変えることにより動作可能である。
【００４９】（実施の形態８）本発明の実施の形態８に
記載の発明は、実施の形態７のッチドフィルタを用い
て、初期同期を行う方法である。
記載の発明は、実施の形態７のッチドフィルタを用い
て、初期同期を行う方法である。
【００５０】図１０に示す処理フロー図を用いて動作の
説明を行う。まず、オーバサンプリング無しで相関演算
を行う（３０１）。出力信号Ｙ（ｔ）から前半と後半の
どちらにより相関が高い値が出ているかを判断する（３
０２）。前半が相関が高い場合は前半を２倍オーバサン
プリングで相関演算を行い（３０３）、後半が相関が高
い場合は、後半を２倍オーバサンプリングで相関演算を
行う（３０４）。２倍オーバサンプリングで相関演算を
実行後、そのまたさらに前半と後半のどちらが相関が高
いか判断を行い（３０５、３０６）、前半または後半の
どちらかを４倍オーバサンプリング動作することで同期
をとる（３０７〜３１４）。
説明を行う。まず、オーバサンプリング無しで相関演算
を行う（３０１）。出力信号Ｙ（ｔ）から前半と後半の
どちらにより相関が高い値が出ているかを判断する（３
０２）。前半が相関が高い場合は前半を２倍オーバサン
プリングで相関演算を行い（３０３）、後半が相関が高
い場合は、後半を２倍オーバサンプリングで相関演算を
行う（３０４）。２倍オーバサンプリングで相関演算を
実行後、そのまたさらに前半と後半のどちらが相関が高
いか判断を行い（３０５、３０６）、前半または後半の
どちらかを４倍オーバサンプリング動作することで同期
をとる（３０７〜３１４）。
【００５１】以上のように、本発明の実施の形態８によ
れば、実施の形態７のマッチドフィルタを用いて初期同
期を行うので、より正確な同期を高速にとることがで
き、受信性能を向上させることができる。
れば、実施の形態７のマッチドフィルタを用いて初期同
期を行うので、より正確な同期を高速にとることがで
き、受信性能を向上させることができる。
【００５２】
【発明の効果】以上のように本発明は、相関演算をそれ
ぞれ別々に動作させるため、それぞれの相関器の加算器
は１チップに１回の加算を行うのみでよく、低速動作が
可能なので、消費電力を下げることができ、また、低速
動作で良いため、電圧を下げても動作させることが可能
となり、より低消費電力化が可能となる。
ぞれ別々に動作させるため、それぞれの相関器の加算器
は１チップに１回の加算を行うのみでよく、低速動作が
可能なので、消費電力を下げることができ、また、低速
動作で良いため、電圧を下げても動作させることが可能
となり、より低消費電力化が可能となる。
【図１】本発明の実施の形態１におけるマッチドフィル
タのブロック図
タのブロック図
【図２】本発明の実施の形態１における乗算係数の変化
とマルチプレクサの出力の変化を示す模式図
とマルチプレクサの出力の変化を示す模式図
【図３】本発明の実施の形態２におけるマッチドフィル
タのブロック図
タのブロック図
【図４】本発明の実施の形態３におけるマッチドフィル
タのブロック図
タのブロック図
【図５】本発明の実施の形態４におけるマッチドフィル
タのブロック図
タのブロック図
【図６】本発明の実施の形態５におけるマッチドフィル
タのブロック図
タのブロック図
【図７】本発明の実施の形態６におけるマッチドフィル
タのブロック図
タのブロック図
【図８】本発明の実施の形態６におけるマッチドフィル
タの記憶手段の変化を示す模式図
タの記憶手段の変化を示す模式図
【図９】本発明の実施の形態７におけるマッチドフィル
タの記憶手段の変化を示す模式図
タの記憶手段の変化を示す模式図
【図１０】本発明の実施の形態８における同期の方法を
示すためのフロー図
示すためのフロー図
【図１１】従来の構成のマッチドフィルタのブロック図
【図１２】従来の構成のマッチドフィルタにおける相関
係数の変化を示す模式図
係数の変化を示す模式図
２０１ 乗算器 ２０２ 加算器 ２０３ フリップフロップ ２１１ 乗算器 ２１２ 加算器 ２１３ フリップフロップ ２２１ 乗算器 ２２２ 加算器 ２２３ フリップフロップ ２３１ 乗算器 ２３２ 加算器 ２３３ フリップフロップ ２３４ マルチプレクサ
Claims (8)
- 【請求項１】 入力信号に対して順次異なる乗算係数を
乗ずる乗算器と、前記乗算器の出力と後述する記憶手段
の出力とを加算して前記記憶手段に出力する加算器と、
前記加算器の出力を保持して前記加算器にデータを供給
する前記記憶手段とからなる複数の相関器と、前記複数
の相関器の出力を順次選択するマルチプレクサとを備
え、前記複数の相関器は、拡散率倍回加算を行ったあと
にデータを出力し、再び最初から動作を行うことを特徴
とするマッチドフィルタ。 - 【請求項２】 請求項１記載のマッチドフィルタにおい
て、複数の相関器のうち一部のみに入力信号を供給する
手段を備えたマッチドフィルタ。 - 【請求項３】 請求項１記載のマッチドフィルタにおい
て、複数の相関器のうち一部のみに動作させる手段を備
えたマッチドフィルタ。 - 【請求項４】 請求項１記載のマッチドフィルタにおい
て、相関器の出力を選択するマルチプレクサをトライス
テートバッファにより構成したマッチドフィルタ。 - 【請求項５】 請求項１記載のマッチドフィルタにおい
て、一つの相関器をスタンダードセル手法で設計した場
合の１つのセルとして構成したマッチドフィルタ。 - 【請求項６】 請求項１記載のマッチドフィルタにおい
て、相関器中の乗算器の乗算係数の供給手段をシフトレ
ジスタにより構成し、相関器が１回動作を行う度に乗算
係数がとなりの相関器にシフトしていく構成としたマッ
チドフィルタ。 - 【請求項７】 請求項６記載のマッチドフィルタにおい
て、相関器中の乗算器の乗算係数を保持するシフトレジ
スタに同じデータをｎ個ずつ与えることで、ｎ倍オーバ
サンプリングに対応したマッチドフィルタ。 - 【請求項８】 請求項７記載のマッチドフィルタを利用
して、オーバサンプリングなし、２倍オーバサンプリン
グ、４倍オーバサンプリングの様に順次サンプリングレ
ートを高くしていくことで、高速に初期同期をとる同期
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15891297A JP3751419B2 (ja) | 1997-06-16 | 1997-06-16 | マッチドフィルタおよび同期方法 |
| US09/094,146 US6275545B1 (en) | 1997-06-16 | 1998-06-09 | Matched filter and method of synchronizing operation timing of receiver with phase of desired wave signal |
| EP19980304535 EP0886386A3 (en) | 1997-06-16 | 1998-06-09 | Matched filter and method of phase synchronization in a receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15891297A JP3751419B2 (ja) | 1997-06-16 | 1997-06-16 | マッチドフィルタおよび同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118567A true JPH118567A (ja) | 1999-01-12 |
| JP3751419B2 JP3751419B2 (ja) | 2006-03-01 |
Family
ID=15682070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15891297A Expired - Fee Related JP3751419B2 (ja) | 1997-06-16 | 1997-06-16 | マッチドフィルタおよび同期方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6275545B1 (ja) |
| EP (1) | EP0886386A3 (ja) |
| JP (1) | JP3751419B2 (ja) |
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| US6693955B1 (en) | 1999-08-26 | 2004-02-17 | Nec Corporation | Portable terminal |
| US7656935B2 (en) | 2001-08-31 | 2010-02-02 | Qualcomm Incorporated | Interpolation of channel search results |
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1997
- 1997-06-16 JP JP15891297A patent/JP3751419B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-09 US US09/094,146 patent/US6275545B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US6275545B1 (en) | 2001-08-14 |
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