JPH118612A

JPH118612A - クロック抽出回路

Info

Publication number: JPH118612A
Application number: JP9177573A
Authority: JP
Inventors: Masaaki Maeda; 正明前田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-06-17
Filing date: 1997-06-17
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】抽出されるクロックパルスの位相を幅広く調
整することが可能なクロック抽出回路を提供する。【解決手段】クロック抽出回路１は，入力データＳｉ
ｎの立上がりエッジを微分する立上がり変化点微分回路
４と立下がりエッジを微分する立下がり変化点微分回路
５を並列に接続し，さらに，立上がり変化点微分回路４
に対してモノステーブルマルチバイブレータ６および立
下がり変化点微分回路８を順次接続させ，立下がり変化
点微分回路５に対してモノステーブルマルチバイブレー
タ７および立下がり変化点微分回路９を順次接続させた
ことを特徴としている。かかる構成によれば，抽出され
るクロックパルスＳｏｕｔの位相調整範囲が拡大され，
入力データの周波数に影響されることなく安定したクロ
ックパルスを抽出することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，クロック抽出回路
にかかり，特に光通信分野での光伝送装置の信号受信回
路等において，受信したデータからクロックパルスを抽
出するクロック抽出回路に関するものである。

【０００２】

【従来の技術】従来，光伝送装置の信号受信系において
は，光ファイバ通過後のレベルが低下し歪みを受けた光
信号を再生するために，光電気変換された電気信号を等
化増幅器によって波形整形（Ｒｅｓｈａｐｉｎｇ）し，
入力データに同期したクロックパルスをクロック抽出回
路によって抽出（Ｒｅｔｉｍｉｎｇ）した後に，識別再
生（Ｒｅｇｅｎｅｒａｔｉｎｇ）を行う，いわゆる３Ｒ
機能を有する光受信器が用いられている。

【０００３】かかる光受信器のクロック抽出回路におい
ては，様々なビットレートに対して常に最適な識別点に
おいて識別再生を行う必要があり，そのために，クロッ
ク位相およびパルス幅を最適化する手段が設けられてい
る。例えば特公平８−４２６１号に示されるクロック抽
出回路は，クロックパルスが最も誤り率が小さくなる識
別タイミングで入力データを打ち抜くためのクロックパ
ルス位相調整手段と，後段に接続されるタイミング抽出
フィルタの出力が最大となるようにデューティ比を調整
するクロックパルス幅調整手段を備えている。

【０００４】図２０に特公平８−４２６１号に典型的に
示されるような従来のクロック抽出回路１０１の構成ブ
ロック図を示す。このクロック抽出回路１０１は，パル
ス状の入力データＳｉｎを入力する入力端子１０３と，
クロックパルスＳｏｕｔを出力する出力端子１０５とを
備え，これら入出力端子１０３，１０５間には，変化点
微分回路１１０，モノステーブルマルチバイブレータ
（以下，「モノマルチ」という）１２０，立下がり変化
点微分回路１３０，およびモノマルチ１４０が順次接続
されている。

【０００５】上記のモノマルチ１２０とモノマルチ１４
０は，実質的に同一の内部構成および機能を有してお
り，図２１は，これらモノマルチ１２０，１４０の回路
構成を示す回路図，図２２は，これらの動作説明のため
のタイミングチャート図である。

【０００６】モノマルチ１２０，１４０は，トリガパル
スＳ₁₁₀，Ｓ₁₃₀が入力される入力端子１２１と，出力信
号Ｓ₁₂₀またはクロックパルスＳｏｕｔが出力される出
力端子１２２と，可変抵抗１０７，１０９が接続される
端子１２３を有している。

【０００７】電源電圧Ｖｃｃと端子１２３の間には，コ
ンデンサ１２４と定電流Ｉｏを出力する定電流源１２５
とが直列に接続され，これらコンデンサ１２４と定電流
源１２５との接続点Ｎには，充放電用のトランジスタ１
２６と電圧比較器１２７の（−）側入力端子が接続され
ている。一方，電圧比較器１２７の（＋）側入力端子
は，定電流Ｉｃを出力する定電流源１２８が接続される
とともに，抵抗１２９を介してこの電圧比較器１２７の
出力端子に接続されている。さらに，電圧比較器１２７
の出力端子は，リセット・セット型フリップフロップ
（以下，「ＲＳ・ＦＦ」という）１４１のリセット端子
Ｒに接続されている。そして，ＲＳ・ＦＦ１４１の出力
端子Ｑは出力端子１２２に，反転出力端子ＱＮはトラン
ジスタ１２６のベースにそれぞれ接続されている。

【０００８】以上のように構成されているモノマルチ１
２０，１４０においては，図２２に示すように，ＲＳ・
ＦＦ１４１は，セット端子Ｓに供給されるセット信号Ｓ
ｓによってセットされ，出力信号Ｓｑを出力端子Ｑから
出力端子１２２へ出力するとともに，その反転信号Ｓｑ
ｎによってトランジスタ１２６をオフ状態にする。そし
て，トランジスタがオフ状態になると，電圧Ｖｉｎは低
下していき，やがて基準電圧Ｖｔｈを下回った時点で，
電圧比較器１２７はパルス幅ｔｒのリセット信号Ｓｒを
出力し，リセット端子Ｒを通じてＲＳ・ＦＦ１４１をリ
セットするように構成されている。

【０００９】次に，以上のように構成されるクロック抽
出回路１０１の動作を図２３を参照しつつ説明すると，
まず，変化点微分回路１１０は，入力データＳｉｎの立
上がり変化点および立下がり変化点ごとにパルス幅Δｔ
₁₁₀のトリガパルスＳ₁₁₀を出力する。

【００１０】次に，モノマルチ１２０は，前記したトリ
ガパルスＳ₁₁₀に同期してパルス信号Ｓ₁₂₀を出力する。
なお，このパルス信号Ｓ₁₂₀のパルス幅ｔ₁₂₀は，電源電
圧Ｖｅｅに接続されている可変抵抗１０７によって調整
可能である。

【００１１】そして，立下がり変化点微分回路１３０
は，モノマルチ１２０から出力されたパルス信号Ｓ₁₂₀
の立下がり変化点ごとにパルス幅Δｔ₁₃₀のトリガパル
スＳ₁₃₀を出力する。

【００１２】さらに，モノマルチ１４０は，立下がり変
化点微分回路１３０から出力されたトリガパルスＳ₁₃₀
に同期してクロックパルスＳｏｕｔを出力する。なお，
このクロックパルスＳｏｕｔのパルス幅ｔｗは，電源電
圧Ｖｅｅに接続されている可変抵抗１０９によって調整
することができる。

【００１３】したがって，このクロック抽出回路１０１
によって抽出されるクロックパルスＳｏｕｔの位相遅延
時間ｔｐは，パルス信号Ｓ₁₂₀のパルス幅ｔ₁₂₀に一致し
ており，モノマルチ１２０によって調整可能である。ま
た，クロックパルスＳｏｕｔのパルス幅ｔｗは，モノマ
ルチ１４０によって調整可能である。

【００１４】

【発明が解決しようとする課題】ところで，モノマルチ
１２０によって生成されるパルス信号Ｓ₁₂₀のパルス幅
ｔ₁₂₀を入力データＳｉｎの周期Ｔ以上に設定しようと
した場合，モノマルチ１２０には，次のトリガパルスＳ
₁₁₀が入力され，パルス信号Ｓ₁₂₀は常時オン状態となっ
てしまう。これによって，モノマルチ１２０の次段に配
置されている立下がり変化点微分回路１３０はトリガパ
ルスＳ₁₃₀を生成することができなくなり，結果的に，
このクロック抽出回路１０１はクロックパルスＳｏｕｔ
を出力できなくなってしまう。したがって，パルス信号
Ｓ₁₂₀のパルス幅ｔ₁₂₀は，入力データＳｉｎの周期Ｔよ
りも狭く設定されなければならない。つまり，クロック
パルスＳｏｕｔの位相遅延時間ｔｐは，入力データＳｉ
ｎの周期Ｔ以上に調整できず，特に入力データＳｉｎの
周波数が高い場合，位相遅延時間ｔｐの調整範囲はより
一層制限され，場合によっては，識別再生回路（図示せ
ず）に対して好適な識別タイミングでクロックパルスＳ
ｏｕｔを与えることができなくなるおそれもあった。

【００１５】したがって，本発明は，従来のクロック抽
出回路が有する上記の問題に鑑みてなされたものであ
り，その第１の目的は，抽出されるクロックパルスの位
相調整範囲が広いクロック抽出回路，特に，高い周波数
の入力データにも対応可能な，新規かつ改良されたクロ
ック抽出回路を提供することである。

【００１６】ところで，図２１および図２２に示すよう
に，従来のクロック抽出回路１０１のモノマルチ１２
０，１４０においては，出力信号Ｓｑは，ＲＳ・ＦＦ１
４１に入力されるセット信号Ｓｓおよびリセット信号Ｓ
ｒによって生成されている。

【００１７】しかしながら，通常，リセット・セット型
フリップフロップにおけるセット入力とリセット入力の
同時ＯＮは禁止されている場合が多く，したがって，モ
ノマルチ１２０，１４０において，ＲＳ・ＦＦ１４１の
セット端子Ｓに入力されるセット信号ＳｓがＯＮの間
は，リセット端子Ｒに入力されるリセット信号ＳｒをＯ
Ｎさせることはできず，結果的に，出力信号Ｓｑのパル
ス幅ｔｑをセット信号Ｓｓのパルス幅ｔｓより狭くする
ことはできなかった。

【００１８】加えて，出力信号Ｓｑのパルス幅ｔｑを狭
くするために，セット信号Ｓｓのパルス幅ｔｓを極めて
狭くしたとしても，パルス幅ｔｑは，モノマルチ１２
０，１４０を構成する素子の動作遅延時間以下とするこ
とはできなかった。

【００１９】ここで，入力データＳｉｎの周波数が高く
なると，クロックパルスＳｏｕｔの位相遅延時間ｔｐお
よびパルス幅ｔｗを小さくする必要性がでてくる。とこ
ろが，上記のような理由によって，モノマルチ１２０，
１４０における出力信号Ｓｑのパルス幅ｔｑの短縮化に
は限界があり，したがって，モノマルチ１２０，１４０
を備えた従来のクロック抽出回路１０１において，位相
遅延時間ｔｐおよび／またはパルス幅ｔｗの小さいクロ
ックパルスＳｏｕｔを抽出することが困難な場合があっ
た。

【００２０】さらに，モノマルチ１２０，１４０の電圧
比較器１２７は，通常，高利得のものが使用されるため
に，電圧比較器１２７から出力されるリセット信号Ｓｒ
のパルス幅ｔｒを狭くすることは困難である。ここで，
クロック抽出回路１０１に入力される入力データＳｉｎ
の周波数が高くなると，これに比例して，モノマルチ１
２０，１４０に入力されるセット信号Ｓｓの周波数も高
くなり，次第に，リセット信号Ｓｒとセット信号Ｓｓと
の間隔ｔｒｓが狭くなる。そして，この間隔ｔｒｓが極
めて狭くなるか，もしくは消失すると，モノマルチ１２
０，１４０は，正常な出力信号Ｓｑを出力できなくな
り，結果的に，これらモノマルチ１２０，１４０を有す
るクロック抽出回路１０１は，所定のクロックパルスを
抽出できなくなってしまう。

【００２１】したがって，本発明は，従来のクロック抽
出回路が有する上記のような問題に鑑みてなされたもの
であり，その第２の目的は，抽出されるクロックパルス
の位相遅延時間およびパルス幅を極めて小さく設定する
ことが可能で，さらには，入力データの周波数が高い場
合であっても，安定的に，所定のクロックパルスを抽出
することが可能な，新規かつ改良されたクロック抽出回
路を提供することである。

【００２２】さらにまた，図２０に示すクロック抽出回
路１０１に対して，デューティ比が劣化（Ｔ₁≠Ｔ₂）し
た入力データＳｉｎが入力された場合，図２４に示すよ
うに，抽出されるクロックパルスＳｏｕｔにおいて，１
パルスおきの位相のずれが発生してしまう。この位相の
ずれによって，クロックパルスＳｏｕｔのタイミング成
分の振幅スペクトルが劣化し，クロック抽出回路１０１
の後段に接続されるタイミング抽出フィルタ（図示せ
ず）の出力が低下してしまい，場合によっては，クロッ
ク消失やクロックジッタが発生するおそれがあった。

【００２３】したがって，本発明は，従来のクロック抽
出回路が有する上記のような問題に鑑みてなされたもの
であり，その第３の目的は，デューティ比が劣化した入
力データからも安定したクロックを抽出することが可能
な，新規かつ改良されたクロック抽出回路を提供するこ
とである。

【００２４】

【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，請求項１に記載のよ
うに，パルス状の入力データの立上がりエッジを微分し
て，第１のトリガパルスを出力する第１の微分回路と，
前記第１の微分回路に並列に接続され，前記入力データ
の立下がりエッジを微分して，第２のトリガパルスを出
力する第２の微分回路と，前記第１の微分回路に直列に
接続され，前記第１のトリガパルスによってトリガされ
て所定のパルス幅の第１のパルス信号を出力するパルス
幅可変の第１のモノステーブルマルチバイブレータと，
前記第２の微分回路に直列に接続され，前記第２のトリ
ガパルスによってトリガされて所定のパルス幅の第２の
パルス信号を出力するパルス幅可変の第２のモノステー
ブルマルチバイブレータと，前記第１のモノステーブル
マルチバイブレータに直列に接続され，前記第１のパル
ス信号の立下がりエッジを微分して，第３のトリガパル
スを出力する第３の微分回路と，前記第２のモノステー
ブルマルチバイブレータに直列に接続され，前記第２の
パルス信号の立下がりエッジを微分して，第４のトリガ
パルスを出力する第４の微分回路と，前記第３のトリガ
パルスと前記第４のトリガパルスの論理和をとり，クロ
ックパルスとして出力するＯＲゲートとを備えたことを
特徴とするクロック抽出回路が提供される。かかる構成
によれば，クロックパルスの位相調整範囲を従来に対し
て，例えば，２倍に広げることが可能であるために，入
力データの周波数に影響されることなく安定したクロッ
クパルスを抽出することが可能となり，例えば，識別再
生回路に対して好適な識別タイミングでクロックパルス
を与えることができる。

【００２５】また，請求項２に記載のように，前記請求
項１のクロック抽出回路の最終段に，クロックパルス幅
調整手段を追加するようにしてもよい。かかる構成によ
れば，抽出されるクロックパルスのパルス幅を容易に変
更することが可能となる。したがって，例えば，このク
ロック抽出回路の後段に接続されるフィルタの出力を常
に最大となるように調整することができる。

【００２６】前記のクロックパルス幅調整手段を請求項
３に記載のように第３のモノステーブルマルチバイブレ
ータとすれば，クロックパルスのパルス幅を広い範囲で
調整することが可能となる。

【００２７】また，請求項４に記載のように，前記のク
ロックパルス幅調整手段をリセット・セット型フリップ
フロップと遅延回路から構成するようにすれば，クロッ
ク抽出回路の回路規模の増大を抑えつつ，クロックパル
スのパルス幅を容易に調整できる。

【００２８】その他，請求項５に記載のように，前記の
クロックパルス幅調整手段を第５の微分回路としてもよ
い。かかる構成によれば，抽出されるクロックパルスの
パルス幅を調整することが可能なクロック抽出回路を，
より小規模な回路で実現できる。

【００２９】さらに，上記課題を解決するために，本発
明の第２の観点によれば，請求項６に記載のように，パ
ルス状の入力データの立上がりエッジおよび立下がりエ
ッジを微分して，第１のトリガパルスを出力する第１の
微分回路と，前記第１の微分回路に直列に接続され，前
記第１のトリガパルスによってトリガされて所定のパル
ス幅の第１のパルス信号を出力するパルス幅可変の第１
のモノステーブルマルチバイブレータと，前記第１のモ
ノステーブルマルチバイブレータの後段に配置され，前
記第１のモノステーブルマルチバイブレータからの前記
第１のパルス信号と，前記第１の微分回路からの前記第
１のトリガパルスとのいずれかを選択し，第１の選択信
号として出力する第１の選択回路と，前記第１の選択回
路に直列に接続され，前記第１の選択信号の立下がりエ
ッジを微分して，第２のトリガパルスを出力する第２の
微分回路と，前記第２の微分回路に直列に接続され，前
記第２のトリガパルスによってトリガされて所定のパル
ス幅の第２のパルス信号を出力するパルス幅可変の第２
のモノステーブルマルチバイブレータと，前記第２のモ
ノステーブルマルチバイブレータの後段に配置され，前
記第２のモノステーブルマルチバイブレータからの前記
第２のパルス信号と，前記第２の微分回路からの前記第
２のトリガパルスとのいずれかを選択し，クロックパル
スとして出力する第２の選択回路とを備えたことを特徴
とするクロック抽出回路が提供される。かかる構成によ
れば，抽出されるクロックパルスの位相遅延時間および
／またはパルス幅を小さく設定できるために，入力デー
タ周波数が高い場合であっても，安定したクロックパル
スを抽出することが可能である。

【００３０】また，請求項７，８に記載のように，第
１，２のモノステーブルマルチバイブレータをリセット
・セット型フリップフロップとリセット信号出力手段と
から構成するようにしてもよい。かかる構成によれば，
抽出されるクロックパルスの位相遅延時間やパルス幅を
容易に調整することが可能となる。

【００３１】そして，請求項９，１０に記載のように，
第１，２のモノステーブルマルチバイブレータの内部に
微分回路を設けるようにすれば，特に高い周波数の入力
データからクロックパルスを抽出可能となる。加えて，
請求項１１，１２に記載のように，第１，２のモノステ
ーブルマルチバイブレータの内部に遅延回路を設けるよ
うにすれば，より安定したタイミングでクロックパルス
を抽出することができる。

【００３２】さらに，上記課題を解決するために，本発
明の第３の観点によれば，請求項１３に記載のように，
パルス状の入力データの立上がりエッジを微分して，第
１のトリガパルスを出力する第１の微分回路と，前記第
１の微分回路に直列に接続され，前記第１のトリガパル
スによってトリガされて所定のパルス幅の第１のパルス
信号を出力するパルス幅可変の第１のモノステーブルマ
ルチバイブレータと，前記第１のモノステーブルマルチ
バイブレータに直列に接続され，前記第１のパルス信号
の立上がりエッジおよび立下がりエッジを微分して，第
２のトリガパルスを出力する第２の微分回路と，前記第
２の微分回路に直列に接続され，前記第２のトリガパル
スによってトリガされて所定のパルス幅の第２のパルス
信号を出力するパルス幅可変の第２のモノステーブルマ
ルチバイブレータと，前記第２のモノステーブルマルチ
バイブレータに直列に接続され，前記第２のパルス信号
の立下がりエッジを微分して，第３のトリガパルスを出
力する第３の微分回路と，前記第３の微分回路に直列に
接続され，前記第３のトリガパルスによってトリガされ
て所定のパルス幅のクロックパルスを出力するパルス幅
可変の第３のモノステーブルマルチバイブレータとを備
えたことを特徴とするクロック抽出回路が提供される。
かかる構成によれば，デューティ比が劣化した入力デー
タからも安定したタイミングでクロックパルスを抽出す
ることが可能となる。

【００３３】また，請求項１４によれば，パルス状の入
力データの立上がりエッジを微分して，第１のトリガパ
ルスを出力する第１の微分回路と，前記第１の微分回路
に直列に接続され，前記第１のトリガパルスによってト
リガされて所定のパルス幅の第１のパルス信号を出力す
るパルス幅可変の第１のモノステーブルマルチバイブレ
ータと，前記第１のモノステーブルマルチバイブレータ
の後段に配置され，前記第１のパルス信号の立上がりエ
ッジを微分して，第２のトリガパルスを出力する第２の
微分回路と，前記第２の微分回路に並列に接続され，前
記第１のパルス信号の立下がりエッジを微分して，第３
のトリガパルスを出力する第３の微分回路と，前記第２
の微分回路に直列に接続され，前記第２のトリガパルス
によってトリガされて所定のパルス幅の第２のパルス信
号を出力するパルス幅可変の第２のモノステーブルマル
チバイブレータと，前記第３の微分回路に直列に接続さ
れ，前記第３のトリガパルスによってトリガされて所定
のパルス幅の第３のパルス信号を出力するパルス幅可変
の第３のモノステーブルマルチバイブレータと，前記第
２のモノステーブルマルチバイブレータに直列に接続さ
れ，前記第２のパルス信号の立下がりエッジを微分し
て，第４のトリガパルスを出力する第４の微分回路と，
前記第３のモノステーブルマルチバイブレータに直列に
接続され，前記第３のパルス信号の立下がりエッジを微
分して，第５のトリガパルスを出力する第５の微分回路
と，前記第４のトリガパルスと前記第５のトリガパルス
の論理和をとり，第６のトリガパルスを出力するＯＲゲ
ートと，前記ＯＲゲートに直列に接続され，前記第６の
トリガパルスによってトリガされて所定のパルス幅のク
ロックパルスを出力するパルス幅可変の第４のモノステ
ーブルマルチバイブレータとを備えたことを特徴とする
クロック抽出回路が提供される。かかる構成によれば，
デューティ比が劣化した入力データからも安定したタイ
ミングでクロックパルスを抽出することが可能となると
ともに，抽出されるクロックパルスの位相遅延時間の調
整範囲も拡大される。

【００３４】また，請求項１５によれば，パルス状の入
力データの立上がりエッジを微分して，第１のトリガパ
ルスを出力する第１の微分回路と，前記第１の微分回路
の後段に配置され，前記第１のトリガパルスによってト
リガされて，所定の遅延時間後に所定のパルス幅の第１
のパルス信号を出力する第１のモノステーブルマルチバ
イブレータと，前記第１のモノステーブルマルチバイブ
レータに直列に配置され，前記第１のパルス信号によっ
てトリガされて所定のパルス幅の第２のパルス信号を出
力するパルス幅可変の第２のモノステーブルマルチバイ
ブレータと，前記第２のモノステーブルマルチバイブレ
ータに並列に接続され，前記第１のトリガパルスによっ
てトリガされて，所定のパルス幅の第３のパルス信号を
出力するパルス幅可変の第３のモノステーブルマルチバ
イブレータと，前記第２のモノステーブルマルチバイブ
レータに直列に接続され，前記第２のパルス信号の立下
がりエッジを微分して，第２のトリガパルスを出力する
第２の微分回路と，前記第３のモノステーブルマルチバ
イブレータに直列に接続され，前記第３のパルス信号の
立下がりエッジを微分して，第３のトリガパルスを出力
する第３の微分回路と，前記第２のトリガパルスと前記
第３のトリガパルスの論理和をとり，第４のトリガパル
スを出力するＯＲゲートと，前記ＯＲゲートに直列に接
続され，前記第４のトリガパルスによってトリガされて
所定のパルス幅のクロックパルスを出力するパルス幅可
変の第４のモノステーブルマルチバイブレータとを備え
たことを特徴とするクロック抽出回路が提供される。か
かる構成によれば，回路規模を抑えつつ，デューティ比
が劣化した入力データからも安定したタイミングでクロ
ックパルスを抽出することが可能となるとともに，抽出
されるクロックパルスの位相遅延時間の調整範囲も拡大
される。

【００３５】そして，請求項１６によれば，パルス状の
入力データの立上がりエッジを微分して，第１のトリガ
パルスを出力する第１の微分回路と，前記第１の微分回
路の後段に配置され，前記第１のトリガパルスによって
トリガされて，所定の遅延時間後に所定のパルス幅の第
１のパルス信号を出力する第１のモノステーブルマルチ
バイブレータと，前記第１のモノステーブルマルチバイ
ブレータに直列に配置され，前記第１のパルス信号によ
ってトリガされて，所定の遅延時間後に所定のパルス幅
の第２のパルス信号を出力する第２のモノステーブルマ
ルチバイブレータと，前記第２のモノステーブルマルチ
バイブレータに並列に接続され，前記第１のトリガパル
スによってトリガされて，所定の遅延時間後に所定のパ
ルス幅の第３のパルス信号を出力する第３のモノステー
ブルマルチバイブレータと，前記第２のパルス信号と前
記第３のパルス信号の論理和をとり，第４のパルス信号
を出力するＯＲゲートと，前記ＯＲゲートに直列に接続
され，前記第４のパルス信号によってトリガされて所定
のパルス幅のクロックパルスを出力するパルス幅可変の
第４のモノステーブルマルチバイブレータとを備えたこ
とを特徴とするクロック抽出回路が提供される。かかる
構成によれば，より回路を小規模に抑えつつ，デューテ
ィ比が劣化した入力データからも安定したタイミングで
クロックパルスを抽出することが可能となるとともに，
抽出されるクロックパルスの位相遅延時間の調整範囲も
拡大される。

【００３６】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるクロック抽出回路のいくつかの好適な実
施の形態について詳細に説明する。なお，以下の説明に
おいて，略同一の機能および構成を有する構成要素につ
いては，同一符号を付することにより，重複説明を省略
することにする。

【００３７】（第１の実施の形態）本発明の第１の実施
の形態にかかるクロック抽出回路１は，図１に示すよう
に，パルス状の入力データＳｉｎを入力する入力端子２
と，クロックパルスＳｏｕｔを出力する出力端子３とを
備えている。入力端子２には，立上がり変化点微分回路
４および立下がり変化点微分回路５が接続されており，
それぞれに対してモノマルチ６，モノマルチ７が接続さ
れている。さらに，モノマルチ６には，立下がり変化点
微分回路８が接続され，モノマルチ７には，立下がり変
化点微分回路９が接続されている。そして，立下がり変
化点微分回路８および立下がり変化点微分回路９のそれ
ぞれの出力端子は，後段に配置されているＯＲゲート１
０に入力されている。ＯＲゲート１０の出力端子は，モ
ノマルチ１１に接続されており，このモノマルチ１１の
出力端子は，前記の出力端子３に接続されている。

【００３８】そして，モノマルチ６およびモノマルチ７
には，電源電圧Ｖｅｅが印加されている可変抵抗１２が
共通接続され，モノマルチ１１には，同じく電源電圧Ｖ
ｅｅが印加されている可変抵抗１３が接続されている。
なお，モノマルチ６，７，１１は，すべて実質的に同一
の内部構成および機能を有している。

【００３９】次に，以上のように構成されたクロック抽
出回路１の動作について図２を参照しながら説明する。

【００４０】まず，立上がり変化点微分回路４は，入力
データＳｉｎの立上がり変化点ごとに，パルス幅Δｔ₄
のトリガパルスＳ₄を出力する。また，立下がり変化点
微分回路５は，入力データＳｉｎの立下がり変化点ごと
に，パルス幅Δｔ₅のトリガパルスＳ₅を出力する。

【００４１】次に，モノマルチ６は，前記したトリガパ
ルスＳ₄に同期してパルス信号Ｓ₆を出力し，モノマルチ
７は，前記したトリガパルスＳ₅に同期してパルス信号
Ｓ₇を出力する。なお，このパルス信号Ｓ₆のパルス幅ｔ
₆およびＳ₇のパルス幅ｔ₇は，電源電圧Ｖｅｅに接続さ
れている可変抵抗１２によって共通調整することがで
き，このクロック抽出回路１においては，パルス幅ｔ₆
とパルス幅ｔ₇は同一となっている。

【００４２】そして，立下がり変化点微分回路８は，モ
ノマルチ６から出力されたパルス信号Ｓ₆の立下がり変
化点ごとにパルス幅Δｔ₈のトリガパルスＳ₈を出力し，
立下がり変化点微分回路９は，モノマルチ７から出力さ
れたパルス信号Ｓ₇の立下がり変化点ごとにパルス幅Δ
ｔ₉のトリガパルスＳ₉を出力する。

【００４３】そして，ＯＲゲート１０は，トリガパルス
Ｓ₈およびトリガパルスＳ₉の論理和をとり，トリガパル
スＳ₁₀を出力する。

【００４４】さらに，モノマルチ１１は，ＯＲゲート１
０から出力されたトリガパルスＳ₁₀に同期してクロック
パルスＳｏｕｔを出力する。なお，このクロックパルス
Ｓｏｕｔのパルス幅ｔｗは，電源電圧Ｖｅｅに接続され
ている可変抵抗１３によって調整することができる。

【００４５】以上のように，クロック抽出回路１におい
て，クロックパルスＳｏｕｔの位相遅延時間ｔｐは，モ
ノマルチ６およびモノマルチ７によって調整可能であ
り，その調整範囲は，入力データＳｉｎの周期Ｔの２倍
未満である。すなわち，従来のクロック抽出回路１０１
に対しておおよそ２倍の調整範囲が確保されている。し
たがって，入力データＳｉｎの周波数に影響されること
なく，識別再生回路に対して好適な識別タイミングでク
ロックパルスＳｏｕｔを与えることができる。また，ク
ロック抽出回路１の後段に接続されるフィルタ（図示せ
ず）の出力が最大になるように，モノマルチ１１によっ
てクロックパルスＳｏｕｔのパルス幅ｔｗを容易に調整
することができる

【００４６】（第２の実施の形態）ところで，上述のク
ロック抽出回路１におけるモノマルチ１１に代えて遅延
回路１４，ＲＳ・ＦＦ１５を備えた，第２の実施の形態
にかかるクロック抽出回路１６を採用してもよい。この
ような第２の実施の形態にかかるクロック抽出回路１６
の構成を図３に示す。

【００４７】かかる構成に成るクロック抽出回路１６に
おいては，抽出されるクロックパルスＳｏｕｔのパルス
幅ｔｗは，遅延回路１４によって調整されるようになっ
ており，クロックパルスＳｏｕｔのパルス幅ｔｗを頻繁
に調整する必要のない場合に有効である。

【００４８】第２の実施の形態のように，クロック抽出
回路１におけるモノマルチ１１を遅延回路１４およびＲ
Ｓ・ＦＦ１５に置き換えた構成を有するクロック抽出回
路１６によれば，第１の実施の形態にかかるクロック抽
出回路１と比較して小規模な回路構成で，クロック抽出
回路１と同様の機能が実現できる。

【００４９】（第３の実施の形態）さらに，第１の実施
の形態にかかるクロック抽出回路１におけるモノマルチ
１１を立上がり変化点微分回路１７に置き換えた構成を
有する第３の実施の形態にかかるクロック抽出回路１８
を採用してもよい。この第３の実施の形態にかかるクロ
ック抽出回路１８の構成を図４に示す。

【００５０】かかる構成に成るクロック抽出回路１８に
おいては，抽出されるクロックパルスＳｏｕｔのパルス
幅ｔｗは，立上がり変化点微分回路１７によって調整さ
れるようになっており，したがって，前出の第２の実施
の形態にかかるクロック抽出回路１６と同様に，クロッ
クパルスＳｏｕｔのパルス幅ｔｗを頻繁に調整する必要
のない場合に有効である。

【００５１】また，この第３の実施の形態にかかるクロ
ック抽出回路１８によれば，第２の実施の形態にかかる
クロック抽出回路１６と比較して，より小規模な回路構
成で所定のクロックパルスＳｏｕｔを抽出することが可
能である。

【００５２】なお，第３の実施の形態にかかるクロック
抽出回路１８において，立下がり変化点微分回路８によ
って生成されるトリガパルスＳ₈のパルス幅Δｔ₈，およ
び立下がり変化点微分回路９によって生成されるトリガ
パルスＳ₉のパルス幅Δｔ₉を適宜調整すれば，ＯＲゲー
ト１０からのトリガパルスＳ₁₀を直接クロックパルスＳ
ｏｕｔとして出力端子３から出力させることが可能であ
る。この場合，立上がり変化点微分回路１７は不要とな
るため，更なる回路の小規模化が実現できる。

【００５３】（第４の実施形態）第４の実施の形態にか
かるクロック抽出回路２１は，図５に示すように，前記
した従来のクロック抽出回路１０１に対して，モノマル
チ１２０と立下がり変化点微分回路１３０との間に選択
回路２２が追加配置され，モノマルチ１４０と出力端子
との間に選択回路２３が追加配置された回路構成となっ
ている。

【００５４】また，選択回路２２には，入力端子２４か
ら選択信号ＳＥＬ₂₂が入力されるようになっており，こ
の選択回路２２は，選択信号ＳＥＬ₂₂によって，モノマ
ルチ１２０からのパルス信号Ｓ₁₂₀または変化点微分回
路１１０からのトリガパルスＳ₁₁₀のいずれかを選択信
号Ｓ₂₂として選択し，後段の立下がり変化点微分回路１
３０に対して出力するように構成されている。

【００５５】一方，選択回路２３には入力端子２５から
選択信号ＳＥＬ₂₃が入力されるようになっており，この
選択回路２３は選択信号ＳＥＬ₂₃によって，モノマルチ
１４０からのパルス信号Ｓ₁₄₀または立下がり変化点微
分回路１３０からのトリガパルスＳ₁₃₀のいずれかをク
ロックパルスＳｏｕｔとして選択し，出力端子１０５に
対して出力するように構成されている。

【００５６】次に，以上のように構成された第４の実施
の形態にかかるクロック抽出回路２１の動作について，
図６を参照しながら，以下に説明する。

【００５７】例えば，選択回路２２がモノマルチ１２０
からのパルス信号Ｓ₁₂₀を選択し，さらに，選択回路２
３がモノマルチ１４０からのパルス信号Ｓ₁₄₀を選択す
れば，第４の実施の形態にかかるクロック抽出回路２１
は，従来のクロック抽出回路１０１と同一の機能を有す
ることとなる。

【００５８】一方，選択回路２２が変化点微分回路１１
０からのトリガパルスＳ₁₁₀を選択し，さらに選択回路
２３が立下がり変化点微分回路１３０からのトリガパル
スＳ₁₃₀を選択すれば，図６に示すように，クロックパ
ルスＳｏｕｔの位相遅延時間ｔｐは，変化点微分回路１
１０で生成されるトリガパルスＳ₁₁₀のパルス幅Δｔ₁ ₁₀
に一致し，クロックパルスＳｏｕｔのパルス幅ｔｗは，
立下がり変化点微分回路１３０で生成されるトリガパル
スＳ₁₃₀のパルス幅Δｔ₁₃₀に一致することとなる。

【００５９】通常，変化点微分回路１１０および立下が
り変化点微分回路１３０は遅延ゲートとＥＸＯＲゲート
またはＡＮＤゲートなどから構成されており，そこで生
成されるトリガパルスＳ₁₁₀，Ｓ₁₃₀のパルス幅Δ
ｔ₁₁₀，Δｔ₁₃₀は，極めて狭く調整できる。したがっ
て，この第４の実施の形態にかかるクロック抽出回路２
１によれば，従来のクロック抽出回路１０１に対して，
クロックパルスＳｏｕｔの位相遅延時間ｔｐおよび／ま
たはパルス幅ｔｗを小さく設定できるために，入力デー
タＳｉｎの周波数が高い場合であっても，安定したクロ
ックパルスＳｏｕｔを抽出することが可能である。

【００６０】（第５の実施形態）次に，第５の実施の形
態にかかるクロック抽出回路３１について説明する。図
７は，この第５の実施の形態にかかるクロック抽出回路
３１の回路構成を示すブロック図である。

【００６１】この第５の実施の形態にかかるクロック抽
出回路３１は，前記の第４の実施の形態にかかるクロッ
ク抽出回路２１に対して，モノマルチ１２０をモノマル
チ３２に置き換え，さらにモノマルチ１４０をモノマル
チ３３に置き換えた構成を有している。

【００６２】これらモノマルチ３２とモノマルチ３３の
内部回路構成は実質的に同一であり，その回路構成は，
図８に示すように，前出の第４の実施の形態にかかるク
ロック抽出回路２１におけるモノマルチ１２０，１４０
に対して，ＲＳ・ＦＦ１４１のリセット端子Ｒの前段に
微分回路３４が追加された構成となっている。かかる構
成によって，この第５の実施の形態によれば，電圧比較
器１２７の出力端子からのリセット信号Ｓｒは，一旦，
微分回路３４に入力され，この微分回路３４は，リセッ
ト信号Ｓｒの立上がり変化点ごとに，パルス幅Δｔ₃₄の
リセットトリガパルスＳｒｄを出力する。そして，この
リセットトリガパルスＳｒｄのパルス幅Δｔ₃₄は，図９
に示すように，リセット信号Ｓｒのパルス幅ｔｒよりも
狭く設定されている。

【００６３】したがって，リセットトリガパルスＳｒｄ
とセット信号Ｓｓとの間隔ｔｒｄｓは，リセット信号Ｓ
ｒとセット信号Ｓｓとの間隔ｔｒｓよりも広がってお
り，モノマルチ３２，３３に入力されるセット信号Ｓｓ
の繰り返しパルス周期Ｔｓｓは，従来のモノマルチ１２
０，１４０に対して短くすることができる。すなわち，
このモノマルチ３２，３３を有する，第５の実施の形態
にかかるクロック抽出回路３１は，前記の第４の実施の
形態にかかるクロック抽出回路２１の場合よりも，さら
に高い周波数の入力データＳｉｎから安定的にクロック
パルスＳｏｕｔを抽出することが可能となる。

【００６４】また，上述のモノマルチ３２，３３におい
て，図１０に示すようにＲＳ・ＦＦ１４１のセット端子
Ｓの前段に遅延回路３５を介設してもよい。かかる回路
構成によれば，遅延回路３５は，ＲＳ・ＦＦ１４１のリ
セット端子Ｒの前段に設けられた微分回路３４の動作遅
延時間や温度変動特性を補正することが可能であるため
に，モノマルチ３２，３３の出力信号Ｓｑのパルス幅ｔ
ｑをさらに安定化させることができる。したがって，こ
のモノマルチ３２，３３が採用されたクロック抽出回路
３１によれば，周波数の高い入力データＳｉｎから常に
安定したクロックパルスＳｏｕｔを抽出することができ
る。

【００６５】なお，この第５の実施の形態にかかるクロ
ック抽出回路３１には，図８または図１０に示す回路構
成を有するモノマルチ３２，３３が適用されているが，
モノマルチ３３に代えて，従来のクロック抽出回路１０
１におけるモノマルチ１４０を用いるようにしてもよ
い。かかる構成は，クロックパルスＳｏｕｔのパルス幅
ｔｗの調整に対して高速動作が要求されない場合などに
適用可能であり，クロック抽出回路３１の回路の小規模
化に寄与することとなる。

【００６６】また，クロック抽出回路３１において，選
択回路２２を削除することも可能であり，かかる構成に
よれば，選択回路２２の切り替えによって発生する段階
的位相可変領域を解消し，連続的に位相遅延時間ｔｐを
調整することが可能である。

【００６７】（第６の実施形態）第６の実施の形態にか
かるクロック抽出回路４１は，図１１に示すように，前
記した従来のクロック抽出回路１０１における変化点微
分回路１１０の前段に直列に接続された立上がり変化点
微分回路４２とモノマルチ４３が追加配置された回路構
成となっている。そして，モノマルチ４３は，従来のク
ロック抽出回路１０１におけるモノマルチ１２０，１４
０と実質的に同一の内部構成および機能を有している。
また，モノマルチ４３には，電源電圧Ｖｅｅが印加され
た可変抵抗４４が接続されている。

【００６８】次に，以上のように構成された第６の実施
の形態にかかるクロック抽出回路４１の動作について，
図１２を参照しながら説明する。

【００６９】まず，立上がり変化点微分回路４２は，入
力データＳｉｎの立上がり変化点ごとに，パルス幅Δｔ
₄₂のトリガパルスＳ₄₂を出力する。

【００７０】そして，モノマルチ４３は，トリガパルス
Ｓ₄₂に同期してパルス信号Ｓ₄₃を出力する。なお，この
パルス信号Ｓ₄₃のパルス幅ｔ₄₃は，電源電圧Ｖｅｅに接
続されている可変抵抗４４によって調整することが可能
である。

【００７１】モノマルチ４３の下段に配置されている変
化点微分回路１１０は，パルス信号Ｓ₄₃の立上がり変化
点および立下がり変化点ごとにパルス幅Δｔ₁₁₀のトリ
ガパルスＳ₁₁₀（図示せず）を出力する。

【００７２】次に，モノマルチ１２０は，トリガパルス
Ｓ₁₁₀に同期してパルス信号Ｓ₁₂₀を出力する。なお，こ
のパルス信号Ｓ₁₂₀のパルス幅ｔ₁₂₀は，電源電圧Ｖｅｅ
に接続されている可変抵抗１０７によって調整可能であ
る。

【００７３】そして，立下がり変化点微分回路１３０
は，モノマルチ１２０から出力されたパルス信号Ｓ₁₂₀
の立下がり変化点ごとにパルス幅Δｔ₁₃₀のトリガパル
スＳ₁₃₀（図示せず）を出力する。

【００７４】さらに，モノマルチ１４０は，立下がり変
化点微分回路１３０から出力されたトリガパルスＳ₁₃₀
に同期してクロックパルスＳｏｕｔを出力する。なお，
このクロックパルスＳｏｕｔのパルス幅ｔｗは，電源電
圧Ｖｅｅに接続されている可変抵抗１０９によって調整
することができる。

【００７５】以上のように，第６の実施の形態にかかる
クロック抽出回路４１によれば，図１２に示すように，
デューティ比が劣化（Ｔ₁≠Ｔ₂）した入力データＳｉｎ
が入力された場合であっても，モノマルチ４３によっ
て，入力データＳｉｎのデューティ比を補正することが
できために，安定したタイミングでクロックパルスＳｏ
ｕｔを抽出することが可能となり，クロック抽出回路４
１の後段に接続されるタイミング抽出フィルタ（図示せ
ず）の出力が低下することはなく，クロック消失やクロ
ックジッタの防止につながる。

【００７６】（第７の実施形態）次に，第７の実施の形
態にかかるクロック抽出回路５１は，図１３に示すよう
に，パルス状の入力データＳｉｎを入力する入力端子５
２と，クロックパルスＳｏｕｔを出力する出力端子５３
とを備えている。入力端子５２には，立上がり変化点微
分回路５４とモノマルチ５５が直列に接続されている。

【００７７】モノマルチ５５の出力側には，立上がり変
化点微分回路５６および立下がり変化点微分回路５７が
接続されており，それぞれに対してモノマルチ５８，モ
ノマルチ５９が接続されている。さらに，モノマルチ５
８には，立下がり変化点微分回路６０が接続され，モノ
マルチ５９には，立下がり変化点微分回路６１が接続さ
れている。

【００７８】そして，立下がり変化点微分回路６０およ
び立下がり変化点微分回路６１のそれぞれの出力端子
は，後段に配置されているＯＲゲート６２に入力されて
いる。ＯＲゲート６２の出力端子は，モノマルチ６３に
接続され，このモノマルチ６３の出力端子は，前記の出
力端子５３に接続されている。

【００７９】また，モノマルチ５５には電源電圧Ｖｅｅ
が印加されている可変抵抗６４が接続され，モノマルチ
５８およびモノマルチ５９には，電源電圧Ｖｅｅが印加
されている可変抵抗６５が共通接続され，モノマルチ６
３には，電源電圧Ｖｅｅが印加されている可変抵抗６６
が接続されている。なお，モノマルチ５５，５８，５
９，６３は，すべて，従来のクロック抽出回路１０１に
おけるモノマルチ１２０，１４０と実質的に同一の内部
構成および機能を有している。

【００８０】以上のように構成された第７の実施の形態
にかかるクロック抽出回路５１の動作について図１４を
参照しながら説明する。

【００８１】まず，立上がり変化点微分回路５４は，入
力される入力データＳｉｎの立上がり変化点ごとに，パ
ルス幅Δｔ₅₄のトリガパルスＳ₅₄を出力する。

【００８２】そして，モノマルチ５５は前記のトリガパ
ルスＳ₅₄に同期してパルス信号Ｓ₅₅を出力する。なお，
このパルス信号Ｓ₅₅のパルス幅ｔ₅₅は，電源電圧Ｖｅｅ
に接続されている可変抵抗６４によって調整することが
可能である。

【００８３】モノマルチ５５の下段に配置されている立
上がり変化点微分回路５６は，パルス信号Ｓ₅₅の立上が
り変化点ごとに，パルス幅Δｔ₅₆のトリガパルスＳ₅₆を
出力する。また，立下がり変化点微分回路５７は，パル
ス信号Ｓ₅₅の立下がり変化点ごとに，パルス幅Δｔ₅₇の
トリガパルスＳ₅₇を出力する。

【００８４】次に，モノマルチ５８は，前記のトリガパ
ルスＳ₅₆に同期してパルス信号Ｓ₅₈を出力し，モノマル
チ５９は，前記したトリガパルスＳ₅₇に同期してパルス
信号Ｓ₅₉を出力する。なお，このパルス信号Ｓ₅₈のパル
ス幅ｔ₅₈およびＳ₅₉のパルス幅ｔ₅₉は，電源電圧Ｖｅｅ
に接続されている可変抵抗６５によって共通調整するこ
とができ，クロック抽出回路５１においては，パルス幅
ｔ₅₈とパルス幅ｔ₅₉は同一となっている。

【００８５】そして，立下がり変化点微分回路６０は，
モノマルチ５８から出力されたパルス信号Ｓ₅₈の立下が
り変化点ごとにパルス幅Δｔ₆₀のトリガパルスＳ₆₀を出
力し，立下がり変化点微分回路６１は，モノマルチ５９
から出力されたパルス信号Ｓ₅₉の立下がり変化点ごとに
パルス幅Δｔ₆₁のトリガパルスＳ₆₁を出力する。

【００８６】そして，ＯＲゲート６２は，トリガパルス
Ｓ₆₀およびトリガパルスＳ₆₁の論理和をとり，トリガパ
ルスＳ₆₂を出力する。

【００８７】さらに，モノマルチ６３は，ＯＲゲート６
２から出力されたトリガパルスＳ₆₂に同期してクロック
パルスＳｏｕｔを出力する。なお，このクロックパルス
Ｓｏｕｔのパルス幅ｔｗは，電源電圧Ｖｅｅに接続され
ている可変抵抗６６によって調整することができる。

【００８８】以上の第７の実施の形態にかかるクロック
抽出回路５１によれば，前記した第６の実施の形態にか
かるクロック抽出回路４１と同様に，デューティ比が劣
化（Ｔ₁≠Ｔ₂）した入力データＳｉｎが入力された場合
であっても，モノマルチ５５によって，入力データＳｉ
ｎのデューティ比を補正することができるために，常に
安定したタイミングでクロックパルスＳｏｕｔを抽出す
ることが可能となり，このクロック抽出回路５１の後段
に接続されるタイミング抽出フィルタ（図示せず）の出
力が低下することはなく，クロック消失やクロックジッ
タの防止につながる。

【００８９】さらに，このクロック抽出回路５１におけ
るクロックパルスＳｏｕｔの位相遅延時間ｔｐの最大調
整範囲は，従来のクロック抽出回路１０１に対しておお
よそ２倍の調整範囲が確保されている。すなわち，第７
の実施の形態にかかるクロック抽出回路５１は，入力デ
ータＳｉｎの周波数に規制されることなく，識別再生回
路（図示せず）に対して好適な識別タイミングでクロッ
クパルスＳｏｕｔを与えることができる。

【００９０】（第８の実施の形態）第８の実施の形態に
かかるクロック抽出回路７１は，図１５に示すように，
前記の第７の実施の形態にかかるクロック抽出回路５１
におけるモノマルチ５５，立上がり変化点微分回路５
６，および立下がり変化点微分回路５７に代えて，モノ
マルチ７２を採用した構成を有している。

【００９１】すなわち，この第８の実施の形態にかかる
クロック抽出回路７１においては，パルス状の入力デー
タＳｉｎを入力する入力端子５２と，クロックパルスＳ
ｏｕｔを出力する出力端子５３とを備えており，入力端
子５２には，立上がり変化点微分回路５４が接続されて
いる。そして，この立上がり変化点微分回路５４の出力
側には，モノマルチ７２とモノマルチ５９が並列接続さ
れている。さらに，モノマルチ７２の出力側にはモノマ
ルチ５８と立下がり変化点微分回路６０が順次接続さ
れ，モノマルチ５９の出力側には，立下がり変化点微分
回路６１が接続されている。

【００９２】そして，立下がり変化点微分回路６０およ
び立下がり変化点微分回路６１のそれぞれの出力端子
は，後段に配置されているＯＲゲート６２に入力されて
おり，ＯＲゲート６２の出力端子は，モノマルチ６３に
接続されている。さらに，このモノマルチ６３の出力端
子は，前記の出力端子５３に接続されている。

【００９３】また，モノマルチ７２には電源電圧Ｖｅｅ
が印加されている可変抵抗７３が接続され，モノマルチ
５８およびモノマルチ５９には，電源電圧Ｖｅｅが印加
されている可変抵抗６５が共通接続され，モノマルチ６
３には，電源電圧Ｖｅｅが印加されている可変抵抗６６
が接続されている。

【００９４】次に，この第８の実施の形態において使用
されるモノマルチ７２の構成について，図１６を参照し
つつ説明する。モノマルチ７２は，従来のクロック抽出
回路１０１におけるモノマルチ１２０，１４０に対し
て，出力端子１２２の接続先をＲＳ・ＦＦ１４１の出力
端子Ｑから，ＲＳ・ＦＦ１４１のリセット端子Ｒへ変更
された構成となっている。なお，その他の回路構成およ
び機能については，モノマルチ７２とモノマルチ１２
０，１４０は実質的に同一である。

【００９５】次に，以上のように構成されたこの第８の
実施の形態にかかるクロック抽出回路７１の動作につい
て，図１７を参照しながら説明する。

【００９６】まず，立上がり変化点微分回路５４は，入
力される入力データＳｉｎの立上がり変化点ごとに，パ
ルス幅Δｔ₅₄のトリガパルスＳ₅₄を出力する。

【００９７】そして，モノマルチ７２は，前記のトリガ
パルスＳ₅₄の立上がり変化点から遅延時間ｔ₇₂の後にパ
ルス幅Δｔ₇₂のトリガパルスＳ₇₂を出力する。なお，こ
の遅延時間ｔ₇₂は，電源電圧Ｖｅｅに接続されている可
変抵抗７３によって調整することが可能である。

【００９８】一方，モノマルチ５９は，前記のトリガパ
ルスＳ₅₄に同期してパルス信号Ｓ₅₉を出力する。また，
モノマルチ５８は，前記のトリガパルスＳ₇₂に同期して
パルス信号Ｓ₅₈を出力する。なお，パルス信号Ｓ₅₉のパ
ルス幅ｔ₅₉およびパルス信号Ｓ₅₈のパルス幅ｔ₅₈は，電
源電圧Ｖｅｅに接続されている可変抵抗６５によって共
通調整することができ，パルス幅ｔ₅₉とパルス幅ｔ₅₈は
同一となる。

【００９９】そして，立下がり変化点微分回路６０は，
モノマルチ５８から出力されたパルス信号Ｓ₅₈の立下が
り変化点ごとにパルス幅Δｔ₆₀のトリガパルスＳ₆₀を出
力し，立下がり変化点微分回路６１は，モノマルチ５９
から出力されたパルス信号Ｓ₅₉の立下がり変化点ごとに
パルス幅Δｔ₆₁のトリガパルスＳ₆₁を出力する。

【０１００】そして，ＯＲゲート６２は，トリガパルス
Ｓ₆₀およびトリガパルスＳ₆₁の論理和をとり，トリガパ
ルスＳ₆₂を出力する。

【０１０１】さらに，モノマルチ６３は，ＯＲゲート６
２から出力されたトリガパルスＳ₆₂に同期してクロック
パルスＳｏｕｔを出力する。なお，このクロックパルス
Ｓｏｕｔのパルス幅ｔｗは，電源電圧Ｖｅｅに接続され
ている可変抵抗６６によって調整することができる。

【０１０２】以上の第８の実施の形態にかかるクロック
抽出回路７１によれば，前記の第７の実施の形態にかか
るクロック抽出回路５１と同様な効果が得られるととも
に，クロック抽出回路５１に比べて，回路の小規模化が
図られており，消費電力が低減される。

【０１０３】（第９の実施の形態）第９の実施の形態に
かかるクロック抽出回路８１は，図１８に示すように，
前記の第８の実施の形態にかかるクロック抽出回路７１
におけるモノマルチ５８および立下がり変化点微分回路
６０に代えてモノマルチ８３を採用し，モノマルチ５９
および立下がり変化点微分回路６１に代えて，モノマル
チ８４を採用した構成を有している。

【０１０４】すなわち，クロック抽出回路８１は，パル
ス状の入力データＳｉｎを入力する入力端子５２と，ク
ロックパルスＳｏｕｔを出力する出力端子５３とを備え
ており，入力端子５２には，立上がり変化点微分回路５
４が接続されている。この立上がり変化点微分回路５４
の出力側には，モノマルチ７２とモノマルチ８４が並列
接続されている。さらに，モノマルチ７２の出力側には
モノマルチ８３接続されている。そして，モノマルチ８
３，モノマルチ８４のそれぞれの出力端子は，後段に配
置されているＯＲゲート６２に入力されている。また，
ＯＲゲート６２の出力端子は，モノマルチ６３に接続さ
れており，このモノマルチ６３の出力端子は，前記の出
力端子５３に接続されている。

【０１０５】そして，モノマルチ７２には電源電圧Ｖｅ
ｅが印加されている可変抵抗７３が接続され，モノマル
チ８３およびモノマルチ８４には，電源電圧Ｖｅｅが印
加されている可変抵抗８５が共通接続されている。

【０１０６】なお，モノマルチ８３，８４は，図１６に
示すモノマルチ７２と実質的に同一の内部構成および機
能を有している。

【０１０７】次に，以上のように構成された第９の実施
の形態にかかるクロック抽出回路８１の動作について，
図１９を参照しながら説明する。

【０１０８】まず，立上がり変化点微分回路５４は，入
力データＳｉｎの立上がり変化点ごとに，パルス幅Δｔ
₅₄のトリガパルスＳ₅₄を出力する。

【０１０９】そして，モノマルチ７２は，前記のトリガ
パルスＳ₅₄の立上がり変化点から遅延時間ｔ₇₂の後にパ
ルス幅Δｔ₇₂のトリガパルスＳ₇₂を出力する。なお，こ
の遅延時間ｔ₇₂は，電源電圧Ｖｅｅに接続されている可
変抵抗７３によって調整することが可能である。

【０１１０】一方，モノマルチ８４は，前記のトリガパ
ルスＳ₅₄の立上がり変化点から遅延時間ｔ₈₄の後にパル
ス幅Δｔ₈₄のトリガパルスＳ₈₄を出力する。また，モノ
マルチ８３は，前記のトリガパルスＳ₇₂の立上がり変化
点から遅延時間ｔ₈₃の後にパルス幅Δｔ₈₃のトリガパル
スＳ₈₃を出力する。なお，遅延時間ｔ₈₄および遅延時間
ｔ₈₃は，電源電圧Ｖｅｅに接続されている可変抵抗８５
によって共通調整することができ，遅延時間ｔ₈₄と遅延
時間ｔ₈₃は同一となる。

【０１１１】そして，ＯＲゲート６２は，トリガパルス
Ｓ₈₃およびトリガパルスＳ₈₄の論理和をとり，トリガパ
ルスＳ₆₂を出力する。

【０１１２】さらに，モノマルチ６３は，ＯＲゲート６
２から出力されたトリガパルスＳ₆₂に同期してクロック
パルスＳｏｕｔを出力する。なお，このクロックパルス
Ｓｏｕｔのパルス幅ｔｗは，電源電圧Ｖｅｅに接続され
ている可変抵抗６６によって調整することができる。

【０１１３】以上の第９の実施の形態にかかるクロック
抽出回路８１によれば，前記の第７および第８の実施の
形態にかかるクロック抽出回路５１，７１と同様な効果
が得られるとともに，一層の回路の小規模化が図られて
おり，消費電力が低減される。

【０１１４】なお，第６〜第９の実施の形態にかかるク
ロック抽出回路４１，５１，７１，８１の最終段にはモ
ノマルチ１４０，６３が配置されているが，クロックパ
ルスＳｏｕｔのパルス幅ｔｗを頻繁に変更する必要がな
い場合には，このモノマルチ１４０，６３は省略可能で
ある。

【０１１５】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。

【０１１６】例えば，上述の実施の形態においては，光
受信器におけるクロック抽出回路を例に挙げて本発明に
かかるクロック抽出回路について説明されているが，本
発明はこれに限らず，例えばＰＣＭ伝送システムにおけ
る電気信号受信器についても適用可能である。

【０１１７】

【発明の効果】請求項１〜５に記載の発明によれば，様
々な周波数の入力データから，所定のタイミングでクロ
ックパルスを抽出できる。

【０１１８】また，請求項２に記載の発明によれば，出
力されるクロックパルスのパルス幅を容易に調整するこ
とができる。

【０１１９】特に請求項３に記載の発明によれば，クロ
ックパルスのパルス幅を広い範囲で調整することが可能
となる。

【０１２０】また，請求項４，５に記載の発明によれ
ば，クロック抽出回路の回路規模の増大を抑えつつ，ク
ロックパルスのパルス幅を調整することができる。

【０１２１】請求項６〜１２に記載の発明によれば，特
に周波数の高い入力データからのクロックパルスの抽出
が可能となる。

【０１２２】特に，請求項９，１０に記載の発明によれ
ば，さらに周波数の高い入力データに対応可能となり，
請求項１１，１２に記載の発明によれば，より安定した
クロックパルスが抽出可能となる。

【０１２３】請求項１３〜１６に記載の発明によれば，
入力データのデューティ比が劣化した場合でも，安定し
たクロックパルスを抽出可能となる。

【０１２４】特に，請求項１４〜１６に記載の発明によ
れば，抽出されるクロックパルスの位相遅延時間の調整
範囲を拡大することができる。

【０１２５】さらに，請求項１５，１６に記載の発明に
よれば，規模の小さい回路構成とすることが可能であ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるクロック抽
出回路の概略構成を示すブロック図である。

【図２】図１のクロック抽出回路の動作を示すタイミン
グチャート図である。

【図３】本発明の第２の実施の形態にかかるクロック抽
出回路の概略構成を示すブロック図である。

【図４】本発明の第３の実施の形態にかかるクロック抽
出回路の概略構成を示すブロック図である。

【図５】本発明の第４の実施の形態にかかるクロック抽
出回路の概略構成を示すブロック図である。

【図６】図５のクロック抽出回路の動作を示すタイミン
グチャート図である。

【図７】本発明の第５の実施の形態にかかるクロック抽
出回路の概略構成を示すブロック図である。

【図８】図７のクロック抽出回路に用いたモノマルチの
内部の回路構成を示す回路図である。

【図９】図８のモノマルチの動作を示すタイミングチャ
ート図である。

【図１０】図７のクロック抽出回路に用いることができ
る他のモノマルチの内部の回路構成を示す回路図であ
る。

【図１１】本発明の第６の実施の形態にかかるクロック
抽出回路の概略構成を示すブロック図である。

【図１２】図１１のクロック抽出回路の動作を示すタイ
ミングチャート図である。

【図１３】本発明の第７の実施の形態にかかるクロック
抽出回路の概略構成を示すブロック図である。

【図１４】図１３のクロック抽出回路の動作を示すタイ
ミングチャート図である。

【図１５】本発明の第８の実施の形態にかかるクロック
抽出回路の概略構成を示すブロック図である。

【図１６】図１５のクロック抽出回路に用いたモノマル
チの内部の回路構成を示す回路図である。

【図１７】図１５のクロック抽出回路の動作を示すタイ
ミングチャート図である。

【図１８】本発明の第９の実施の形態にかかるクロック
抽出回路の概略構成を示すブロック図である。

【図１９】図１８のクロック抽出回路の動作を示すタイ
ミングチャート図である。

【図２０】従来のクロック抽出回路の概略構成を示すブ
ロック図である。

【図２１】図２０のクロック抽出回路に用いたモノマル
チの内部の回路構成を示す回路図である。

【図２２】図２１のモノマルチの動作を示すタイミング
チャート図である。

【図２３】図２０のクロック抽出回路の動作を示すタイ
ミングチャート図である。

【図２４】図２０のクロック抽出回路の他の動作を示す
タイミングチャート図である。

【符号の説明】

１クロック抽出回路４立上がり変化点微分回路５，８，９立下がり変化点微分回路６，７，１１モノマルチ１０ＯＲゲート１４遅延回路１５ＲＳ・ＦＦ２２，２３選択回路３４微分回路３５遅延回路１１０変化点微分回路１４１ＲＳ・ＦＦ

Claims

【特許請求の範囲】

【請求項１】パルス状の入力データの立上がりエッジ
を微分して，第１のトリガパルスを出力する第１の微分
回路と；前記第１の微分回路に並列に接続され，前記入
力データの立下がりエッジを微分して，第２のトリガパ
ルスを出力する第２の微分回路と；前記第１の微分回路
に直列に接続され，前記第１のトリガパルスによってト
リガされて所定のパルス幅の第１のパルス信号を出力す
るパルス幅可変の第１のモノステーブルマルチバイブレ
ータと；前記第２の微分回路に直列に接続され，前記第
２のトリガパルスによってトリガされて所定のパルス幅
の第２のパルス信号を出力するパルス幅可変の第２のモ
ノステーブルマルチバイブレータと；前記第１のモノス
テーブルマルチバイブレータに直列に接続され，前記第
１のパルス信号の立下がりエッジを微分して，第３のト
リガパルスを出力する第３の微分回路と；前記第２のモ
ノステーブルマルチバイブレータに直列に接続され，前
記第２のパルス信号の立下がりエッジを微分して，第４
のトリガパルスを出力する第４の微分回路と；前記第３
のトリガパルスと前記第４のトリガパルスの論理和をと
り，クロックパルスとして出力するＯＲゲートと；を備
えたことを特徴とするクロック抽出回路。
【請求項２】パルス状の入力データの立上がりエッジ
を微分して，第１のトリガパルスを出力する第１の微分
回路と；前記第１の微分回路に並列に接続され，前記入
力データの立下がりエッジを微分して，第２のトリガパ
ルスを出力する第２の微分回路と；前記第１の微分回路
に直列に接続され，前記第１のトリガパルスによってト
リガされて所定のパルス幅の第１のパルス信号を出力す
るパルス幅可変の第１のモノステーブルマルチバイブレ
ータと；前記第２の微分回路に直列に接続され，前記第
２のトリガパルスによってトリガされて所定のパルス幅
の第２のパルス信号を出力するパルス幅可変の第２のモ
ノステーブルマルチバイブレータと；前記第１のモノス
テーブルマルチバイブレータに直列に接続され，前記第
１のパルス信号の立下がりエッジを微分して，第３のト
リガパルスを出力する第３の微分回路と；前記第２のモ
ノステーブルマルチバイブレータに直列に接続され，前
記第２のパルス信号の立下がりエッジを微分して，第４
のトリガパルスを出力する第４の微分回路と；前記第３
のトリガパルスと前記第４のトリガパルスの論理和をと
り，第５のトリガパルスを出力するＯＲゲートと；前記
ＯＲゲートに直列に接続され，前記第５のトリガパルス
によってトリガされて所定のパルス幅のクロックパルス
を出力するクロックパルス幅調整手段と；を備えたこと
を特徴とするクロック抽出回路。
【請求項３】前記クロックパルス幅調整手段は，前記
第５のトリガパルスによってトリガされて所定のパルス
幅のクロックパルスを出力するパルス幅可変の第３のモ
ノステーブルマルチバイブレータであることを特徴とす
る，請求項２に記載のクロック抽出回路。
【請求項４】前記クロックパルス幅調整手段は，前記
第５のトリガパルスによってセットされクロックパルス
を出力するリセット・セット型フリップフロップと，前
記第５のトリガパルスを所定の時間分遅延させた遅延信
号を出力する遅延回路から構成され，前記リセット・セ
ット型フリップフロップは，前記遅延回路からの前記遅
延信号によってリセットされるように構成されたことを
特徴とする，請求項２に記載のクロック抽出回路。
【請求項５】前記クロックパルス幅調整手段は，前記
第５のトリガパルスの立上がりエッジを微分して，所定
のパルス幅のクロックパルスを出力する第５の微分回路
であることを特徴とする，請求項２に記載のクロック抽
出回路
【請求項６】パルス状の入力データの立上がりエッジ
および立下がりエッジを微分して，第１のトリガパルス
を出力する第１の微分回路と；前記第１の微分回路に直
列に接続され，前記第１のトリガパルスによってトリガ
されて所定のパルス幅の第１のパルス信号を出力するパ
ルス幅可変の第１のモノステーブルマルチバイブレータ
と；前記第１のモノステーブルマルチバイブレータの後
段に配置され，前記第１のモノステーブルマルチバイブ
レータからの前記第１のパルス信号と，前記第１の微分
回路からの前記第１のトリガパルスとのいずれかを選択
し，第１の選択信号として出力する第１の選択回路と；
前記第１の選択回路に直列に接続され，前記第１の選択
信号の立下がりエッジを微分して，第２のトリガパルス
を出力する第２の微分回路と；前記第２の微分回路に直
列に接続され，前記第２のトリガパルスによってトリガ
されて所定のパルス幅の第２のパルス信号を出力するパ
ルス幅可変の第２のモノステーブルマルチバイブレータ
と；前記第２のモノステーブルマルチバイブレータの後
段に配置され，前記第２のモノステーブルマルチバイブ
レータからの前記第２のパルス信号と，前記第２の微分
回路からの前記第２のトリガパルスとのいずれかを選択
し，クロックパルスとして出力する第２の選択回路と；
を備えたことを特徴とするクロック抽出回路。
【請求項７】前記第１のモノステーブルマルチバイブ
レータは，前記第１のトリガパルスによってセットさ
れ，前記第１のパルス信号を出力するリセット・セット
型フリップフロップと；前記リセット・セット型フリッ
プフロップに対して所定のタイミングでリセット信号を
与えるリセット信号出力手段と；を備えたことを特徴と
する，請求項６に記載のクロック抽出回路。
【請求項８】前記第２のモノステーブルマルチバイブ
レータは，前記第２のトリガパルスによってセットさ
れ，前記第２のパルス信号を出力するリセット・セット
型フリップフロップと；前記リセット・セット型フリッ
プフロップに対して所定のタイミングでリセット信号を
与えるリセット信号出力手段と；を備えたことを特徴と
する，請求項６または７に記載のクロック抽出回路。
【請求項９】前記第１のモノステーブルマルチバイブ
レータにおいて，前記リセット信号は，微分回路を介し
て，前記リセット・セット型フリップフロップに入力さ
れるように構成されたことを特徴とする，請求項７に記
載のクロック抽出回路
【請求項１０】前記第２のモノステーブルマルチバイ
ブレータにおいて，前記リセット信号は，微分回路を介
して，前記リセット・セット型フリップフロップに入力
されるように構成されたことを特徴とする，請求項８に
記載のクロック抽出回路
【請求項１１】前記第１のモノステーブルマルチバイ
ブレータにおいて，前記第１のトリガパルスは，遅延回
路を介して，前記リセット・セット型フリップフロップ
に入力されるように構成されたことを特徴とする，請求
項９に記載のクロック抽出回路
【請求項１２】前記第２のモノステーブルマルチバイ
ブレータにおいて，前記第２のトリガパルスは，遅延回
路を介して，前記リセット・セット型フリップフロップ
に入力されるように構成されたことを特徴とする，請求
項１０に記載のクロック抽出回路
【請求項１３】パルス状の入力データの立上がりエッ
ジを微分して，第１のトリガパルスを出力する第１の微
分回路と；前記第１の微分回路に直列に接続され，前記
第１のトリガパルスによってトリガされて所定のパルス
幅の第１のパルス信号を出力するパルス幅可変の第１の
モノステーブルマルチバイブレータと；前記第１のモノ
ステーブルマルチバイブレータに直列に接続され，前記
第１のパルス信号の立上がりエッジおよび立下がりエッ
ジを微分して，第２のトリガパルスを出力する第２の微
分回路と；前記第２の微分回路に直列に接続され，前記
第２のトリガパルスによってトリガされて所定のパルス
幅の第２のパルス信号を出力するパルス幅可変の第２の
モノステーブルマルチバイブレータと；前記第２のモノ
ステーブルマルチバイブレータに直列に接続され，前記
第２のパルス信号の立下がりエッジを微分して，第３の
トリガパルスを出力する第３の微分回路と；前記第３の
微分回路に直列に接続され，前記第３のトリガパルスに
よってトリガされて所定のパルス幅のクロックパルスを
出力するパルス幅可変の第３のモノステーブルマルチバ
イブレータと；を備えたことを特徴とするクロック抽出
回路。
【請求項１４】パルス状の入力データの立上がりエッ
ジを微分して，第１のトリガパルスを出力する第１の微
分回路と；前記第１の微分回路に直列に接続され，前記
第１のトリガパルスによってトリガされて所定のパルス
幅の第１のパルス信号を出力するパルス幅可変の第１の
モノステーブルマルチバイブレータと；前記第１のモノ
ステーブルマルチバイブレータの後段に配置され，前記
第１のパルス信号の立上がりエッジを微分して，第２の
トリガパルスを出力する第２の微分回路と；前記第２の
微分回路に並列に接続され，前記第１のパルス信号の立
下がりエッジを微分して，第３のトリガパルスを出力す
る第３の微分回路と；前記第２の微分回路に直列に接続
され，前記第２のトリガパルスによってトリガされて所
定のパルス幅の第２のパルス信号を出力するパルス幅可
変の第２のモノステーブルマルチバイブレータと；前記
第３の微分回路に直列に接続され，前記第３のトリガパ
ルスによってトリガされて所定のパルス幅の第３のパル
ス信号を出力するパルス幅可変の第３のモノステーブル
マルチバイブレータと；前記第２のモノステーブルマル
チバイブレータに直列に接続され，前記第２のパルス信
号の立下がりエッジを微分して，第４のトリガパルスを
出力する第４の微分回路と；前記第３のモノステーブル
マルチバイブレータに直列に接続され，前記第３のパル
ス信号の立下がりエッジを微分して，第５のトリガパル
スを出力する第５の微分回路と；前記第４のトリガパル
スと前記第５のトリガパルスの論理和をとり，第６のト
リガパルスを出力するＯＲゲートと；前記ＯＲゲートに
直列に接続され，前記第６のトリガパルスによってトリ
ガされて所定のパルス幅のクロックパルスを出力するパ
ルス幅可変の第４のモノステーブルマルチバイブレータ
と；を備えたことを特徴とするクロック抽出回路。
【請求項１５】パルス状の入力データの立上がりエッ
ジを微分して，第１のトリガパルスを出力する第１の微
分回路と；前記第１の微分回路の後段に配置され，前記
第１のトリガパルスによってトリガされて，所定の遅延
時間後に所定のパルス幅の第１のパルス信号を出力する
第１のモノステーブルマルチバイブレータと；前記第１
のモノステーブルマルチバイブレータに直列に配置さ
れ，前記第１のパルス信号によってトリガされて所定の
パルス幅の第２のパルス信号を出力するパルス幅可変の
第２のモノステーブルマルチバイブレータと；前記第２
のモノステーブルマルチバイブレータに並列に接続さ
れ，前記第１のトリガパルスによってトリガされて，所
定のパルス幅の第３のパルス信号を出力するパルス幅可
変の第３のモノステーブルマルチバイブレータと；前記
第２のモノステーブルマルチバイブレータに直列に接続
され，前記第２のパルス信号の立下がりエッジを微分し
て，第２のトリガパルスを出力する第２の微分回路と；
前記第３のモノステーブルマルチバイブレータに直列に
接続され，前記第３のパルス信号の立下がりエッジを微
分して，第３のトリガパルスを出力する第３の微分回路
と；前記第２のトリガパルスと前記第３のトリガパルス
の論理和をとり，第４のトリガパルスを出力するＯＲゲ
ートと；前記ＯＲゲートに直列に接続され，前記第４の
トリガパルスによってトリガされて所定のパルス幅のク
ロックパルスを出力するパルス幅可変の第４のモノステ
ーブルマルチバイブレータと；を備えたことを特徴とす
るクロック抽出回路。
【請求項１６】パルス状の入力データの立上がりエッ
ジを微分して，第１のトリガパルスを出力する第１の微
分回路と；前記第１の微分回路の後段に配置され，前記
第１のトリガパルスによってトリガされて，所定の遅延
時間後に所定のパルス幅の第１のパルス信号を出力する
第１のモノステーブルマルチバイブレータと；前記第１
のモノステーブルマルチバイブレータに直列に配置さ
れ，前記第１のパルス信号によってトリガされて，所定
の遅延時間後に所定のパルス幅の第２のパルス信号を出
力する第２のモノステーブルマルチバイブレータと；前
記第２のモノステーブルマルチバイブレータに並列に接
続され，前記第１のトリガパルスによってトリガされ
て，所定の遅延時間後に所定のパルス幅の第３のパルス
信号を出力する第３のモノステーブルマルチバイブレー
タと；前記第２のパルス信号と前記第３のパルス信号の
論理和をとり，第４のパルス信号を出力するＯＲゲート
と；前記ＯＲゲートに直列に接続され，前記第４のパル
ス信号によってトリガされて所定のパルス幅のクロック
パルスを出力するパルス幅可変の第４のモノステーブル
マルチバイブレータと；を備えたことを特徴とするクロ
ック抽出回路。