JPH1186445A - 同期／非同期データ検出装置 - Google Patents

同期／非同期データ検出装置

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JPH1186445A
JPH1186445A JP10177495A JP17749598A JPH1186445A JP H1186445 A JPH1186445 A JP H1186445A JP 10177495 A JP10177495 A JP 10177495A JP 17749598 A JP17749598 A JP 17749598A JP H1186445 A JPH1186445 A JP H1186445A
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JP10177495A
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Byung-Bong Choi
炳鳳 崔
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WiniaDaewoo Co Ltd
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Daewoo Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 磁気記録／再生システムに用いられる同期／
非同期データ検出装置を提供するを提供する。 【解決手段】 システム制御信号を発生するメモリ制御
部90と、ｉ番目のアナログ信号をディジタル信号に変換
して、ｉ番目のサンプル値 Si を発生するA/D 変換器16
と、 Si に対して補間フィルタリングを行ってｉ番目の
補間サンプル値IS i 及びｉ番目の保持信号 Hi を発生す
る補間フィルタ20と、ｉ番目の補間サンプル値ISi に対
して適応的等化を行って、ｉ番目の適応的等化サンプル
値ESi を発生する適応的等化チャネル200 と、ｉ番目の
等化サンプル値ESi に対して最尤シーケンス検出(MLSD)
を行って生存経路を検出してｉ番目の２値データBDi 、
ｉ番目の決定値 Di 、 Di-1 及び(i-2) 番目の決定値 D
i-2 を発生するMLSDチャネル60と、ESi から Di-1 を減
算してｉ番目のエラー信号 Ei を発生する減算器55と、
位相エラー信号を求めてｉ番目の位相エラー信号PEi を
発生する位相エラー信号発生部100 と、ｉ番目のサンプ
リングクロック信号 SCSi を発生するSCS 発生部160 と
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気記録／再生シ
ステムに用いるデータ検出装置に関し、特に、そのシス
テムに用いる同期／非同期データ検出装置に関する。
【０００２】
【従来の技術】アナログベース記録／再生技法は、ビデ
オカセットレコーダ(VCR) のような従来の磁気記録／再
生システムにおいて長期間用いられてきた。従来の磁気
記録／再生システムを用いて、アナログ形態に記録され
た映像を再生する場合、画質が著しく劣化され得る。例
えば、アナログベース記録／再生技法を用いる従来のVC
R が再生モードで動作する場合、ノイズやジッタにより
歪んだ信号はそのVCR から直接伝達される。さらに、編
集またはその他の動作が行われるとき、歪みが累積され
ることによって、再生映像の画質を一層落とすことにな
る。このため、上記したようなアナログVCR の短所を克
服するために、ディジタルベース記録／再生技法を用い
るVCR(ディジタルVCR と称される) が提案されてきた。
【０００３】従来のディジタルVCR における記録モード
では、符号化され変調されたアナログビデオ信号及びア
ナログオーディオ信号はサンプリングされ、離散的量子
化ディジタル値に変換され、その後、これらのディジタ
ル値はディジタルVCR によって典型的なデータ格納媒体
として用いられる磁気テープに記録される。
【０００４】従来のディジタルVCR における再生モード
では、磁気ヘッドの読取り要素で誘因された磁束変化を
アナログ信号として前置増幅器に供給する。この前置増
幅器は、アナログ信号を所定のレベルまで増幅させてア
ナログ再生信号を発生する。その後、ディジタルVCR に
おけるアナログ／ディジタル(A/D) 変換器は、所定のチ
ャネル率でアナログ再生信号をディジタル再生信号に変
換する。このディジタル再生信号は、ディジタルVCR の
ディジタルデータ処理チャネルに伝達されて、データの
検出及び処理プロセスが行われる。
【０００５】しかし、ディジタルデータの検出及び伝達
の過程の際、制限された帯域幅のチャネルを通じて高速
のデータ伝送のために生じるシンボル間干渉(inter-sym
bolinterference；ISI)のようなチャネル誘因信号歪み
が発生する場合が多い。このISI はデータ伝送を妨害す
るかまたは伝送エラーをもたらすかする。当技術分野で
は、そのようなISI を補正するのに部分応答最尤(parti
al response maximunlikelihood;PRML)法が最も効果的
な方法として知られている。
【０００６】このため、従来のディジタルVCR は、通
常、等化回路を備えるデータ検出装置を含んでおり、そ
の等化回路はディジタル再生信号を等化信号（例えば、
部分応答クラス４(PR4) 信号) に等化するためのフィル
タを有する。例えば、離散的時間有限インパルス応答(F
IR) フィルタは、ディジタル再生信号のサンプル値を受
取って、所謂PRML法を用いて所定のスペクトルに等化す
る。ここで、PRML法に用いられる離散的時間伝達関数
は、典型的に(1-D2 ) であり、Ｄは単位時間遅延演算子
を表す。
【０００７】PRML法において、ノイズ部分応答チャネル
からの出力は、所定のチャネル率でサンプリングされ、
PRML検出器によって検出される。通常、ビタビ検出器が
サンプリングされた部分応答チャネルの最尤シーケンス
検出(MLSD;maximum likelihood sequence detection)の
際に用いられる。当技術分野においてビタビアルゴリズ
ム(viterbi algorithm) がよく知られているが、このア
ルゴリズムは、トレリスの各状態に対して最も小さく累
積されたメトリックを有する経路をトレースして探し出
すプロセスである。
【０００８】詳述すると、ビタビアルゴリズムは、特定
な状態に至る全ての経路のメトリックを計算し比較し
て、その中最小のメトリックを有する経路が生存経路
（survivor path)として選択される。このような方法に
て、トレリスを通じて最小のメトリック経路となり得る
全ての経路が経路メモリに格納される。
【０００９】経路メモリが十分に長い場合、全ての生存
経路は経路メモリの範囲内で単一の経路に収束すること
になる。こうして、現在の全ての生存経路が収束する単
一の経路が最小メトリックを有する経路として選択され
る。この最小メトリックの経路に関する入力シーケンス
はビタビ検出器の全ての出力に現れる。
【００１０】図１は、磁気記録／再生システムに用いら
れる従来のデータ検出装置の構造及び機能を説明するた
めのブロック図であって、米国特許第5,521,945 に開示
されている。この特許におけるデータ検出装置は、PR4
技法を用いてディジタル再生信号をPR4 信号に等化する
フィルタを有する等化回路を備えている（引用特許の図
５及び、８コラムの32行から９コラムの47行まで参照)
。この従来のディジタルデータ検出装置８は、アナロ
グ／ディジタル(A/D) 変換器２と、離散的時間FIR フィ
ルタ３と、ビタビ検出器４と、タイミング制御部５とよ
り構成される。
【００１１】図１に示すように、アナログ再生信号は最
初A/D 変換器２に入力される。このA/D 変換器２は、受
取ったアナログ信号をチャネル率1/T にてサンプリング
した後、ディジタル再生信号を変換してディジタル再生
信号の離散的時間サンプル値を発生する。ここで、Ｔは
チャネルシンボルの持続期間である。その後、FIR フィ
ルタ３はA/D 変換器２からのサンプル値を等化して、PR
4 信号を推定サンプル値としてビタビ検出器４及びタイ
ミング制御部５に各々供給する。
【００１２】タイミング制御部５は推定サンプル値に基
づいて、サンプル値と推定サンプル値との間のエラーを
最小化してサンプリングブロックを同期化するために、
A/D変換器２におけるサンプリングの比率及び位相を設
定する。ビタビ検出器４は周知の反復的アルゴリズムを
用いて、受信データシーケンスと最も近い出力データシ
ーケンス（即ち、推定サンプル値) を探索する。その
後、出力データシーケンスは後処理のために後処理器
（図示せず) に供給される。
【００１３】しかし、上述した従来のデータ検出装置は
同期モードのみにて動作し、この同期モードにおいて、
A/D 変換器のサンプリング比率はタイミング制御部によ
って制御されるという限界を有する。しかし、場合によ
ってはデータ検出装置を非同期モードで作動させること
も好ましい。これは非同期モードにおいては所定の一定
なサンプリングクロック信号がA/D 変換器に入力される
ので、データ検出装置の構造及び制御が簡単になるため
である。即ち、従来のデータ検出装置は非同期モードを
具現することができない。
【００１４】従来のデータ検出装置は、例えば、FIR フ
ィルタのような等化回路にてサンプル値を等化するか、
またはタイミング制御回路にてタイミング制御を行うた
めにビタビ検出器からの出力データシーケンスを用いる
ことが不可能であった。従って、従来のデータ検出装置
は等化回路及びタイミング制御回路の性能を向上させる
のには限界があった。
【００１５】結果として、従来のデータ検出装置はデー
タ検出の効率を高めるか、または伝送エラーレートを減
らすのには限界があるという不都合がある。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は、磁気記録／再生システムに用いられる同期／非同期
データ検出装置を提供することにある。
【００１７】本発明の他の目的は、磁気記録／再生シス
テムに用いられ、等化過程及びタイミング制御過程で最
尤シーケンス検出チャネルからの出力データを用いる同
期／非同期データ検出装置を提供することにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、同期モードまたは非同期モード
で作動し、読取り要素を有する磁気ヘッドを備える磁気
記録／再生システムに用いられ、前記磁気ヘッドの読取
り要素によって磁気記録媒体から誘因される磁束遷移を
所定のレベルだけ事前増幅して得られたアナログ再生信
号からＮ個（予め定められた正の整数）の２値データ値
を検出する同期／非同期データ検出装置であって、フィ
ードフォワード等化(FFE）初期フィルタ係数の組＜FFE
IFC ＞、決定フィードバック等化(DFE）初期フィルタ係
数の組＜DFE IFC ＞、FFE 初期ロード＜FFE IL＞、DFE
初期ロード＜DFE IL＞、FFE 収束定数FFE μ及びDFE 収
束定数DFE μよりなる第１信号の組と、所定の記録周波
数に対するデータ検出周波数の比率信号Ｗ、所定のクリ
ア信号CLR 及び所定のスライスレベルSLよりなる第２信
号の組とを有するシステム制御信号を発生する制御信号
発生手段であって、前記比率信号Ｗは同期モードでは１
であり、非同期モードでは１でない、前記制御信号発生
手段と、予め求められた(i-1) 番目のサンプリングクロ
ック信号 SCSi-1 によるサンプリング率で、ｉ番目（ｉ
はデータ検出順序を表す１〜Ｎまでの正の整数）のアナ
ログ再生信号をディジタル再生データに変換することに
よって、ｉ番目のサンプル値 Si を発生する変換手段
と、前記同期／非同期モードにおけるＷと予め求められ
た(i-1) 番目の位相エラー信号PEi-1 に基づいて、 Si
に対して補間フィルタリングを行ってｉ番目の補間サン
プル値ISi を発生し、所定の保持信号が前記非同期モー
ドにて満足する際ｉ番目の保持信号 Hi をも発生する補
間フィルタリング手段と、前記ｉ番目の補間サンプル値
ISi に対して、前記同期モードにおいては前記第１信号
の組、予め求められた(i-1）番目の決定値 Di-1 及び予
め求められた(i-1) 番目のエラー信号 Ei-1 に基づいて
適応的等化を行い、前記非同期モードにおいては前記第
１信号の組、前記 Di-1 、 Ei-1 及び予め求められた(i
-1) 番目の保持信号 Hi-1 に基づいて適応的等化を行う
ことによって、ｉ番目の適応的等化サンプル値ESi を発
生する適応的等化手段と、前記ｉ番目の等化サンプル値
ESiに対して、前記同期モードにおいてはSL及びCLR に
基づいて、前記非同期モードにおいてはSL、CLR 及び H
i-1 に基づいて最尤シーケンス検出(MLSD)を行って生存
経路を検出することによって最後生存経路を表すｉ番目
の２値データBDi 、検出された生存経路を表すｉ番目の
決定値 Di 、 Di-1 及び(i-2) 番目の決定値 D i-2 を発
生する最尤シーケンス検出手段と、前記ESi から前記 D
i-1 を減算してｉ番目のエラー信号 Ei を発生する減算
手段と、前記 Di 、 Di-2 及び Ei-1 に基づいて位相エ
ラー信号を発生して、ｉ番目の位相エラー信号PEi を発
生する位相エラー信号発生手段と、前記Ｗ及び前記PEi
に基づいてｉ番目のサンプリングクロック信号 SCSi を
発生するサンプリングクロック発生手段とを含むことを
特徴とする同期／非同期データ検出装置が提供される。
【００１９】
【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。図２は、本
発明による磁気記録／再生システムに用いられるデータ
検出装置10のブロック図である。
【００２０】磁気記録／再生システムは、読取り要素
（図示せず）を有する磁気ヘッド（図示せず）を含む。
データ検出装置10は、アナログ再生信号からＮ個の２値
データを検出する。ここで、アナログ磁気ヘッドの読取
り要素によって磁気記録媒体（例えば、磁気テープ（図
示せず))から誘因される磁束変化を所定のレベルだけ事
前増幅して得られ、Ｎは予め定められた正の整数であ
る。この磁気記録／再生システムは同期モードまたは非
同期モードのうちのいずれか１つにて作動する。
【００２１】データ検出装置10は、メモリ制御部(MCU)9
0 と、アナログ／ディジタル(A/D)変換器16と、補間フ
ィルタ20と、適応的等化チャネル200 と、最尤シーケン
ス検出(MLSD)チャネル60と、減算器55と、位相エラー信
号発生部100 と、サンプリングクロック信号(SCS) 発生
部160 とから構成される。
【００２２】適応的等化チャネル200 は、フィードフォ
ワード等化(FFE) 部30と、決定フィードバック等化(DF
E) 部40と、FFE 係数更新部35と、DFE 係数更新部45
と、加算器50とより構成される。位相エラー信号発生部
100 は位相エラー検出部70及びループフィルタ80を有す
る。SCS 発生部160 は、D/A 変換器170 、モード選択部
190 及び電圧制御発振(VCO) 部180 を有する。
【００２３】MCU90 は、データ検出装置10の動作を初期
化させるか又はリセットさせるのに用いられるシステム
制御信号を発生する。このシステム制御信号は、FFE 初
期フィルタ係数(IFC) の組＜FFE IFC ＞、DFE 初期フィ
ルタ係数の組＜DFE IFC ＞、FFE 初期ロード＜FFE IL
＞、DFE 初期ロード＜DFE IL＞、FFE 収束定数(FFE
μ) 及びDFE 収束定数(DFE μ) よりなる第１信号の組
を含む。
【００２４】また、システム制御信号は、所定の記録周
波数に対するデータ検出周波数の比率信号Ｗ、所定のク
リア信号CLR 及び所定のスライスレベルSLを有する第２
信号の組を含む。ここで、Ｗは、同期モードにおいては
１であり、非同期モードにおいては１でない。説明の便
宜上、データ検出装置10の動作をｉ番目（ｉは１〜Ｎ)
のデータ検出過程に対して説明する。
【００２５】A/D 変換器16は、ラインL15 を通じてSCS
発生部160 から入力された予め求められた(i-1) 番目の
サンプリングクロック信号 SCSi-1 による所定のサンプ
リング比率で、ラインL6を通じて入力されたｉ番目のア
ナログ再生信号をディジタル再生データ変換して、ｉ番
目のサンプル値 Si をラインL7を通じて補間フィルタ20
に供給する。ここで、ｉはデータ検出順序を表す正の整
数であることに注目されたい。
【００２６】１つの検出遅延DDは、現データ検出と後続
するデータ検出との間の遅延を、又は前データ検出と現
データ検出との間の遅延のうち１つとして仮定する。補
間フィルタ20は、同期／非同期モードにてMCU90 から入
力されたＷとラインL495を通じて位相エラー信号発生部
100 から入力された予め求められた(i-1) 番目の位相エ
ラー信号PEi-1 とに基づいて、 Si に対して補間フィル
タリングを行うことによって、ｉ番目の補間サンプル値
ISi をラインL9を通じて適応的等化チャネル200 に供給
し、非同期モードにて所定の保持条件が成立する場合、
ｉ番目の保持信号 Hi を適応的等化チャネル200 及びML
SDチャネル60に供給する。
【００２７】図12は、図２に示したデータ検出装置10の
非同期モードの際の動作と関連して所定の記録周波数に
対するサンプリング周波数の比率信号Ｗの発生を説明す
るための波形図である。図中で、 mＴs はサンプル値の
ｍ番目のサンプリング時間を表し、 kＴr は磁気記録媒
体上の該当記録サンプル値のｋ番目の記録時間を表し、
時間の経過によってサンプル値のサンプリング時間と該
当記録サンプル値の該当記録時間との間の区間が増加す
ることが分かる。
【００２８】補間フィルタ20は、ｉ番目のサンプル値 S
i に対して補間フィルタリングを行って、非同期モード
で所定の保持条件が成立される場合、ｉ番目の保持信号
Hiを発生して該区間が所定のレベル（例えば、１つの
シンボル時間区間または１つのデータ検出区間) を超過
することを防止する。
【００２９】図３は、図２中の補間フィルタ20の詳細な
ブロック図である。この補間フィルタ20は第１加算器81
0 、第２加算器820 、累算モジュール840 、第１遅延部
(D)830、整数処理部850 、第１比較器870 、第２遅延部
(D)875、第１減算器860 、ルックアップテーブル処理部
910 及び有限応答フィルタ920 を含む。
【００３０】第１加算器810 は、位相エラー信号発生部
100 から入力された位相エラー信号PEi-1 とMCU90 から
供給されるＷとを和して、ｉ番目の事前加算信号PAi を
第２加算器820 に供給する。この第２加算器820 は、第
１加算器820 から受取ったPA i に第１遅延部830 から入
力された予め求められた(i-1) 番目の累算モジュール値
ACVi-1 を加えて、ｉ番目の加算信号 Ai を累算モジュ
ール840 に供給する。
【００３１】累算モジュール840 は Ai を累算して、ｉ
番目の累算値 ACVi が所定の整数の閾値TH以下である場
合、ラインL21 を通じて、 ACVi を第１遅延部830 、整
数処理部850 及び第１減算器860 に各々供給する。ま
た、 ACVi がTHより大きい場合には、累算モジュール84
0 は ACVi を、 ACVi からTHを減算して得られるｉ番目
の補正された累算モジュール値CACVi に代替して、ライ
ンL21 を通じてCACVi をACVi として第１遅延部830 、
整数処理部850 及び第１減算器860 に各々供給する。
【００３２】第１遅延部830 は、 ACVi を１つの検出遅
延区間DDだけ遅延させ、予め求められたｉ番目の ACVi
として後続する事前加算信号PAi+1 に加算されるように
第２加算器820 に供給する。整数処理部850 は ACVi で
整数値のみを取って、ｉ番目の整数をラインL22 を通じ
て第２遅延部875 、第１比較器870 及び第１減算器860
に各々供給する。
【００３３】第１比較器870 は、ｉ番目の整数と第２遅
延部から供給された予め求められた(i-1)番目の整数と
を比較して、所定の保持条件を満足する場合 Hi を発生
して、適応的等化チャネル200 及びMLSDチャネル60に供
給する。本発明の好適実施例によれば、所定の保持条件
はｉ番目の整数と予め求められた(i-1) 番目の整数との
間の差の絶対値が１より大きいことをいう。第２遅延部
875 はｉ番目の整数をDDだけ遅延させ、予め求められた
ｉ番目の整数として（ｉ＋1)番目の整数として比較され
るように第１比較器870 に供給する。
【００３４】第１減算器860 は、 ACVi からｉ番目の整
数を減算して、それらの間の差分を表すμｋを発生し
て、ルックアップテーブル処理部910 に供給する。この
ルックアップテーブル処理部910 は、μｋを所定のフィ
ルタ係数の組にアクセスするアドレス信号として用い
て、予め定められたフィルタ係数のうちで該当フィルタ
係数の組を選択して有限応答フィルタ920 に供給する。
【００３５】有限応答フィルタ920 は公知の有限応答フ
ィルタリング方法を用いて、ラインL7を通じて補間フィ
ルタ20から入力された Si に基づいて該当フィルタ係数
の組に対して有限応答フィルタリングを行って、ISi を
適応的等化チャネル200 に供給する。
【００３６】この適応的等化チャネル200 は受取ったIS
i に対して適応的等化を行って、ｉ番目の等化サンプル
値ESi をラインL18 を通じて加算器55及びMLSDチャネル
60に各々供給する。この場合、適応的等化チャネル200
にて行われる適応的等化は、同期モードにおいては第１
信号の組、予め求められた(i-1) 番目の決定値 Di-1及
び予め求められた(i-1) 番目のエラー信号 Ei-1 に基づ
いて行われ、非同期モードにおいては第１信号の組、 D
i-1 、 Ei-1 及び予め求められた(i-1) 番目の保持信号
Hi-1 に基づいて行われる。
【００３７】FFE 係数更新部35は、同期モードにおいて
は、FFE IL、＜FFE IFC ＞、FFE μ、 Ei-1 、ラインL1
3 を通じてFFE 部30から入力された予め求められた(i-
1) 番目の補間サンプル値の組＜ SISi-1 ＞に基づい
て、FFE 係数を更新してｋ個のFFE 係数(B1 〜 Bk ) を
有するｉ番目のFFE 係数の組＜ SFCi ＞をラインL14 を
通じてFFE 部30に供給する。ここで、ｋは予め定められ
た正の整数であり、＜ SIS i-1 ＞はｋ個の補間サンプル
値 L1 〜 Lk を有するということに注目されたい。ま
た、非同期モードにおいては、FFE 係数更新部35は＜ S
ISi-1 ＞、FFE IL、＜FFE IFC ＞、FFE μ、 Ei-1 及び
Hi-1 に基づいて、FFE 係数を更新して＜ SFC i ＞をラ
インL14 を通じてFFE 部30に供給する。
【００３８】DFE 係数更新部45は、同期モードにおいて
は、DFE IL、＜DFE IFC ＞、DFE μ、 Ei-1 、ラインL1
1 を通じてDFE 部40から入力された予め求められた(i-
1) 番目の決定値の組＜SDi-1 ＞に基づいてDFE 係数を
更新して、ｋ個のDFE 係数 J1〜 Jk よりなるｉ番目のD
FE 係数の組＜ SDCi ＞をラインL12 を通じてDFE 部40
に供給する。ここで、＜SDi-1 ＞は、ｋ個の決定値 Q1
〜 Qk を有することに注目されたい。また、DFE 係数更
新部45は、非同期モードにおいては＜SDi-1 ＞、DFE I
L、＜DFE IFC ＞、DFE μ、 Ei-1 及び Hi-1 に基づい
てDFE 係数を更新して、＜ SDCi ＞をラインL12 を通じ
てDFE 部40に供給する。
【００３９】図４は、図２中のFFE 係数更新部35の詳細
なブロック図であって、DFE 係数更新部45の構造及び機
能は、FFE 係数更新部35と同様である。従って、説明の
便宜上、以下ではFFE 係数更新部35の構造及び機能に対
してのみ説明する。
【００４０】FFE 係数更新部35は、第３乗算部202 、第
４乗算部204 、第５加算器206 、スイッチ208 、IFC 更
新部212 及び第３遅延部212 を有する。第３乗算部202
は、Ei とFFE μとを乗算して、第３乗算値として第４
乗算部204 に供給する。第４乗算部204 は第３乗算値と
＜ SISi-1 ＞とを乗じて、第４乗算値の組として第５加
算器206 に供給する。
【００４１】第５加算器206 は、第４乗算値の組をIFC
更新部212 から供給された予め求められた初期フィルタ
係数IFC の(i-1) 番目の初期フィルタ係数の組＜SIFC
i-1 ＞に加算して、候補FFE 係数の組としてスイッチ20
8 に供給する。このスイッチ208 は、 Hi-1 が補間フィ
ルタ20から入力されない場合、候補FFE 係数の組をIFC
のｉ番目の組＜ SFCi ＞としてIFC 更新部212 に供給
し、 Hi-1 が補間フィルタ20から入力される場合、＜SI
FCi-1 ＞を＜ SFCi ＞としてIFC 更新部212 に供給す
る。IFC 更新部212 はFFC IL、＜FFE IFC ＞及び＜ SFC
i ＞に基づいてIFC 更新を行ってｉ番目の初期フィルタ
係数の組＜SIFCi ＞を第３遅延器214 に供給する。第３
遅延器214 は＜SIFCi ＞をDDだけ遅延させて、ラインL1
4 を介して第５加算器206 、スイッチ208 及びFFE 部30
に各々供給する。
【００４２】一方、FFE 部30は、ｋ個のFFE 係数 B1 〜
Bk よりなる予め求められた(i-1)番目のFFE 係数の組
＜ SFCi-1 ＞に基づいて、ISi に対してFFE を行って、
ｋ個の補間サンプル値 L1 〜 Lk よりなるｉ番目の補間
サンプル値の組＜ SISi ＞をラインL13 を通じてFFE 係
数更新部35に供給し、第１等化データをラインL16 を通
じて加算器50に供給する。
【００４３】然る後、DFE 部40はｋ個のDFE 係数 J1 〜
Jk よりなる予め求められた(i-1)番目のDFE 係数の組
＜ SDCi-1 ＞に基づいて、 Di-1 に対してDFE を行っ
て、ｋ個の決定値 Q1 〜 Qk よりなるｉ番目の決定値の
組＜SDi ＞をラインL11 を通じてDFE 係数更新部45に供
給し、第２等化データをラインL17 を通じて加算器50に
供給する。
【００４４】図５は、図２中のFFE 部30及びDFE 部40の
詳細なブロック図であって、FFE 部30は第１タップ付き
遅延部210 、第１乗算部220 及び第３加算器225 を有
し、DFE 部40は第２タップ付き遅延部230 、第２乗算部
240 及び第４加算器245 を有する。
【００４５】第１タップ付き遅延部210 は、ISi を用い
て＜ SISi-1 ＞の各補間サンプル値L1 〜 Lk をDDだけ
遅延させ、遅延された L1 〜 Lk を有する遅延組＜ SIS
i ＞を＜ SISi ＞としてラインL13 を通じてFFE 係数更
新部35に供給する。第１乗算部220 は遅延組＜ SISi ＞
の遅延サンプル値 L1 〜 Lk を＜ SFCi-1 ＞の B1 〜B
k と各々乗算して、第１乗算値として第３加算器225 に
供給する。第３加算器225 は受取った第１乗算値の各々
を和して、第１等化データとしてラインL16 を介して加
算器50に供給する。
【００４６】第２タップ付き遅延部230 は、 Di を用い
て＜SDi-1 ＞の Q1 〜 Qk の各々をDDだけ遅延させ、遅
延された Q1 〜 Qk を有する遅延組＜SDi ＞を＜SDi ＞
としてラインL11 を通じてDFE 係数更新部45に供給す
る。第２乗算部240 は、遅延組＜SDi ＞の遅延決定値 Q
1 〜 Qk を＜ SDCi-1 ＞の J1 〜 Jk と各々乗算して、
第２乗算値として第４加算器245 に供給する。第４加算
器245 は受取った第２乗算値の各々を和して、第２等化
データとしてラインL17 を通じて加算器50に供給する。
【００４７】加算器50は、第１等化データと第２等化デ
ータとを加算して、ESi をラインL18 を通じて減算器55
及びMLSDチャネル60に各々供給する。MLSDチャネル60は
ESi に対してMLSDを行って、最尤シーケンスまたは生存
経路を検出することによって、最後生存経路（final su
rvivor path)を表すｉ番目の２値データBDi 、検出され
た生存経路を表す各決定値 Di 、 Di-1 及び Di-2 を供
給する。ここで、MLSDは、同期モードではSL及びCLR に
基づいて行われ、非同期モードではSL、CLR 及び Hi-1
に基づいて行われる。
【００４８】図６は、図２中の最尤シーケンス検出(MLS
D)チャネル60の詳細なブロック図であって、ブランチメ
トリック発生部310 、ブランチメトリック比較部330 、
差分評価値(DEV) 遅延部400 、エラーメトリック減算器
350 及び生存経路決定部500より構成される。
【００４９】図10は、図６中のMLSDチャネル60を用いて
部分応答４技法を説明するためのディインタレースシン
ボルストリームを表す模式図である。図10中で、点251
、252 は状態１を表し、点261 、262 は状態２を表
す。点251 、261 は前トレリス状態「(i-1) 番目のトレ
リス状態」を表し、点252 、262 は現トレリス状態「ｉ
番目のトレリス状態」を表す。
【００５０】各点251 、252 、261 、262 は、該当エラ
ーメトリックEMと連関する。詳述すると、図10におい
て、(i-1) 番目のエラーメトリック EM1i-1 は点251 の
状態１と連関し、(i-1) 番目のエラーメトリック EM2
i-1 は点262 の状態２と連関する。
【００５１】MLSDチャネル60が(i-1) 番目の状態１にて
１を受取る場合は、トレリスはｉ番目の状態２に進行す
る。また、MLSDチャネル60が(i-1) 番目の状態１にて０
を受取る場合には、トレリスはｉ番目の状態１に進む。
図10中で「０」「＋２」「−２」は、状態の遷移のため
の該当等化チャネルデータを表す値であって、本発明に
おいては、これらを生存経路を表す決定値として称す。
【００５２】また、ブランチメトリックBM１〜BM４の各
々は、理想的な等化データと実際の入力データまたは実
際のサンプルデータとの差を表す。例えば、点251 に
て、MLSDチャネル60が「０」を受取る場合、トレリスは
点252 に進行する。この場合、EM1i-1 と BM1は加算さ
れて、ｉ番目の第１候補エラーメトリック C1EM1i が発
生される。
【００５３】その後、点261 において、MLSDチャネル60
が「１」を受取る場合には、トレリスは点252 に進行す
る。この場合、 EM2i-1 とBM3 が加算されてｉ番目の第
２候補エラーメトリック C2EM1i が発生される。続け
て、 C1EM1i が C2EM1i より小さいと、 C1EM1i が EM1
i として選択され、そうでないと、 C2EM1i が EM1i と
して選択される。
【００５４】上記のようにして、点251 にて、MLSDチャ
ネル60が「１」を受取る場合、トレリスは点262 に進行
する。この場合、 EM2i-1 とBM2 とが加算されてｉ番目
の第１候補エラーメトリック C1EM2i が発生される。ま
た、点261 において、MLSDチャネル60が「０」を受取る
場合、トレリスは点262 に進行する。この場合、EM2
i-1 とBM4 とが加算され、ｉ番目の第２候補エラーメト
リック C2EM2i が発生される。その後、 C1EM2i が C2E
M2i より小さいと、 C1EM2i がエラーメトリックEM2i
として選択され、そうでないと、 C2EM2I がエラーメト
リック EM2i として選択される。こうして、各エラーメ
トリックを更新することによって、各点に対する最尤シ
ーケンスまたは生存経路が最後的に得られる。
【００５５】ブランチメトリック発生部310 はESi と図
６中のMCU90 から入力されたSLとに基づいて、所定のブ
ランチメトリック発生方法を用いて、４つのブランチメ
トリックBM1 、BM2 、BM3 、BM4 を発生してブランチメ
トリック比較部330 に供給する。
【００５６】詳述すると、SLは減算器312 に理想的な等
化データとして供給され、インバータ320 にて位相反転
され、反転SLとして減算器302 に供給される。また、ES
i は減算器302 、絶対値計算部324 及び減算器312 に各
々供給される。説明の便宜上、SLは２に設定する。
【００５７】減算器312 は、ESi からSL（即ち、2)を減
算して、第２減算値（即ち、ESi -2) として絶対値計算
部326 に供給する。この絶対値計算部326 は、第２減算
値の絶対値を求めて、第２ブランチメトリックBM2 とし
てブランチメトリック比較部330 における比較器344 及
びスイッチ338 に各々供給する。
【００５８】減算器302 は、ESi から反転SL（即ち、-
2）を減算して、第１減算値（即ち、ESi ＋２) ）とし
て絶対値計算部322 に供給する。この絶対値計算部322
は、第１減算値の絶対値を求めて第３ブランチメトリッ
クBM3 としてブランチメトリック比較部330 における加
算器332 に供給する。
【００５９】絶対値計算部324 は、0.0 からESi を減算
して得た減算値の絶対値を各第１及び第４ブランチメト
リックBM1 、BM4 として計算し、BM1 をスイッチ336 及
び比較器342 に供給し、BM4 を加算器334 に供給する。
【００６０】ブランチメトリック比較部330 は、ブラン
チメトリックBM1 、BM4 及び予め求められた(i-1) 番目
の差分評価値 DEVi-1 に基づいて、所定のブランチメト
リック比較技法を用いて、ESi の状態１に対する第１状
態制御信号SS1 、ESi の状態２に対する第２状態制御信
号SS2 、ｉ番目の第１エラーメトリック EM1i 及びｉ番
目の第２エラーメトリック EM2i を発生する。
【００６１】詳述すると、加算器322 は、BM3 と差分評
価値(DEV) 遅延部400 から入力される DEVi-1 とを加算
して、第１加算値をスイッチ336 及び比較器342 に供給
する。また、加算器334 はBM4 と DEVi-1 とを加算し
て、第２加算値としてスイッチ338 及び比較器344 に供
給する。ここで、 DEVi-1 は、予め求められた(i-1) 番
目の第２エラーメトリック EM2i-1 から予め求められた
(i-1) 番目の第１エラーメトリック EM1i-1 を減算して
得られることに注目されたい。
【００６２】比較器342 は、絶対値計算部324 からのBM
1 と加算器334 からの第１加算値とを比較して、BM1 が
第１加算値より小さい場合、「０」を状態１に対するSS
1 としてラインL352を通じて生存経路決定部500 に供給
すると共に、スイッチ336 がBM1 を状態１に対するｉ番
目のエラーメトリック EM1i としてエラーメトリック減
算器350 に供給するようにスイッチ336 を制御し、そう
でない場合には、「１」を状態１に対するSS1 としてラ
インL352を通じて生存経路決定部500 に供給すると共
に、スイッチ336 が第１加算値を状態１に対するｉ番目
のエラーメトリック EM1i としてエラーメトリック減算
器350 に供給するようにスイッチ336 を制御する。
【００６３】比較器344 は、BM2 と第２加算値とを比較
して、BM2 が第２加算値より小さい場合は、「０」を状
態２に対するSS2 としてラインL354を通じて生存経路決
定部500 に供給すると共に、スイッチ338 がBM2 を状態
２に対するｉ番目のエラーメトリック EM2i としてエラ
ーメトリック減算器350 に供給するようにスイッチ338
を制御し、そうでない場合には、「１」を状態２に対す
るSS2 としてラインL354を通じて生存経路決定部500 に
供給すると共に、スイッチ338 が第２加算値を状態１に
対するｉ番目のエラーメトリック EM2i としてエラーメ
トリック減算器350 に供給するようにスイッチ338 を制
御する。
【００６４】エラーメトリック減算器350 は EM2i から
EM1i を減算して、ｉ番目の差分評価値 DEVi としてラ
インL356を通じてDEV 遅延部400 及び生存経路決定部50
0 に各々供給する。
【００６５】DEV 遅延部400 は、同期モードにおいては
DEVi-1 及びCLR に基づいて、非同期モードにおいては
DEVi-1 、CLR 及び Hi-1 に基づいて、 DEVi をDDだけ
遅延させ、遅延された DEVi を予め求められたｉ番目の
差分評価値 DEVi としてブランチメトリック比較部330
に供給する。
【００６６】図７は、図６中のDEV 遅延部400 の詳細な
回路図であって、MUX420の一端は図６中のラインL356に
接続され、他端は遅延器426 の出力端子に接続されてい
る。また、MUX430の一端はラインL356に接続され、他端
は遅延器436 の出力を受け取る。
【００６７】ＡＮＤゲート422 は、MUX420の出力とクリ
ア信号CLR とをその入力とし、その出力をMUX424に供給
する。MUX424の出力端は遅延器426 に接続され、遅延器
426の出力はMUX420、MUX424及びMUX470の入力として供
給される。
【００６８】遅延器436 の出力はMUX434の１つの入力と
して、AND ゲート432 はMUX430の出力及びクリア信号CL
R をその入力とし、AND ゲート432 の出力はMUX434の１
つの入力となる。
【００６９】MUX434の出力は遅延器436 の入力となり、
遅延器436 の出力はMUX430、MUX434及びMUX470の入力と
なる。一方、AND ゲート410 は予め定められた初期ロー
ド入力及び Hi-1 ( 存在する場合) をその両入力とし、
その出力をインバータ412 への入力として供給する。こ
のインバータ412 によって反転された信号はMUX 制御信
号として、MUX414、MUX434及びMUX424に各々供給され
る。
【００７０】MUX414の出力は遅延器416 の入力となり、
遅延器416 の出力はインバータ418及びMUX414への入力
として、MUX430、MUX420及びMUX470へのMUX 制御信号と
して各々供給される。インバータ418 の出力はMUX414の
入力として伝達される。
【００７１】ビタビ検出器のような生存経路決定部500
は所定の生存経路決定方法を用いて、同期モードにおい
てはSS1 、SS2 及び DEVi に基づいて、非同期モードに
おいてはSS1 、SS2 、 DEVi 及び Hi-1 に基づいて、生
存経路を決定して、ラインL19 を通じてBDi を、ライン
L472を通じて Di を、ラインL482を通じて Di-1 を、ラ
インL492を通じて Di-2 を各々供給する。
【００７２】図８は、図６中の生存経路決定部500 の詳
細な回路図であって、生存経路選択モジュール510 、デ
ータビット検出器360 、決定値発生部560 及びMUX450よ
り構成される。
【００７３】生存経路選択モジュール510 は所定の生存
経路選択方法を用いて、SS1 に基づいてESi に対する第
１最後生存経路値を選択して供給し、SS2 に基づいてES
i に対する第２最後生存経路値を選択して供給する。ま
た、この生存経路選択モジュール510 は、SS1 に基づい
て、ESi 対するｉ番目の第１候補決定値 C1Di 、(i-1)
番目の第１候補決定値 C1Di-1 及び(i-2) 番目の第１候
補決定値 C1Di-2 よりなる第１候補決定値(C1DV)の組＜
C1DV＞を供給すると共に、SS2 に基づいてESiに対する
ｉ番目の第２候補決定値 C2D1 、(i-1) 番目の第２候補
決定値 C2Di-1及び(i-2) 番目の第２候補決定値 C2D
i-2 よりなる第２候補決定値(C2DV)の組＜C2DV＞を供給
する。
【００７４】詳述すると、生存経路選択モジュール510
は、生存経路格納／更新部420 、430 、440 を備えてS
1、S2に対する生存経路を決定する。生存経路格納／更
新部420 は、MUX421、遅延器423 、425 を用いて状態１
に対する生存経路を決定し、MUX422、遅延器424 、426
を用いてS2に対する生存経路を決定する。
【００７５】生存経路格納／更新部430 は、MUX431、遅
延器433 、435 を用いてS1に対する生存経路を決定し、
MUX432、遅延器434 、436 を用いてS2に対する生存経路
を決定する。生存経路格納／更新部440 は、MUX441、遅
延器443 、445 を用いてS1に対する生存経路を決定し、
MUX442、遅延器444 、446 を用いてS2に対する生存経路
を決定する。
【００７６】各MUX421、431 、441 にはラインL352を介
して第１状態制御信号SS1 が入力され、MUX421は信号源
（図示せず) に接続されて「０」または「＋２」を受取
る。MUX431は遅延器425 及び遅延器426 からの出力をそ
の入力とし、MUX441は該当遅延器（図示せず) からの出
力をその入力とする。
【００７７】MUX422、432 、442 は、各々ラインL354を
介して第２状態制御信号SS2 を受取る。MUX422は信号源
（図示せず) に接続されて「０」または「＋２」を受取
り、MUX432は遅延器425 及び遅延器426 からの出力をそ
の入力とし、MUX442は該当遅延器（図示せず) からの出
力をその入力とする。
【００７８】このような構成によって、MUX470は遅延器
423 から C1Di を、遅延器423 からC2Di をその両入力
端子を通じて受取る。MUX480は遅延器425 から C1Di-1
を、遅延器426 から C2Di-2 をその両入力端子を通じて
受取る。MUX490は遅延器433から C1Di-2 を、遅延器434
から C2Di-2 をその両入力端子を通じて受取る。MUX45
0は両遅延器445 、446 からの出力を各々ラインL503、L
505を通じてその入力として受取り、データビット検出
器360 からの出力（即ち、符号化データビット) をライ
ンL507を通じてMUX 制御信号として受取る。データビッ
ト検出器360 からの符号化データビットは、ラインL507
を通じて決定値発生部560 におけるMUX462の入力信号と
して供給される。
【００７９】データビット検出器360 は、ラインL356を
通じて図６中のエラーメトリック減算器350 から入力さ
れた DEVi が０より大きい場合は、符号化データビット
０を、 DEVi が０より小さい場合には、符号化データビ
ット１をMUX450、462 にラインL507を通じて供給する。
【００８０】図11は、図８中の生存経路決定部500 にお
ける生存経路選択モジュール510 によって発生されるか
選択される、状態１、S2に対する生存経路を表す模式図
である。図11中で、点線は最後生存経路を表し、各実線
は該当候補決定値に関連する候補生存経路を表す。
【００８１】以下では図11を参照して、生存経路選択モ
ジュール510 の動作を説明する。まず、各データ検出時
間（またはシーケンス)T1,T2,T3 、T4におけるSS1 、SS
2 が、下記〔表１〕のようであると仮定する。
【００８２】
【表１】
【００８３】すると、T1において、各遅延器423/424 、
433/434 、443/444 における経路メモリ値は下記〔表
２〕のようである。
【００８４】
【表２】
【００８５】すると、T2において、各遅延器423/424 、
433/434 、443/444 における経路メモリ値は下記〔表
３〕のようである。
【００８６】
【表３】
【００８７】すると、T3において、各遅延器423/424 、
433/434 、443/444 における経路メモリ値は下記〔表
４〕のようである。
【００８８】
【表４】
【００８９】すると、T4において、各遅延器423/424 、
433/434 、443/444 における経路メモリ値は下記〔表
５〕のようである。
【００９０】
【表５】
【００９１】MUX450はデータビット検出器360 からの符
号化データビットに基づいて、受け取った第１最後生存
経路値及び第２最後生存経路値を多重化して、１または
０の値を有する２値データBDi をラインL19 に供給す
る。これらの第１及び第２最後生存経路値は、所定の生
存経路検出方法、例えば、ビタビアルゴリズムを用いて
求められる。
【００９２】詳述すると、MUX450は各遅延器445 、445
から候補生存経路値２、＋２、−２のうちのいずれか１
つを受取る。その後、MUX450は、SLが２であるとの前提
下で符号化データビットに基づいて、＋２または−２が
入力される場合は、１をBDiとしてラインL19 に供給
し、０が入力される場合には、０をBDi としてラインL1
9 に供給する。
【００９３】一方、決定値発生部560 は、図８に示した
ような各MUX462、466 、470 、480、490 及び各遅延器4
64 、468 の回路構成を有し、＜C1DV＞及び＜C2DV＞を
用いて同期モードにおいては符号化データビットに基づ
いて、非同期モードにおいては符号化データビット及び
Hi-1 に基づいて、 Di 、 Di-1 及び Di-2 をラインL4
72、L482、L492に各々発生する。
【００９４】さらに、非同期モードにおいて、 Hi-1 は
MUX462及びMUX466に入力される。決定値発生部560 にお
いて、MUX470及びMUX490の出力は遅延器464 の出力によ
って制御され、MUX480の出力は遅延器468 の出力によっ
て制御される。
【００９５】結果として、MUX470は、 C1Di が C2Di よ
り小さい場合は、 C1Di を Di として、そうでない場合
には、 C2Di を Di としてラインL472に発生する。MUX4
80は、 C1Di-1 が C2Di-1 より小さい場合は、 C1Di-1
を Di-1 として、そうでない場合には、 C2Di-1 を D
i-1 としてラインL482に発生する。MUX490は、 C1Di-2
が C2Di-2 より小さい場合は、 C1Di-2 を Di-2 とし
て、そうでない場合には、C2Di-2 を Di-2 としてライ
ンL492に発生する。
【００９６】図２を再度参照すると、減算器55はライン
L18 を介して入力されるESi からラインL482を介して入
力される Di-1 を減算して Ei を生成し、この Ei をFF
E 係数更新部35及び位相エラー検出部70に各々供給す
る。
【００９７】位相エラー信号発生部100 における位相エ
ラー検出部70は Di 、 Di-2 及び E i-1 に基づいて位相
エラー信号を検出して、ｉ番目の位相エラー信号PEi を
ラインL495に供給する。SCS 発生部160 は位相エラー信
号部100 からのDEi 及び比率信号Ｗに基づいて、ｉ番目
のサンプリングクロック信号 SCSi を発生してラインL1
5 を通じてA/D 変換器16に供給する。
【００９８】詳述すると、位相エラー信号発生部100 に
おける位相エラー検出部70は、 Di、 Di-2 、 Ei-1 に
基づいて位相エラー検出を行って、ｉ番目の位相エラー
検出信号をループフィルタ80に供給する。このループフ
ィルタ80は、ｉ番目の位相エラー検出信号に対してルー
プフィルタリングを行って、ｉ番目の位相エラー信号PE
i をラインL495を通じて補間フィルタ20及びD/A 変換器
170 に各々供給する。
【００９９】図９は、図２中の位相エラー信号発生部10
0 における位相エラー検出部70及びループフィルタ80の
詳細な回路図であって、位相エラー検出部70は位相エラ
ー減算器640 及び第５乗算器650 よりなり、ループフィ
ルタ80は第６乗算器670 、第７乗算器680 、第６加算器
690 、位相エラー遅延器700 及び第７加算器710 よりな
る。
【０１００】位相エラー検出部70は Di から Di-2 を減
算して位相エラー値を第５乗算器650 に供給する。この
第５乗算器650 は受け取った位相エラー値と Ei-1 とを
乗算して、ｉ番目の位相エラー検出信号をループフィル
タ80における第６乗算器670及び第７乗算器680 に各々
供給する。
【０１０１】第６乗算器670 は、ｉ番目の位相エラー検
出信号と所定の定数αとを乗じて、ｉ番目の第１位相エ
ラーデータを第７乗算器710 に供給する。第７乗算器68
0 は、ｉ番目の位相エラー検出データに所定の定数βを
乗じて、ｉ番目の第２位相エラーデータを第６乗算器69
0 に供給する。この第６加算器690 は第７乗算器680か
らの第２位相エラーデータを予め求められた(i-1) 番目
の第２位相エラーデータに加算して、ｉ番目の第３位相
エラーデータを第７加算器710 及び位相エラー遅延部70
0 に供給する。
【０１０２】位相エラー遅延部700 は第６加算器690 か
ら受け取った前記ｉ番目の第２位相エラーデータをDDだ
け遅延させて、予め求められたｉ番目の第２位相エラー
データとして第６加算器690 に再び供給する。第７加算
器710 は第６乗算器670 からのｉ番目の第１位相エラー
データと第６加算器690 からのｉ番目の第３位相エラー
データとを加算して、位相エラー信号PEi をラインL495
を通じて図２中のＳＣＳ発生部160 に供給する。
【０１０３】SCS 発生部160 におけるD/A 変換器170
は、受け取ったディジタル信号PEi をアナログ信号PEi
に変換して、ｉ番目のアナログ電圧レベルをモード選択
部190に供給する。このモード選択部190 はＷに基づい
て、Ｗが１である場合は同期モードを選択して、ｉ番目
のアナログ電圧信号をVCO 部180 に供給する。
【０１０４】また、モード選択部190 は、Ｗが１でない
場合には非同期モードを選択して、所定の一定なアナロ
グ電圧レベルをｉ番目のアナログ電圧信号としてVCO 部
180に供給する。このVCO 部180 は、ｉ番目のアナログ
電圧信号に対して電圧制御発振を行って、 SCSi をA/D
変換器16に供給する。
【０１０５】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【０１０６】
【発明の効果】従って、本発明によれば、MLSDチャネル
からの出力データシーケンスを用いて、サンプル値を等
化し、位相エラーの検出及びサンプリングクロック信号
の制御を行うことによって、データ伝送エラー率を減ら
し、データ検出の効率をより一層高めることができる。
【図面の簡単な説明】
【図１】従来のデータ検出装置の概略的なブロク図であ
る。
【図２】本発明によるデータ検出装置のブロック図であ
る。
【図３】図２中の補間フィルタの詳細なブロック図であ
る。
【図４】図２中のフィードフォワード(FFE) 係数更新部
の詳細なブロック図である。
【図５】図２中のFFE 部及び決定フィードバック(DFE)
部の詳細な回路図である。
【図６】図２中の最尤シーケンス検出(MLSD)チャネルの
詳細な回路図である。
【図７】図６中の差分評価値(DEV) 遅延部の詳細な回路
図である。
【図８】図６中の生存経路決定部の詳細な回路図であ
る。
【図９】図２中の位相エラー検出部及びルーフフィルタ
の詳細な回路図である。
【図１０】図６中のMLSDチャネル60で用いる部分応答４
技法を説明するための模式図である。
【図１１】図８中の生存経路選択モジュールによって求
められる生存経路を示す模式図である。
【図１２】図２に示したデータ検出装置10の非同期モー
ドの際の動作と関連して所定の記録周波数に対するサン
プリング周波数の比率信号Ｗの発生を説明するための波
形図である。
【符号の説明】
２ アナログ／ディジタル(A／D)変換器 ３ 有限インパルス応答(FIR) フィルタ ４ ビタビ検出器 ５ タイミング制御部 10 データ検出装置 16 アナログ／ディジタル(A/D) 変換器 20 補間フィルタ 30 フィードフォワード等化(FFE) 部 35 フィードフォワード等化(FFE) 係数更新部 40 決定フィードバック等化(DFE) 部 45 決定フィードバック等化(DFE) 係数更新部 50 加算器 55 減算器 60 最尤シーケンス検出(MLSD)チャネル 70 位相エラー検出部 80 ループフィルタ 90 メモリ制御部(MCU) 100 位相エラー信号発生部 170 ディジタル／アナログ(D/A) 変換器 180 電圧制御発振(VCO) 部 190 モード選択部 200 適応的等化チャネル

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 同期モードまたは非同期モードで作動
    し、読取り要素を有する磁気ヘッドを備える磁気記録／
    再生システムに用いられ、前記磁気ヘッドの読取り要素
    によって磁気記録媒体から誘因される磁束遷移を所定の
    レベルだけ事前増幅して得られたアナログ再生信号から
    Ｎ個（予め定められた正の整数）の２値データ値を検出
    する同期／非同期データ検出装置であって、 フィードフォワード等化(FFE）初期フィルタ係数の組＜
    FFE IFC＞、決定フィードバック等化(DFE）初期フィル
    タ係数の組＜ DFE IFC＞、FFE 初期ロード＜FFE IL＞、
    DFE 初期ロード＜DFE IL＞、FFE 収束定数FFE μ及びDF
    E 収束定数DFEμよりなる第１信号の組と、所定の記録
    周波数に対するデータ検出周波数の比率信号Ｗ、所定の
    クリア信号CLR 及び所定のスライスレベルSLよりなる第
    ２信号の組とを有するシステム制御信号を発生する制御
    信号発生手段であって、前記比率信号Ｗは同期モードで
    は１であり、非同期モードでは１でない、前記制御信号
    発生手段と、 予め求められた(i-1）番目のサンプリングクロック信号
    SCSi-1 によるサンプリング率で、ｉ番目（ｉはデータ
    検出順序を表す１〜Ｎまでの正の整数）のアナログ再生
    信号をディジタル再生データに変換することによって、
    ｉ番目のサンプル値 Si を発生する変換手段と、 前記同期／非同期モードにおけるＷと予め求められた(i
    -1）番目の位相エラー信号PEi-1 に基づいて、 Si に対
    して補間フィルタリングを行ってｉ番目の補間サンプル
    値ISi を発生し、所定の保持信号が前記非同期モードに
    て満足する際ｉ番目の保持信号 Hi をも発生する補間フ
    ィルタリング手段と、 前記ｉ番目の補間サンプル値ISi に対して、前記同期モ
    ードにおいては前記第１信号の組、予め求められた(i-
    1）番目の決定値 Di-1 及び予め求められた(i-1）番目
    のエラー信号 Ei-1 に基づいて適応的等化を行い、前記
    非同期モードにおいては前記第１信号の組、前記
    Di-1 、 Ei-1 及び予め求められた(i-1) 番目の保持信
    号 Hi-1 に基づいて適応的等化を行うことによって、ｉ
    番目の適応的等化サンプル値ESi を発生する前記適応的
    等化手段と、 前記ｉ番目の等化サンプル値ESi に対して、前記同期モ
    ードにおいてはSL及びCLR に基づいて、前記非同期モー
    ドにおいてはSL、CLR 及び Hi-1 に基づいて最尤シーケ
    ンス検出(MLSD)を行って生存経路を検出することによっ
    て、最後生存経路を表すｉ番目の２値データ値BDi 、検
    出された生存経路を表すｉ番目の決定値Di 、(i-1) 番
    目の決定値 Di-1 及び(i-2) 番目の決定値 Di-2 を発生
    する最尤シーケンス検出手段と、 前記ESi から前記 Di-1 を減算してｉ番目のエラー信号
    Ei を発生する減算手段と、 前記 Di 、 Di-2 及び Ei-1 に基づいて位相エラー信号
    を求めて、ｉ番目の位相エラー信号PEi として発生する
    位相エラー信号発生手段と、 前記Ｗ及び前記PEi に基づいてｉ番目のサンプリングク
    ロック信号 SCSi を発生するサンプリングクロック発生
    手段とを含むことを特徴とする同期／非同期データ検出
    装置。
  2. 【請求項２】 前記適応的等化手段が、 前記同期モードにおいては、FFE IL、＜FFE IFC ＞、FF
    E μ、 Ei-1 、ｋ個の補間サンプル値 L1 〜 Lk よりな
    る予め求められた(i-1) 番目の補間サンプル値の組＜ S
    ISi-1 ＞に基づいて、FFE 係数更新を行ってｋ個のFFE
    係数 B1 〜 Bkよりなるｉ番目のFFE 係数の組＜ SFCi
    ＞を発生し、前記非同期モードにおいては、FFE IL、＜
    FFE IFC ＞、FFE μ、 Ei-1 、＜ SISi-1 ＞及び Hi-1
    に基づいてFFE 係数更新を行って＜ SFCi ＞を発生する
    FFE 係数更新手段と、 前記同期モードにおいては、DFE IL、＜DFE IFC ＞、DF
    E μ、 Ei-1 、ｋ個の決定値 Q1 〜 Qk よりなる予め求
    められた(i-1) 番目の決定値の組＜SDi-1 ＞に基づい
    て、DFE 係数更新を行ってｋ個のDFE 係数 J1 〜 Jk よ
    りなるｉ番目のDFE 係数の組＜ SDCi ＞を発生し、前記
    非同期モードにおいては、DFE IL、＜DFEIFC＞、DFE
    μ、 Ei-1 、＜SDi-1 ＞及び Hi-1 に基づいてDFE 係数
    更新を行って＜ SDCi ＞を発生するDFE 係数更新手段と
    を備えることを特徴とする請求項１に記載の同期／非同
    期データ検出装置。
  3. 【請求項３】 前記適応的等化手段が、 ｋ個のFFE 係数 B1 〜 Bk よりなる予め求められた(i-
    1) 番目のFFE 係数の組＜ SFCi-1 ＞に基づいてISi に
    対してFFE を行って、ｋ個の補間サンプル値 L1〜 Lk
    よりなるｉ番目の補間サンプル値の組＜ SISi ＞及び第
    １等化データを発生するFFE 等化手段と、 ｋ個のDFE 係数 J1 〜 Jk よりなる予め求められた(i-
    1) 番目のDFE 係数の組＜ SDCi-1 ＞に基づいて Di-1
    に対してDFE を行って、ｋ個の決定値 Q1 〜 Qkよりな
    るｉ番目の決定値の組＜SDi ＞及び第２等化データを発
    生するDFE 等化手段と、 前記第１等化データと前記第２等化データとを加算して
    前記ESi を発生する加算手段ととをさらに備えることを
    特徴とする請求項２に記載の同期／非同期データ検出装
    置。
  4. 【請求項４】 前記位相エラー信号発生手段が、 前記 Di 、 Di-2 及び Ei-1 に基づいて位相エラー信号
    を検出して、ｉ番目の位相エラー検出信号を発生する位
    相エラー検出手段と、 前記ｉ番目の位相エラー検出信号に対してループフィル
    タリングを行って、PE i を発生するループフィルタリン
    グ手段とを備えることを特徴とする請求項３に記載の同
    期／非同期データ検出装置。
  5. 【請求項５】 前記サンプリングクロック信号発生手段
    が、 前記PEi をアナログ信号に変換して、ｉ番目のアナログ
    電圧レベルを発生する変換手段と、 前記Ｗに基づいて、Ｗが１である場合は、前記同期モー
    ドを選択して前記ｉ番目のアナログ電圧レベルをｉ番目
    のアナログ電圧信号として発生し、Ｗが１でない場合に
    は、前記非同期モードを選択して所定の一定なアナログ
    電圧レベルを前記ｉ番目のアナログ電圧信号として発生
    するモード選択手段と、 前記ｉ番目のアナログ電圧信号に対して電圧制御発振を
    行って、前記 SCSi を発生する電圧制御発振手段とを備
    えることを特徴とする請求項４に記載の同期／非同期デ
    ータ検出装置。
  6. 【請求項６】 前記補間フィルタリング手段が、 前記PEi-1 とＷとを加算して、ｉ番目の事前加算信号PA
    i を発生する第１加算器と、 前記PAi に予め求められた(i-1) 番目の累算モジュール
    値 ACVi-1 を加えて、ｉ番目の加算信号 Ai を発生する
    第２加算器と、 ｉ番目の累算値 ACVi が所定の閾値TH以下である場合
    は、前記 Ai を ACVi として発生し、前記 ACVi が所定
    の閾値THより大きい場合には ACVi を ACVi からTHを減
    算して得られるｉ番目の訂正された累算モジュール値CA
    CVi に代替することによって、CACVi を ACVi として発
    生する累算モジュールと、 前記 ACVi を１つの検出遅延区間DDだけ遅延させて前記
    第２加算器に供給して、予め求められた ACVi としてそ
    の次の事前加算信号PAi+1 に加算されるようにする第１
    遅延器と、 前記 ACVi からの整数値のみを取って、ｉ番目の整数に
    発生する整数処理回路と、 前記ｉ番目の整数と予め求められた(i-1) 番目の整数と
    を比較して、前記ｉ番目の整数と前記予め求められた(i
    -1) 番目の整数との差の絶対値が１より大きい所定の保
    持条件を満足する場合、 Hi を発生する第１比較器と、 前記ｉ番目の整数をDDだけ遅延させ、遅延されたｉ番目
    の整数を前記第１比較器にて（ｉ＋１）番目の整数と比
    較されるべき予め求められたｉ番目の整数として発生す
    る第２遅延回路と、 前記ｉ番目の整数を ACVi から減算して、前記ｉ番目の
    整数と ACVi との差を表すμｋを発生する第１減算器
    と、 前記μｋを前記フィルタ係数の組にアクセスするアドレ
    ス信号として用いて、前記所定のフィルタ係数の組のう
    ち該当フィルタ係数の組を選択するルックアップテーブ
    ル処理器と、 前記 Si に基づいて該当フィルタ係数の組に対して有限
    応答フィルタリングを行って、ISi を発生する有限応答
    フィルタとを備えることを特徴とする請求項４に記載の
    同期／非同期データ検出装置。
  7. 【請求項７】 前記FFE 等化手段が、 前記ISi を用いて＜ SISi-1 ＞の L1 〜 Lk の各々をDD
    だけ遅延させ、遅延された L1 〜 Lk よりなる遅延補間
    サンプル値の組＜ SISi ＞を、＜ SISi ＞として発生す
    る第１タップ付き遅延器と、 前記遅延補間サンプル値の組＜ SISi ＞の前記遅延され
    た L1 〜 Lk と＜SFC i-1 ＞の B1 〜 Bk とを各々乗算
    して、各々の第１乗算値を発生する第１乗算器と、 前記各第１乗算値を和して、前記第１等化データとして
    発生する第３加算器とを備えることを特徴とする請求項
    ３に記載の同期／非同期データ検出装置。
  8. 【請求項８】 前記DFE 等化手段が、 前記 Di を用いて＜SDi-1 ＞の Q1 〜 Qk の各々をDDだ
    け遅延させ、遅延された Q1 〜 Qk を有する遅延された
    ＜SDi ＞を、＜SDi ＞として発生する第２タップ付き遅
    延器と、 前記遅延された＜SDi ＞の前記遅延された Q1 〜 Qk と
    ＜ SDCi-1 ＞の J1 〜Jk とを各々乗算して、各々の第
    ２乗算値を発生する第２乗算器と、 前記各第２乗算値を和して、前記第２等化データとして
    発生する第４加算器とを備えることを特徴とする請求項
    ３に記載の同期／非同期データ検出装置。
  9. 【請求項９】 前記FFE 係数更新手段が、 前記 Ei-1 と前記FFE μとを乗算して、第３乗算値を発
    生する第３乗算器と、 前記第３乗算値と＜ SISi-1 ＞とを乗じて、第４乗算値
    の組を発生する第４乗算器と、 前記第４乗算値の組を予め求められた初期フィルタ係数
    IFC よりなる(i-1) 番目の初期フィルタ係数の組＜SIFC
    i-1 ＞に加算して、候補FFE 係数の組を発生する第５加
    算器と、 前記 Hi-1 が補間フィルタから入力されない場合は、前
    記候補FFE 係数の組を、IFC を有するｉ番目の組＜ SFC
    i-1 ＞として発生し、前記 Hi-1 が補間フィルタから入
    力される場合には、＜SIFCi-1 ＞を＜ SFCi ＞として発
    生するスイッチと、 FFC IL、＜FFE IFC ＞、＜ SFCi ＞に基づいてIFC 更新
    を行って、ｉ番目の初期フィルタ係数の組＜SIFCi ＞を
    発生するIFC 更新手段と、 前記＜SIFCi ＞をDDだけ遅延させ、遅延された＜SIFCi
    ＞を発生する第３遅延器とを備えることを特徴とする請
    求項７に記載の同期／非同期データ検出装置。
  10. 【請求項１０】 前記位相エラー検出手段が、 前記 Di から Di-2 を減算して、減算された位相エラー
    値を発生する位相エラー減算器と、 前記減算された位相エラー値と Ei-1 とを乗算して、前
    記ｉ番目の位相エラー検出信号を発生する第５乗算回路
    とを備えることを特徴とする請求項４に記載の同期／非
    同期データ検出装置。
  11. 【請求項１１】 前記ルーフフィルタリング手段が、 前記ｉ番目の位相エラー検出信号と所定の定数αとを乗
    算して、ｉ番目の第１位相エラーデータを発生する第６
    乗算器と、 前記ｉ番目の位相エラー検出信号と所定の定数（とを乗
    算して、ｉ番目の第２位相エラーデータを発生する第７
    乗算器と、 前記ｉ番目の第２位相エラーデータと予め求められた(i
    -1) 番目の第２位相エラーデータとを加算してｉ番目の
    第３位相エラーデータを発生する第６加算器と、 前記ｉ番目の第２位相エラーデータをDDだけ遅延させ
    て、予め求められたｉ番目の第２位相エラーデータとし
    て前記第１加算器へ発生する位相エラー遅延器と、 前記ｉ番目の第１位相エラーデータと前記ｉ番目の第３
    位相エラーデータとを加算してPEi を発生する第７加算
    器とを備えることを特徴とする請求項10に記載の同期／
    非同期データ検出装置。
  12. 【請求項１２】 前記最尤シーケンス検出手段が、 所定のブランチメトリック発生技法を用いて、SL及びES
    i に基づいて４つのブランチメトリックBM1 、BM2 、BM
    3 、BM4 を生成するブランチメトリック生成手段と、 所定のブランチメトリック比較技法を用いて、前記各ブ
    ランチメトリックBM1、BM2 、BM3 、BM4 及び予め求め
    られた(i-1) 番目の差分評価値 DEVi-1 に基づいて、ES
    i の状態１に対する第１状態制御信号SS1 、ESi の状態
    ２に対する第２状態制御信号SS2 、ｉ番目の第１エラー
    マトリックス EM1i 及びｉ番目の第２エラーマトリック
    ス EM2i を発生するブランチメトリック比較手段と、 前記 EM2i から前記 EM1I を減算して(i-1) 番目の差分
    評価値 DEVi-1 を発生するエラーメインエントリ減算器
    と、 前記同期モードでは DEVi-1 及びCLR に基づいて、前記
    非同期モードではDEV i-1 、CLR 及び Hi-1 に基づい
    て、遅延 DEVi-1 をDDだけ遅延させて、予め求められた
    ｉ番目の差分評価値 DEVi として前記ブランチメトリッ
    ク比較手段へ発生する差分評価値遅延手段と、 所定の生存経路決定方法を用いて、前記同期モードでは
    SS1 、SS2 及び DEViに基づいて、前記非同期モードで
    はSS1 、SS2 、 DEVi 及び Hi-1 に基づいて、生存経路
    を決定してBDi 、 Di 、 Di-1 及び Di-2 を発生する生
    存経路決定手段とを備えることを特徴とする請求項３に
    記載の同期／非同期データ検出装置。
  13. 【請求項１３】 前記生存経路決定手段が、 所定の生存経路選択方法を用いて、SS1 に基づいてESi
    に対する第１最後生存経路値とSS2 に基づいてESi に対
    する第２最後生存経路値とを発生し、SS1 に基づいてES
    i に対するｉ番目の第１候補決定値 C1Di 、(i-1) 番目
    の第１候補決定値 C1Di-1 、(i-2) 番目の第１候補決定
    値 C1Di-2 よりなる第１候補決定値(C1DV)の組＜C1DV＞
    と、SS2 に基づいてESi に対するｉ番目の第２候補決定
    値 C2Di、(i-1) 番目の第２候補決定値 C2Di-1 、(i-2)
    番目の第２候補決定値 C2Di-2よりなる第２候補決定値
    (C2DV)の組＜C2DV＞とを発生する生存経路選択モジュー
    ルと、 前記 DEVi が０より大きい場合、符号化データビットと
    して０を発生し、前記DEVi が０より小さい場合には、
    前記符号化データビットとして１を発生するデータビッ
    ト検出手段と、 前記同期モードでは前記符号化データビットに基づい
    て、前記非同期モードでは前記符号化データビット及び
    Hi-1 に基づいて、前記＜C1DV＞及び＜C2DV＞を用いて
    Di 、 Di-1 及び Di-2 を発生する決定値発生手段と、 前記符号化データビットに基づいて、所定のビタビアル
    ゴリズムによって求められる前記第１最後生存経路値と
    前記第２最後生存経路値とを多重化して、１または０を
    有するBDi を発生する多重化器とを備えることを特徴と
    する請求項12に記載の同期／非同期データ検出装置。
  14. 【請求項１４】 前記決定値発生手段が、 C1Di が C2Di より小さい場合は、 Di として C1Di を
    発生し、そうでない場合には、 Di として C2Di を発生
    し、 C1Di-1 が C2Di-1 より小さい場合は、 D i-1 とし
    て C1Di-1 を発生し、そうでない場合には、 Di-1 とし
    て C2Di-1 を発生し、 C1Di-2 が C2Di-2 より小さい場
    合は、 Di-2 として C1Di-2 を発生し、そうでない場合
    には、 Di-2 として C2Di-2 を発生することを特徴とす
    る請求項13に記載の同期／非同期データ検出装置。
  15. 【請求項１５】 前記多重化器が、 SL=2との条件下で、前記符号化データビットに基づい
    て、+2または-2が入力される場合は、BDi として１を発
    生し、０が入力される場合には、BDi として０を発生す
    ることを特徴とする請求項14に記載の同期／非同期デー
    タ検出装置。
JP10177495A 1997-06-25 1998-06-24 同期／非同期データ検出装置 Pending JPH1186445A (ja)

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