JPH1186579A - Ｅｅｐｒｏｍ装置 - Google Patents
Ｅｅｐｒｏｍ装置Info
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- JPH1186579A JPH1186579A JP24374397A JP24374397A JPH1186579A JP H1186579 A JPH1186579 A JP H1186579A JP 24374397 A JP24374397 A JP 24374397A JP 24374397 A JP24374397 A JP 24374397A JP H1186579 A JPH1186579 A JP H1186579A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 データの書き込み精度を向上させ、かつ、デ
ータの書き込みに要する時間を短縮したＥＥＰＲＯＭ装
置を提供する。 【解決手段】 コントロールゲートＦＧとドレインＤM
−ソースＳM間の伝導チャネルとの間にフローティング
ゲートＦＧを有するメモリトランジスタＭＴと、メモリ
トランジスタＭＴのドレインＤMにそのソースＳSが接続
された選択用トランジスタＳＴとでメモリセルが構成さ
れており、メモリトランジスタＭＴのスレッショルド電
圧がそのフローティングゲートＦＧに蓄積された電荷量
に応じて変化することを利用して、データを記憶するＥ
ＥＰＲＯＭ装置において、書き込むデータに応じて、選
択用トランジスタＳＴのゲートＧ及びドレインＤSに印
加する電圧を変化させてデータを書き込む。
ータの書き込みに要する時間を短縮したＥＥＰＲＯＭ装
置を提供する。 【解決手段】 コントロールゲートＦＧとドレインＤM
−ソースＳM間の伝導チャネルとの間にフローティング
ゲートＦＧを有するメモリトランジスタＭＴと、メモリ
トランジスタＭＴのドレインＤMにそのソースＳSが接続
された選択用トランジスタＳＴとでメモリセルが構成さ
れており、メモリトランジスタＭＴのスレッショルド電
圧がそのフローティングゲートＦＧに蓄積された電荷量
に応じて変化することを利用して、データを記憶するＥ
ＥＰＲＯＭ装置において、書き込むデータに応じて、選
択用トランジスタＳＴのゲートＧ及びドレインＤSに印
加する電圧を変化させてデータを書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの一
種であり、メモリセル毎に電気的にデータの書き換えが
可能なＥＥＰＲＯＭ（Ｅｒｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）装
置に関するものである。
種であり、メモリセル毎に電気的にデータの書き換えが
可能なＥＥＰＲＯＭ（Ｅｒｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）装
置に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ装置のメモリセルは、図６
に示すように、コントロールゲートＣＧとドレインＤM
−ソースＳM間のシリコン基板内の伝導チャネルとの間
にフローティングゲート（周囲と絶縁されたゲート）Ｆ
Ｇを有するＭＯＳ型ＦＥＴ（以下、「メモリトランジス
タ」と呼ぶ）ＭＴと、ＭＯＳ型ＦＥＴ（以下、「選択用
トランジスタ」と呼ぶ）ＳＴとで構成されており、コン
トロールゲートＣＧからみたメモリトランジスタＭＴの
スレッショルド電圧がフローティングゲートＦＧに蓄積
されている電荷量によって変化することを利用して、デ
ータを記憶するメモリである。尚、メモリトランジスタ
ＭＴのフローティングゲートＦＧとドレインＤMとの間
の絶縁体（酸化膜）の一部が薄くなっており、この部分
を介して、トンネル効果により、フローティングゲート
ＦＧに対して電子の注入及び放出が行われる。
に示すように、コントロールゲートＣＧとドレインＤM
−ソースＳM間のシリコン基板内の伝導チャネルとの間
にフローティングゲート（周囲と絶縁されたゲート）Ｆ
Ｇを有するＭＯＳ型ＦＥＴ（以下、「メモリトランジス
タ」と呼ぶ）ＭＴと、ＭＯＳ型ＦＥＴ（以下、「選択用
トランジスタ」と呼ぶ）ＳＴとで構成されており、コン
トロールゲートＣＧからみたメモリトランジスタＭＴの
スレッショルド電圧がフローティングゲートＦＧに蓄積
されている電荷量によって変化することを利用して、デ
ータを記憶するメモリである。尚、メモリトランジスタ
ＭＴのフローティングゲートＦＧとドレインＤMとの間
の絶縁体（酸化膜）の一部が薄くなっており、この部分
を介して、トンネル効果により、フローティングゲート
ＦＧに対して電子の注入及び放出が行われる。
【０００３】そして、メモリトランジスタＭＴのフロー
ティングゲートＦＧに蓄積される電荷量を制御して、通
常は、図７に示すように、メモリトランジスタＭＴのス
レッショルド電圧を２つの状態に分布させ、この２つの
分布にそれぞれ「０」、「１」を対応させることによっ
て、メモリセルに１ビットのデータを記憶している。
ティングゲートＦＧに蓄積される電荷量を制御して、通
常は、図７に示すように、メモリトランジスタＭＴのス
レッショルド電圧を２つの状態に分布させ、この２つの
分布にそれぞれ「０」、「１」を対応させることによっ
て、メモリセルに１ビットのデータを記憶している。
【０００４】また、最近では、記憶容量の増大の要請に
応えるべく、メモリセルに２ビット以上のデータを記憶
させる技術、いわゆる多値技術の開発が盛んになってい
る。例えば、メモリトランジスタＭＴのフローティング
ゲートＦＧに蓄積される電荷量を制御して、図８に示す
ように、メモリトランジスタＭＴのスレッショルド電圧
を４つの状態に分布させ、この４つの分布にそれぞれ
「００」、「０１」、「１０」、「１１」を対応させる
ことによって、メモリセルに２ビットのデータを記憶す
るのである。
応えるべく、メモリセルに２ビット以上のデータを記憶
させる技術、いわゆる多値技術の開発が盛んになってい
る。例えば、メモリトランジスタＭＴのフローティング
ゲートＦＧに蓄積される電荷量を制御して、図８に示す
ように、メモリトランジスタＭＴのスレッショルド電圧
を４つの状態に分布させ、この４つの分布にそれぞれ
「００」、「０１」、「１０」、「１１」を対応させる
ことによって、メモリセルに２ビットのデータを記憶す
るのである。
【０００５】さて、ＥＥＰＲＯＭ装置におけるメモリセ
ルへのデータの書き込み動作は以下の通りである。選択
用トランジスタＳＴのゲートＧ及びドレインＤSに高電
圧（例えば１５Ｖ）を印加し、メモリトランジスタＭＴ
のコントロールゲートＣＧを接地し、及び、メモリトラ
ンジスタＭＴのソースＳMをＯＰＥＮ（開放状態）にす
る。これにより、メモリトランジスタＭＴのフローティ
ングゲートＦＧから電子が放出される。
ルへのデータの書き込み動作は以下の通りである。選択
用トランジスタＳＴのゲートＧ及びドレインＤSに高電
圧（例えば１５Ｖ）を印加し、メモリトランジスタＭＴ
のコントロールゲートＣＧを接地し、及び、メモリトラ
ンジスタＭＴのソースＳMをＯＰＥＮ（開放状態）にす
る。これにより、メモリトランジスタＭＴのフローティ
ングゲートＦＧから電子が放出される。
【０００６】そして、書き込むデータに応じてフローテ
ィングゲートＦＧに蓄積される電荷量を制御する必要が
あるが、選択用トランジスタＳＴのゲートＧ及びドレイ
ンＤSに印加する高電圧を書き込むデータによらず一定
にし、上記書き込み動作時間を書き込むデータに応じて
変化させることによって、それを実現していた。
ィングゲートＦＧに蓄積される電荷量を制御する必要が
あるが、選択用トランジスタＳＴのゲートＧ及びドレイ
ンＤSに印加する高電圧を書き込むデータによらず一定
にし、上記書き込み動作時間を書き込むデータに応じて
変化させることによって、それを実現していた。
【０００７】具体的には、書き込み動作時間を長くすれ
ば、フローティングゲートＦＧから放出される電子が多
くなって、メモリトランジスタＭＴのスレッショルド電
圧の低下度は大きくなり、逆に、書き込み動作時間を短
くすれば、フローティングゲートＦＧから放出される電
子が少なくなって、メモリトランジスタＭＴのスレッシ
ョルド電圧の低下度は小さくなる。
ば、フローティングゲートＦＧから放出される電子が多
くなって、メモリトランジスタＭＴのスレッショルド電
圧の低下度は大きくなり、逆に、書き込み動作時間を短
くすれば、フローティングゲートＦＧから放出される電
子が少なくなって、メモリトランジスタＭＴのスレッシ
ョルド電圧の低下度は小さくなる。
【０００８】尚、書き込み動作を行う前には、消去動作
が行われ、これにより、フローティングゲートＦＧには
所定の電荷量が蓄積された状態になるようになってお
り、データの書き換えが可能となっている。
が行われ、これにより、フローティングゲートＦＧには
所定の電荷量が蓄積された状態になるようになってお
り、データの書き換えが可能となっている。
【０００９】
【発明が解決しようとする課題】このように、従来のＥ
ＥＰＲＯＭ装置では、書き込むデータに応じて書き込み
動作時間をコントロールしていたわけであるが、時間に
よるコントロールでは、プロセス的に見て、メモリトラ
ンジスタＭＴのスレッショルド電圧の分布がばらつきや
すく、その結果、データが化けてしまうという恐れがあ
った。また、書き込み動作時間をコントロールしている
ので、書き込むデータによっては書き込みに要する時間
が長かった。
ＥＰＲＯＭ装置では、書き込むデータに応じて書き込み
動作時間をコントロールしていたわけであるが、時間に
よるコントロールでは、プロセス的に見て、メモリトラ
ンジスタＭＴのスレッショルド電圧の分布がばらつきや
すく、その結果、データが化けてしまうという恐れがあ
った。また、書き込み動作時間をコントロールしている
ので、書き込むデータによっては書き込みに要する時間
が長かった。
【００１０】このように、従来のＥＥＰＲＯＭ装置は、
データの書き込み精度が悪いという問題と、データの書
き込みに要する時間が長いという問題とを抱えており、
これらの問題は多値化を進めれば進めるほど、すなわ
ち、メモリセルに記憶させるビット数を多くすればする
ほど顕著なものとなる。
データの書き込み精度が悪いという問題と、データの書
き込みに要する時間が長いという問題とを抱えており、
これらの問題は多値化を進めれば進めるほど、すなわ
ち、メモリセルに記憶させるビット数を多くすればする
ほど顕著なものとなる。
【００１１】そこで、本発明は、データの書き込み精度
を向上させ、かつ、データの書き込みに要する時間を短
縮したＥＥＰＲＯＭ装置を提供することを目的とする。
を向上させ、かつ、データの書き込みに要する時間を短
縮したＥＥＰＲＯＭ装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のＥＥＰＲＯＭ装置では、コントロールゲー
トとドレイン−ソース間の伝導チャネルとの間にフロー
ティングゲートを有するメモリトランジスタと、該メモ
リトランジスタのドレインにそのソースが接続された選
択用トランジスタとでメモリセルが構成されており、前
記メモリトランジスタのスレッショルド電圧が前記フロ
ーティングゲートに蓄積された電荷量に応じて変化する
ことを利用して、データを記憶するＥＥＰＲＯＭ装置に
おいて、書き込むデータに応じて、前記選択用トランジ
スタのゲート及びドレインに印加する電圧を変化させて
データを書き込む。
め、本発明のＥＥＰＲＯＭ装置では、コントロールゲー
トとドレイン−ソース間の伝導チャネルとの間にフロー
ティングゲートを有するメモリトランジスタと、該メモ
リトランジスタのドレインにそのソースが接続された選
択用トランジスタとでメモリセルが構成されており、前
記メモリトランジスタのスレッショルド電圧が前記フロ
ーティングゲートに蓄積された電荷量に応じて変化する
ことを利用して、データを記憶するＥＥＰＲＯＭ装置に
おいて、書き込むデータに応じて、前記選択用トランジ
スタのゲート及びドレインに印加する電圧を変化させて
データを書き込む。
【００１３】ここで、上記書き込み動作時間が一定であ
れば、メモリトランジスタＭＴのフローティングゲート
ＦＧに蓄積される電荷量は、選択用トランジスタＳＴの
ゲートＧ及びドレインＤSに印加される電圧に依存して
いる（但し、メモリセルトランジスタＭＴのコントロー
ルゲートＣＧ及びソースＳMに印加される電圧は一定と
する）。
れば、メモリトランジスタＭＴのフローティングゲート
ＦＧに蓄積される電荷量は、選択用トランジスタＳＴの
ゲートＧ及びドレインＤSに印加される電圧に依存して
いる（但し、メモリセルトランジスタＭＴのコントロー
ルゲートＣＧ及びソースＳMに印加される電圧は一定と
する）。
【００１４】したがって、以上の構成により、上記書き
込み動作時間を一定にしても、記憶するデータに応じて
メモリトランジスタＭＴのフローティングゲートＦＧに
蓄積される電荷量が制御される、すなわち、データを書
き込む際に、書き込むデータに関係なく、上記書き込み
動作時間を一定にすることができる。
込み動作時間を一定にしても、記憶するデータに応じて
メモリトランジスタＭＴのフローティングゲートＦＧに
蓄積される電荷量が制御される、すなわち、データを書
き込む際に、書き込むデータに関係なく、上記書き込み
動作時間を一定にすることができる。
【００１５】
【発明の実施の形態】以下に本発明の実施形態を図面を
参照しながら説明する。図１は本発明の一実施形態であ
るＥＥＰＲＯＭ装置のメモリセルアレイの一部分の回路
図である。同図において、Ｃ−１１、Ｃ−１２、Ｃ−２
１、Ｃ−２２は、図６に示したように、メモリトランジ
スタＭＴと選択用トランジスタＳＴとからなるメモリセ
ル、ＷＬ−１、ＷＬ−２はワードライン、ＣＬ−１、Ｃ
Ｌ−２はコントロールライン、ＢＬ−１、ＢＬ−２はビ
ットライン、ＳＬ−１、ＳＬ−２はソースラインであ
る。
参照しながら説明する。図１は本発明の一実施形態であ
るＥＥＰＲＯＭ装置のメモリセルアレイの一部分の回路
図である。同図において、Ｃ−１１、Ｃ−１２、Ｃ−２
１、Ｃ−２２は、図６に示したように、メモリトランジ
スタＭＴと選択用トランジスタＳＴとからなるメモリセ
ル、ＷＬ−１、ＷＬ−２はワードライン、ＣＬ−１、Ｃ
Ｌ−２はコントロールライン、ＢＬ−１、ＢＬ−２はビ
ットライン、ＳＬ−１、ＳＬ−２はソースラインであ
る。
【００１６】接続関係について説明すると、ワードライ
ンＷＬ−１にはメモリセルＣ−１１、Ｃ−１２内の選択
用トランジスタＳＴのゲートが接続されている。ワード
ラインＷＬ−２にはメモリセルＣ−２１、Ｃ−２２内の
選択用トランジスタＳＴのゲートが接続されている。コ
ントロールラインＣＬ−１にはメモリセルＣ−１１、Ｃ
−１２内のメモリトランジスタＭＴのコントロールゲー
トが接続されている。コントロールラインＣＬ−２には
メモリセルＣ−２１、Ｃ−２２内のメモリトランジスタ
ＭＴのコントロールゲートが接続されている。ビットラ
インＢＬ−１にはメモリセルＣ−１１、Ｃ−２１内の選
択用トランジスタＳＴのドレインが接続されている。ビ
ットラインＢＬ−２にはメモリセルＣ−１２、Ｃ−２２
内の選択用トランジスタＳＴのドレインが接続されてい
る。ソースラインＳＬ−１にはメモリセルＣ−１１、Ｃ
−１２、Ｃ−２１、Ｃ−２２内のメモリトランジスタＭ
Ｔのソースが接続されている。
ンＷＬ−１にはメモリセルＣ−１１、Ｃ−１２内の選択
用トランジスタＳＴのゲートが接続されている。ワード
ラインＷＬ−２にはメモリセルＣ−２１、Ｃ−２２内の
選択用トランジスタＳＴのゲートが接続されている。コ
ントロールラインＣＬ−１にはメモリセルＣ−１１、Ｃ
−１２内のメモリトランジスタＭＴのコントロールゲー
トが接続されている。コントロールラインＣＬ−２には
メモリセルＣ−２１、Ｃ−２２内のメモリトランジスタ
ＭＴのコントロールゲートが接続されている。ビットラ
インＢＬ−１にはメモリセルＣ−１１、Ｃ−２１内の選
択用トランジスタＳＴのドレインが接続されている。ビ
ットラインＢＬ−２にはメモリセルＣ−１２、Ｃ−２２
内の選択用トランジスタＳＴのドレインが接続されてい
る。ソースラインＳＬ−１にはメモリセルＣ−１１、Ｃ
−１２、Ｃ−２１、Ｃ−２２内のメモリトランジスタＭ
Ｔのソースが接続されている。
【００１７】以上の構成のメモリセルアレイに対して、
１つのメモリセルに２ビットのデータを記憶する場合を
例に挙げて、データを書き込む際の動作を説明する。メ
モリセルＣ−１１にデータを書き込む場合について説明
する。
１つのメモリセルに２ビットのデータを記憶する場合を
例に挙げて、データを書き込む際の動作を説明する。メ
モリセルＣ−１１にデータを書き込む場合について説明
する。
【００１８】まず、ワードラインＷＬ−１及びコントロ
ールラインＣＬ−１に高電圧ＶPPを印加する（高電圧Ｖ
PPは複数の値に設定可能となっているが、ここでは設定
可能な最高電圧ＶPP（ＭＡＸ）を印加する）とともに、
ビットラインＢＬ−１及びソースラインＳＬ−１を接地
する。
ールラインＣＬ−１に高電圧ＶPPを印加する（高電圧Ｖ
PPは複数の値に設定可能となっているが、ここでは設定
可能な最高電圧ＶPP（ＭＡＸ）を印加する）とともに、
ビットラインＢＬ−１及びソースラインＳＬ−１を接地
する。
【００１９】これにより、メモリセルＣ−１１におい
て、図２に示すように、メモリトランジスタＭＴのコン
トロールゲートＣＧ及び選択用トランジスタＳＴのゲー
トＧに高電圧ＶPP（ＭＡＸ）が印加されるとともに、選
択用トランジスタＳＴのドレインＤS及びメモリトラン
ジスタＭＴのソースＳMが接地されるので、メモリトラ
ンジスタＭＴのフローティングゲートＦＧに電子が注入
され、この結果、フローティングゲートＦＧは所定量の
電荷が蓄積された状態になり、メモリセルＣ−１１に記
憶されているデータが消去されることになる。
て、図２に示すように、メモリトランジスタＭＴのコン
トロールゲートＣＧ及び選択用トランジスタＳＴのゲー
トＧに高電圧ＶPP（ＭＡＸ）が印加されるとともに、選
択用トランジスタＳＴのドレインＤS及びメモリトラン
ジスタＭＴのソースＳMが接地されるので、メモリトラ
ンジスタＭＴのフローティングゲートＦＧに電子が注入
され、この結果、フローティングゲートＦＧは所定量の
電荷が蓄積された状態になり、メモリセルＣ−１１に記
憶されているデータが消去されることになる。
【００２０】このように、データの書き込みに先立っ
て、データの書き換えを可能にするために、データの書
き込み対象であるメモリセルに記憶しているデータを消
去する。尚、データが消去されたメモリセルでは、メモ
リトランジスタＭＴのコントロールゲートＣＧ−ソース
ＳM間の電圧ＶGSとドレインＤM−ソースＳM間の電流Ｉ
DSとの関係は図４に示す特性線ＴEとなって、メモリト
ランジスタＭＴのスレッショルド電圧が最も高くなる。
て、データの書き換えを可能にするために、データの書
き込み対象であるメモリセルに記憶しているデータを消
去する。尚、データが消去されたメモリセルでは、メモ
リトランジスタＭＴのコントロールゲートＣＧ−ソース
ＳM間の電圧ＶGSとドレインＤM−ソースＳM間の電流Ｉ
DSとの関係は図４に示す特性線ＴEとなって、メモリト
ランジスタＭＴのスレッショルド電圧が最も高くなる。
【００２１】以上の消去動作が完了すると、データの書
き込み動作に移行する。データの書き込み動作は以下の
通りである。コントロールラインＣＬ−１を接地し、ソ
ースラインＳＬ−１をＯＰＥＮにし、及び、ワードライ
ンＷＬ−１とビットラインＢＬ−１には書き込むデータ
に応じた値の高電圧ＶPPを印加し、以上の状態を一定時
間Ｔに渡って保持する。
き込み動作に移行する。データの書き込み動作は以下の
通りである。コントロールラインＣＬ−１を接地し、ソ
ースラインＳＬ−１をＯＰＥＮにし、及び、ワードライ
ンＷＬ−１とビットラインＢＬ−１には書き込むデータ
に応じた値の高電圧ＶPPを印加し、以上の状態を一定時
間Ｔに渡って保持する。
【００２２】これにより、メモリセルＣ−１１におい
て、一定時間Ｔに渡って、図３に示すように、メモリト
ランジスタＭＴのコントロールゲートＣＧは接地され、
メモリトランジスタＭＴのソースＳMはＯＰＥＮとな
り、及び、選択用トランジスタＳＴのゲートＧとドレイ
ンＤSに書き込むデータに応じた値の高電圧ＶPPが印加
されるので、メモリトランジスタＭＴのフローティング
ゲートＦＧから電子が放出される。
て、一定時間Ｔに渡って、図３に示すように、メモリト
ランジスタＭＴのコントロールゲートＣＧは接地され、
メモリトランジスタＭＴのソースＳMはＯＰＥＮとな
り、及び、選択用トランジスタＳＴのゲートＧとドレイ
ンＤSに書き込むデータに応じた値の高電圧ＶPPが印加
されるので、メモリトランジスタＭＴのフローティング
ゲートＦＧから電子が放出される。
【００２３】ここで、以上の書き込み動作において、高
電圧ＶPPが高いほど、フローティングゲートＦＧから放
出される電子が多く、メモリトランジスタＭＴのスレッ
ショルド電圧の低下度は大きくなり、逆に、高電圧ＶPP
が低いほど、フローティングゲートＦＧから放出される
電子は少なく、メモリトランジスタＭＴのスレッショル
ド電圧の低下度は小さくなる。したがって、高電圧ＶPP
は書き込むデータに応じた値となっていることからし
て、書き込むデータに応じてメモリトランジスタＭＴの
スレッショルド電圧が設定されることになる。
電圧ＶPPが高いほど、フローティングゲートＦＧから放
出される電子が多く、メモリトランジスタＭＴのスレッ
ショルド電圧の低下度は大きくなり、逆に、高電圧ＶPP
が低いほど、フローティングゲートＦＧから放出される
電子は少なく、メモリトランジスタＭＴのスレッショル
ド電圧の低下度は小さくなる。したがって、高電圧ＶPP
は書き込むデータに応じた値となっていることからし
て、書き込むデータに応じてメモリトランジスタＭＴの
スレッショルド電圧が設定されることになる。
【００２４】そして、上記書き込み動作において、本実
施形態では、２ビットデータ「１１」を書き込むときに
は高電圧ＶPPを１３Ｖとし、「１０」を書き込むときに
は高電圧ＶPPを１４Ｖとし、「０１」を書き込むときに
は高電圧ＶPPを１５Ｖとし、「００」を書き込むときに
は高電圧ＶPPを１６Ｖとする。
施形態では、２ビットデータ「１１」を書き込むときに
は高電圧ＶPPを１３Ｖとし、「１０」を書き込むときに
は高電圧ＶPPを１４Ｖとし、「０１」を書き込むときに
は高電圧ＶPPを１５Ｖとし、「００」を書き込むときに
は高電圧ＶPPを１６Ｖとする。
【００２５】また、本実施形態では、上記書き込み動作
における高電圧ＶPPの値をパラメータとした場合の、書
き込み動作時間（前記一定時間）Ｔとメモリトランジス
タＭＴのスレッショルド電圧Ｖthとの関係は図５に示す
ようになっており、書き込み動作時間が１０ｍｓｅｃの
場合、メモリトランジスタＭＴのスレッショルド電圧
は、ＶPPが１３Ｖで０ｍＶとなり、ＶPPが１４Ｖで−１
ｍＶとなり、ＶPPが１５Ｖで−２ｍＶとなり、ＶPPが１
６Ｖで−３ｍＶとなる。したがって、２ビットのデータ
「１１」、「１０」、「０１」、「００」を書き込んだ
後は、メモリトランジスタＭＴのコントロールゲートＣ
Ｇ−ソースＳM間の電圧ＶGSとドレインＤM−ソースＳM
間の電流ＩDSとの関係はそれぞれ図４に示す特性線
Ｔ11、Ｔ10、Ｔ01、Ｔ00となる。
における高電圧ＶPPの値をパラメータとした場合の、書
き込み動作時間（前記一定時間）Ｔとメモリトランジス
タＭＴのスレッショルド電圧Ｖthとの関係は図５に示す
ようになっており、書き込み動作時間が１０ｍｓｅｃの
場合、メモリトランジスタＭＴのスレッショルド電圧
は、ＶPPが１３Ｖで０ｍＶとなり、ＶPPが１４Ｖで−１
ｍＶとなり、ＶPPが１５Ｖで−２ｍＶとなり、ＶPPが１
６Ｖで−３ｍＶとなる。したがって、２ビットのデータ
「１１」、「１０」、「０１」、「００」を書き込んだ
後は、メモリトランジスタＭＴのコントロールゲートＣ
Ｇ−ソースＳM間の電圧ＶGSとドレインＤM−ソースＳM
間の電流ＩDSとの関係はそれぞれ図４に示す特性線
Ｔ11、Ｔ10、Ｔ01、Ｔ00となる。
【００２６】このようにして、２ビットの各データ毎に
メモリトランジスタＭＴのスレッショルド電圧が別々に
設定されるので、２ビットのデータが記憶されることに
なる。尚、メモリセルＣ−１１だけでなく、他のメモリ
セルＣ−１２、Ｃ−２１、Ｃ−２２、…に対しても、以
上の書き込み動作（書き込み動作に先立って行われる消
去動作も含む）が行われることにより、２ビットのデー
タが書き込まれて記憶される。
メモリトランジスタＭＴのスレッショルド電圧が別々に
設定されるので、２ビットのデータが記憶されることに
なる。尚、メモリセルＣ−１１だけでなく、他のメモリ
セルＣ−１２、Ｃ−２１、Ｃ−２２、…に対しても、以
上の書き込み動作（書き込み動作に先立って行われる消
去動作も含む）が行われることにより、２ビットのデー
タが書き込まれて記憶される。
【００２７】まとめると、本実施形態のＥＥＰＲＯＭ装
置では、書き込むデータに応じて選択用トランジスタＳ
ＴのゲートＧ及びドレインＤSに印加する電圧を変化さ
せることによって、書き込み動作時間を一定にしてデー
タを書き込んでいるのである。これにより、メモリトラ
ンジスタＭＴのスレッショルド電圧の分布のばらつきを
抑えることができ、データの書き込み精度を向上させる
ことができる。また、書き込み時間は書き込むデータに
よらず一定であるので、書き込み時間が短縮される。
置では、書き込むデータに応じて選択用トランジスタＳ
ＴのゲートＧ及びドレインＤSに印加する電圧を変化さ
せることによって、書き込み動作時間を一定にしてデー
タを書き込んでいるのである。これにより、メモリトラ
ンジスタＭＴのスレッショルド電圧の分布のばらつきを
抑えることができ、データの書き込み精度を向上させる
ことができる。また、書き込み時間は書き込むデータに
よらず一定であるので、書き込み時間が短縮される。
【００２８】尚、上記実施形態のＥＥＰＲＯＭ装置を、
１つのメモリセルに２ビットのデータを記憶させる場合
を例に挙げて説明したが、１つのメモリセルにより多く
のビット数のデータを記憶させる場合には、記憶させる
ビット数をｎとすると、上記高電圧ＶPPとして２n種類
の電圧を用意しておけば、書き込み動作時間を一定とし
てデータの書き込みを行うことができる。
１つのメモリセルに２ビットのデータを記憶させる場合
を例に挙げて説明したが、１つのメモリセルにより多く
のビット数のデータを記憶させる場合には、記憶させる
ビット数をｎとすると、上記高電圧ＶPPとして２n種類
の電圧を用意しておけば、書き込み動作時間を一定とし
てデータの書き込みを行うことができる。
【００２９】
【発明の効果】以上説明したように、本発明のＥＥＰＲ
ＯＭ装置では、選択用トランジスタのゲート及びドレイ
ンに印加する電圧を書き込むデータによって変化させて
いるので、書き込むデータによらず、書き込み時間を一
定にすることができ、これにより、書き込み時間をコン
トロールする必要はなくなり、データの書き込み精度が
向上するとともに、書き込み時間も短縮される。以上の
効果はメモリセルに記憶させるビット数が多くなればな
るほど大きなものとなる。
ＯＭ装置では、選択用トランジスタのゲート及びドレイ
ンに印加する電圧を書き込むデータによって変化させて
いるので、書き込むデータによらず、書き込み時間を一
定にすることができ、これにより、書き込み時間をコン
トロールする必要はなくなり、データの書き込み精度が
向上するとともに、書き込み時間も短縮される。以上の
効果はメモリセルに記憶させるビット数が多くなればな
るほど大きなものとなる。
【図１】 本発明の一実施形態であるＥＥＰＲＯＭ装置
のメモリアレイの一部分の回路図である。
のメモリアレイの一部分の回路図である。
【図２】 データの書き込みに先立って行われる消去動
作時のメモリセルの状態を示す図である。
作時のメモリセルの状態を示す図である。
【図３】 データの書き込み時のメモリセルの状態を示
す図である。
す図である。
【図４】 メモリトランジスタＭＴのコントロールゲー
トＣＧ−ソースＳM間の電圧ＶGSとドレインＤM−ソース
ＳM間の電流ＩDSとの関係を示す図である。
トＣＧ−ソースＳM間の電圧ＶGSとドレインＤM−ソース
ＳM間の電流ＩDSとの関係を示す図である。
【図５】 高電圧ＶPPをパラメータとした場合の、書き
込み動作時間ＴとメモリトランジスタＭＴのスレッショ
ルド電圧Ｖthとの関係を示す図である。
込み動作時間ＴとメモリトランジスタＭＴのスレッショ
ルド電圧Ｖthとの関係を示す図である。
【図６】 ＥＥＰＲＯＭ装置のメモリセルの構造を示す
図である。
図である。
【図７】 メモリセルに１ビットのデータを記憶させる
ときの、メモリトランジスタＭＴのスレッショルド電圧
の分布状態を示す図である。
ときの、メモリトランジスタＭＴのスレッショルド電圧
の分布状態を示す図である。
【図８】 メモリセルに２ビットのデータを記憶させる
ときの、メモリトランジスタＭＴのスレッショルド電圧
の分布状態を示す図である。
ときの、メモリトランジスタＭＴのスレッショルド電圧
の分布状態を示す図である。
ＭＴ メモリトランジスタ ＳＴ 選択用トランジスタ Ｃ−１１、Ｃ−１２、Ｃ−２１、Ｃ−２２ メモリセ
ル ＷＬ−１、ＷＬ−２ ワードライン ＣＬ−１、ＣＬ−２ コントロールライン ＢＬ−１、ＢＬ−２ ビットライン ＳＬ−１、ＳＬ−２ ソースライン
ル ＷＬ−１、ＷＬ−２ ワードライン ＣＬ−１、ＣＬ−２ コントロールライン ＢＬ−１、ＢＬ−２ ビットライン ＳＬ−１、ＳＬ−２ ソースライン
Claims (1)
- 【請求項１】 コントロールゲートとドレイン−ソース
間の伝導チャネルとの間にフローティングゲートを有す
るメモリトランジスタと、該メモリトランジスタのドレ
インにそのソースが接続された選択用トランジスタとで
メモリセルが構成されており、前記メモリトランジスタ
のスレッショルド電圧が前記フローティングゲートに蓄
積された電荷量に応じて変化することを利用して、デー
タを記憶するＥＥＰＲＯＭ装置において、書き込むデー
タに応じて、前記選択用トランジスタのゲート及びドレ
インに印加する電圧を変化させてデータを書き込むこと
を特徴とするＥＥＰＲＯＭ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24374397A JPH1186579A (ja) | 1997-09-09 | 1997-09-09 | Ｅｅｐｒｏｍ装置 |
| US09/137,100 US6195285B1 (en) | 1997-09-09 | 1998-08-20 | EEPROM device having a constant data writing duration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24374397A JPH1186579A (ja) | 1997-09-09 | 1997-09-09 | Ｅｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186579A true JPH1186579A (ja) | 1999-03-30 |
Family
ID=17108336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24374397A Pending JPH1186579A (ja) | 1997-09-09 | 1997-09-09 | Ｅｅｐｒｏｍ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6195285B1 (ja) |
| JP (1) | JPH1186579A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459616B1 (en) * | 2001-03-05 | 2002-10-01 | Microchip Technology Incorporated | Split common source on EEPROM array |
| JP4336342B2 (ja) * | 2005-12-16 | 2009-09-30 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| CN110546708B (zh) * | 2017-12-15 | 2023-04-21 | 成都锐成芯微科技股份有限公司 | 快闪存储器的编程电路、编程方法及快闪存储器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
| US5748530A (en) * | 1993-05-11 | 1998-05-05 | Nkk Corporation | Non-voltile memory device, non-volatile memory cell and method of adjusting the threshold value of the non-volatile memory cell and each of plural transistors |
| US5912842A (en) * | 1995-11-14 | 1999-06-15 | Programmable Microelectronics Corp. | Nonvolatile PMOS two transistor memory cell and array |
| JP3547245B2 (ja) * | 1996-02-01 | 2004-07-28 | シャープ株式会社 | 不揮発性メモリの多値書き込み方法 |
| JP3740212B2 (ja) * | 1996-05-01 | 2006-02-01 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| KR100223868B1 (ko) * | 1996-07-12 | 1999-10-15 | 구본준 | 비휘발성 메모리를 프로그램하는 방법 |
| JP3204119B2 (ja) * | 1996-09-30 | 2001-09-04 | 日本電気株式会社 | 不揮発性半導体メモリおよびそのデータ書込方法 |
-
1997
- 1997-09-09 JP JP24374397A patent/JPH1186579A/ja active Pending
-
1998
- 1998-08-20 US US09/137,100 patent/US6195285B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6195285B1 (en) | 2001-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070123 |