JPH0750556B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0750556B2 JPH0750556B2 JP13956385A JP13956385A JPH0750556B2 JP H0750556 B2 JPH0750556 B2 JP H0750556B2 JP 13956385 A JP13956385 A JP 13956385A JP 13956385 A JP13956385 A JP 13956385A JP H0750556 B2 JPH0750556 B2 JP H0750556B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置、特に絶縁ゲート型電界効果
型トランジスタを主な構成要素とする電気的書込み／消
去可能な読出し専用の半導体記憶装置に関する。
型トランジスタを主な構成要素とする電気的書込み／消
去可能な読出し専用の半導体記憶装置に関する。
第３図は、絶縁ゲート型電界効果型トランジスタ（以
下、IGFETという）を用いた、電気的書込み／消去可能
な読出し専用の半導体記憶装置（以下、EEPROMという）
において、電界により絶縁膜を通して電子または正孔を
通過させる方式により書込み／消去を行なう浮遊ゲート
型IGFETを記憶素子として用いた場合のメモリーセルの
構成を示す回路図である。
下、IGFETという）を用いた、電気的書込み／消去可能
な読出し専用の半導体記憶装置（以下、EEPROMという）
において、電界により絶縁膜を通して電子または正孔を
通過させる方式により書込み／消去を行なう浮遊ゲート
型IGFETを記憶素子として用いた場合のメモリーセルの
構成を示す回路図である。
メモリーセルＭは、Ｎチャネル型エンハンスメント型の
選択用IGFET（以下、選択用セルという）QXと、実際
に、“0"または“1"を記憶する浮遊ゲート型IGFET（以
下、記憶用セルという）QGが直列に接続されて構成され
ている。QKは、記憶用セルQGのＸアドレスを指定する選
択用Ｎチャネル型エンハンスメント型IGFET（以下、NE
−IGFETという）、QYは、メモリーセルＭのＹアドレス
を指定する選択用NE−IGFET、QSは、記憶用セルQGのＹ
アドレスを指定する選択用NE−IGFET、QDは、書込みモ
ード時に導通するNE−IGFETである。ＸはＸアドレス
線、ＹはＹアドレス線をす。Ｄはデータ入力線を示す。
また、Ｐは書込みモード時、消去モード時、読出しモー
ド時に記憶用セルQGのドレインＥに所望の電圧が印加さ
れるように制御された電圧が印加される点（ノード）、
CGは書込みモード時、消去モード時、読出しモード時
に、記憶用セルQGのゲートに所望の電圧が印加されるよ
うに制御された電圧が印加される点で、コントロールゲ
ート電圧制御回路Ｎの出力が接続されている。Ｓは書込
みモード時、消去モード時、読出しモード時に記憶用セ
ルQGのソースに所望の電圧が印加されるように制御され
た電圧が印加される点である。
選択用IGFET（以下、選択用セルという）QXと、実際
に、“0"または“1"を記憶する浮遊ゲート型IGFET（以
下、記憶用セルという）QGが直列に接続されて構成され
ている。QKは、記憶用セルQGのＸアドレスを指定する選
択用Ｎチャネル型エンハンスメント型IGFET（以下、NE
−IGFETという）、QYは、メモリーセルＭのＹアドレス
を指定する選択用NE−IGFET、QSは、記憶用セルQGのＹ
アドレスを指定する選択用NE−IGFET、QDは、書込みモ
ード時に導通するNE−IGFETである。ＸはＸアドレス
線、ＹはＹアドレス線をす。Ｄはデータ入力線を示す。
また、Ｐは書込みモード時、消去モード時、読出しモー
ド時に記憶用セルQGのドレインＥに所望の電圧が印加さ
れるように制御された電圧が印加される点（ノード）、
CGは書込みモード時、消去モード時、読出しモード時
に、記憶用セルQGのゲートに所望の電圧が印加されるよ
うに制御された電圧が印加される点で、コントロールゲ
ート電圧制御回路Ｎの出力が接続されている。Ｓは書込
みモード時、消去モード時、読出しモード時に記憶用セ
ルQGのソースに所望の電圧が印加されるように制御され
た電圧が印加される点である。
実際のEEPROMにおいては、メモリーセルがマトリクス状
に配列されるが、ここでは省略し、第３図に示すメモリ
ーセルＭがアドレス線X,Yにより選択されたとして話し
を進める。第３図の各点の電圧、各信号の電圧、記憶用
セルQGの状態を書込みモード時、消去モード時、読出し
モード時の各場合について説明する。なお、説明を簡単
にするために、NE−IGFET QS、QK、QY、QX、QDのしきい
値電圧は同一で、VT1とする。また、書込み電圧、消去
電圧は共にVPPとし、電源電圧はVCCとする。さらに、絶
縁膜を通過する電荷は電子とする。
に配列されるが、ここでは省略し、第３図に示すメモリ
ーセルＭがアドレス線X,Yにより選択されたとして話し
を進める。第３図の各点の電圧、各信号の電圧、記憶用
セルQGの状態を書込みモード時、消去モード時、読出し
モード時の各場合について説明する。なお、説明を簡単
にするために、NE−IGFET QS、QK、QY、QX、QDのしきい
値電圧は同一で、VT1とする。また、書込み電圧、消去
電圧は共にVPPとし、電源電圧はVCCとする。さらに、絶
縁膜を通過する電荷は電子とする。
（Ａ）書込みモード 点Ｐには書込み電圧VPPが、点CGには書込みモード時、
後述するように、コントロールゲート電圧制御回路Ｎの
出力が“L"になるので、接地電位が、点Ｓには電源電圧
VCCが、データ入力線Ｄには書込み電圧VPPがそれぞれ印
加される。Ｘアドレス線Ｘ、Ｙアドレス線Ｙは共に書込
み電圧VPPが印加される。従って、記憶用セルQGのドレ
インＥには電圧〔VPP−VT1〕５が印加され、ゲートには
接地電位が印加されるので、電子が浮遊ゲートから放出
され、浮遊ゲートが正に帯電し、記憶用セルQGのしきい
値電圧は、読出しモード時に記憶用セルQGのゲートに印
加される読出し電圧VRよりも低くなる。書込まれた記憶
用セルQGのしきい値電圧をVTM（Ｗ）とし、“1"が書込
まれていると定義する。
後述するように、コントロールゲート電圧制御回路Ｎの
出力が“L"になるので、接地電位が、点Ｓには電源電圧
VCCが、データ入力線Ｄには書込み電圧VPPがそれぞれ印
加される。Ｘアドレス線Ｘ、Ｙアドレス線Ｙは共に書込
み電圧VPPが印加される。従って、記憶用セルQGのドレ
インＥには電圧〔VPP−VT1〕５が印加され、ゲートには
接地電位が印加されるので、電子が浮遊ゲートから放出
され、浮遊ゲートが正に帯電し、記憶用セルQGのしきい
値電圧は、読出しモード時に記憶用セルQGのゲートに印
加される読出し電圧VRよりも低くなる。書込まれた記憶
用セルQGのしきい値電圧をVTM（Ｗ）とし、“1"が書込
まれていると定義する。
（Ｂ）消去モード 点Ｐには電源電圧VCCが、点CGには消去モード時後述す
るように、コントロールゲート電圧制御回路Ｎの出力が
〔VPP−VT1〕になるので、〔VPP−VT1〕が、点Ｓには接
地電位が、データ入力線Ｄには接地電位がそれぞれ印加
される。Ｘアドレス線Ｘ、Ｙアドレス線Ｙは共に消去電
圧VPPが印加される。従って、記憶用セルQGのドレイン
Ｅには接地電位が印加され、ゲートには〔VPP−VT1〕の
電圧が印加されるので、電子がドレインＥから浮遊ゲー
トに注入され、浮遊ゲートが負に帯電し、記憶用セルQG
のしきい値電圧は、読出しモード時に記憶用セルQGのゲ
ートに印加される読出し電圧VRよりも高くなる。消去さ
れた記憶用セルのしきい値電圧をVTM（Ｅ）とし、“0"
が書込まれていると定義する。
るように、コントロールゲート電圧制御回路Ｎの出力が
〔VPP−VT1〕になるので、〔VPP−VT1〕が、点Ｓには接
地電位が、データ入力線Ｄには接地電位がそれぞれ印加
される。Ｘアドレス線Ｘ、Ｙアドレス線Ｙは共に消去電
圧VPPが印加される。従って、記憶用セルQGのドレイン
Ｅには接地電位が印加され、ゲートには〔VPP−VT1〕の
電圧が印加されるので、電子がドレインＥから浮遊ゲー
トに注入され、浮遊ゲートが負に帯電し、記憶用セルQG
のしきい値電圧は、読出しモード時に記憶用セルQGのゲ
ートに印加される読出し電圧VRよりも高くなる。消去さ
れた記憶用セルのしきい値電圧をVTM（Ｅ）とし、“0"
が書込まれていると定義する。
（Ｃ）読出しモード 点Ｐには電源電圧VCCが、点CGには読出しモード時後述
するように、コントロールゲート電圧制御回路Ｎの出力
が読出し電圧VRになるので、〔VR〕が、点Ｓには接地電
位が、データ入力線Ｄには接地電位がそれぞれ印加され
る。Ｘアドレス線Ｘ、Ｙアドレス線Ｙは共に電源電圧V
CCが印加される。従って、記憶用セルQGのドレインＥは
点Ａに電気的に接続され、ゲートには読出し電圧VRが印
加され、記憶用セルQGに書込まれた情報がセンスアンプ
回路により読出される。
するように、コントロールゲート電圧制御回路Ｎの出力
が読出し電圧VRになるので、〔VR〕が、点Ｓには接地電
位が、データ入力線Ｄには接地電位がそれぞれ印加され
る。Ｘアドレス線Ｘ、Ｙアドレス線Ｙは共に電源電圧V
CCが印加される。従って、記憶用セルQGのドレインＥは
点Ａに電気的に接続され、ゲートには読出し電圧VRが印
加され、記憶用セルQGに書込まれた情報がセンスアンプ
回路により読出される。
以上述べたように、“1"が書込まれた記憶用セルQGのし
きい値電圧はVTM（Ｗ）となり、読出し電圧VRよりも低
くなるので、読出しモード時に、“1"が書込まれた記憶
用セルQGを含むメモリーセルＭが選択された場合、選択
された記憶用セルQGは導通となる。また、“0"が書込ま
れた記憶用セルQGのしきい値電圧はVTM（Ｅ）となり、
読出し電圧VRよりも高くなるので、読出しモード時に、
“0"が書込まれた記憶用セルQGを含むメモリーセルＭが
選択された場合、選択された記憶用セルQGは非導通とな
る。
きい値電圧はVTM（Ｗ）となり、読出し電圧VRよりも低
くなるので、読出しモード時に、“1"が書込まれた記憶
用セルQGを含むメモリーセルＭが選択された場合、選択
された記憶用セルQGは導通となる。また、“0"が書込ま
れた記憶用セルQGのしきい値電圧はVTM（Ｅ）となり、
読出し電圧VRよりも高くなるので、読出しモード時に、
“0"が書込まれた記憶用セルQGを含むメモリーセルＭが
選択された場合、選択された記憶用セルQGは非導通とな
る。
第４図は書込み−消去のくり返し回数（Ｎ（cyc））に
対する消去された記憶用セルのしきい値電圧VTM（Ｅ）
の変化（曲線E1で示す）と、書込まれた記憶用セルのし
きい値電圧VTM（Ｗ）の変化（曲線W1,W1Wで示す）を示
したものである。
対する消去された記憶用セルのしきい値電圧VTM（Ｅ）
の変化（曲線E1で示す）と、書込まれた記憶用セルのし
きい値電圧VTM（Ｗ）の変化（曲線W1,W1Wで示す）を示
したものである。
EEPROMに用いられる記憶用セルは、書込み−消去のくり
返しを一定以上行なうと、電子が基板とゲート酸化膜、
またはフローティングゲートとゲート酸化膜との界面に
トラップされ、第４図に示したように、VTM（Ｅ）とVTM
（Ｗ）の幅（VTM（Ｅ）＋|VTM（Ｗ）｜）がくり返し回
数が多くなるほど狭くなることが知られている。ここで
はVTM（E1）を消去された記憶用セルの初期のしきい値
電圧、VTM（E2）を書込み−消去のくり返しを規格に示
す回数（Ｎ（LIM））行なった後の消去された記憶用セ
ルのしきい値電圧、VTM（W1）を書込まれた記憶用セル
の初期のしきい値電圧、VTM（W2）を書込み−消去のく
り返しを規格に示す回数（Ｎ（LIM））行なった後の書
込まれた記憶用セルのしきい値電圧とし、以下それぞ
れ、VTM（E1）、VTM（E2）、VTM（W1）、VTM（W2）とい
う。また、書込み、消去を１回も行なっていない記憶用
セルのしきい値電圧をVTM（０）とし、以下VTM（０）と
いう。
返しを一定以上行なうと、電子が基板とゲート酸化膜、
またはフローティングゲートとゲート酸化膜との界面に
トラップされ、第４図に示したように、VTM（Ｅ）とVTM
（Ｗ）の幅（VTM（Ｅ）＋|VTM（Ｗ）｜）がくり返し回
数が多くなるほど狭くなることが知られている。ここで
はVTM（E1）を消去された記憶用セルの初期のしきい値
電圧、VTM（E2）を書込み−消去のくり返しを規格に示
す回数（Ｎ（LIM））行なった後の消去された記憶用セ
ルのしきい値電圧、VTM（W1）を書込まれた記憶用セル
の初期のしきい値電圧、VTM（W2）を書込み−消去のく
り返しを規格に示す回数（Ｎ（LIM））行なった後の書
込まれた記憶用セルのしきい値電圧とし、以下それぞ
れ、VTM（E1）、VTM（E2）、VTM（W1）、VTM（W2）とい
う。また、書込み、消去を１回も行なっていない記憶用
セルのしきい値電圧をVTM（０）とし、以下VTM（０）と
いう。
読出し電圧VRは以下１、２、３を満足するように設定さ
れる。
れる。
１、 書込み−消去のくり返しをＮ（LIM）回行なった
後に読出しモードになり、消去された記憶用セルが選択
され、読出し電圧が記憶用セルのゲートに印加されて
も、記憶用セルが非導通になり、センスアンプ回路がこ
れを検出して、出力が“0"となる。（VR＜VTM（E2）） 2. 書込み−消去のくり返しをＮ（LIM）回行なった後
に読出しモードになり、書込まれた記憶用セルが選択さ
れ、読出し電圧が記憶用セルのゲートに印加されると、
記憶用セルが導通し、センスアンプ回路がこれを検出し
て、出力が“1"となる。（VR＞VTM（W2）） 3. 書込み−消去のくり返しをＮ（LIM）回行なった後
に読出しモードになり、消去された記憶用セルが選択さ
れても、書込まれた記憶用セルが選択されても、EEPROM
の読出しスピードが規格を満足する。
後に読出しモードになり、消去された記憶用セルが選択
され、読出し電圧が記憶用セルのゲートに印加されて
も、記憶用セルが非導通になり、センスアンプ回路がこ
れを検出して、出力が“0"となる。（VR＜VTM（E2）） 2. 書込み−消去のくり返しをＮ（LIM）回行なった後
に読出しモードになり、書込まれた記憶用セルが選択さ
れ、読出し電圧が記憶用セルのゲートに印加されると、
記憶用セルが導通し、センスアンプ回路がこれを検出し
て、出力が“1"となる。（VR＞VTM（W2）） 3. 書込み−消去のくり返しをＮ（LIM）回行なった後
に読出しモードになり、消去された記憶用セルが選択さ
れても、書込まれた記憶用セルが選択されても、EEPROM
の読出しスピードが規格を満足する。
また、〔VTM（E1）−VTM（０）〕と〔VTM（０）−V
TM（W1）〕の値は、書込み、消去電圧VPPが定まれば、
記憶用セルのデバイス特性により決定され、消去モード
時に記憶用セルのフローティングゲートに注入された電
子が書込みモード時に完全に放出されると仮定するとV
TM（E1）とVTM（W1）はVTM（０）に対して互いに対称に
なるので、一般に、読出しモード時、コントロールゲー
ト電圧制御回路の出力は、VTM（０）（VR＝VTM（０））
に設定される。（VR＝VTM（０）） 例えばVTM（０）＝1Vの時VTM（E1）＝6V、VTM（W1）＝
−4VとするとVR＝VTM（０）＝1Vに設定される。
TM（W1）〕の値は、書込み、消去電圧VPPが定まれば、
記憶用セルのデバイス特性により決定され、消去モード
時に記憶用セルのフローティングゲートに注入された電
子が書込みモード時に完全に放出されると仮定するとV
TM（E1）とVTM（W1）はVTM（０）に対して互いに対称に
なるので、一般に、読出しモード時、コントロールゲー
ト電圧制御回路の出力は、VTM（０）（VR＝VTM（０））
に設定される。（VR＝VTM（０）） 例えばVTM（０）＝1Vの時VTM（E1）＝6V、VTM（W1）＝
−4VとするとVR＝VTM（０）＝1Vに設定される。
第５図は半導体記憶装置に用いられる第３図Ｎで示すコ
ントロールゲート電圧制御回路の従来例を示したもので
ある。
ントロールゲート電圧制御回路の従来例を示したもので
ある。
Ｐは書込みモードと消去モード時に書込み、消去電圧V
PPが、読出しモード時に電源電圧VCCが印加される点
（ノード）である。信号ERAは、消去モード時に“H"と
なり他のモードの時は“L"になる信号である。Ｓは消去
モード時に動作し、点Ａの電圧を高電圧（VPP1）まで昇
圧する昇圧回路である。書込みモードと読出しモード時
は、点Ａの電圧は“L"になる。以後、VPP1＝VPPとして
話しを進める。信号Ｒ＋Ｗは、読出しモードと書込みモ
ード時に“H"になり、消去モード時は“L"になる信号で
ある。Q21は、ドレインが点ｐに、ゲートが昇圧回路Ｓ
の出力である点Ａに、ソースが出力CG1に接続されたNE
−IGFET、Q22は、ドレインが出力CG1に、ゲートが信号
Ｒ＋Ｗに、ソースが接地に接続されたNE−IGFETであ
る。以後、NE−IGFETのしきい値はすべてVT1として話し
を進める。
PPが、読出しモード時に電源電圧VCCが印加される点
（ノード）である。信号ERAは、消去モード時に“H"と
なり他のモードの時は“L"になる信号である。Ｓは消去
モード時に動作し、点Ａの電圧を高電圧（VPP1）まで昇
圧する昇圧回路である。書込みモードと読出しモード時
は、点Ａの電圧は“L"になる。以後、VPP1＝VPPとして
話しを進める。信号Ｒ＋Ｗは、読出しモードと書込みモ
ード時に“H"になり、消去モード時は“L"になる信号で
ある。Q21は、ドレインが点ｐに、ゲートが昇圧回路Ｓ
の出力である点Ａに、ソースが出力CG1に接続されたNE
−IGFET、Q22は、ドレインが出力CG1に、ゲートが信号
Ｒ＋Ｗに、ソースが接地に接続されたNE−IGFETであ
る。以後、NE−IGFETのしきい値はすべてVT1として話し
を進める。
第５図を用いて、消去モード時、書込みモード時、読出
しモード時に従来例のコントロールゲート電圧制御回路
の出力CG1に出力される電圧について説明する。
しモード時に従来例のコントロールゲート電圧制御回路
の出力CG1に出力される電圧について説明する。
消去モード時、点Ａの電圧はVPPまで上昇し、NE−IGFET
Q21が導通し、NE−IGFET Q22が非導通になるので、出
力CG1の電圧は〔VPP−VT1〕になる。書込みモード時と
読出しモード時、点Ａの電圧は“L"となり、信号Ｒ＋Ｗ
は“H"になるのでNE−IGFET Q21が非導通、NE−IGFET Q
22が導通になるので出力CG1の電圧は接地電位になる。
このコントロールゲート電圧制御回路Ｎの出力は読出し
モード接地置電位になるので、VR＝0Vに設定される。
Q21が導通し、NE−IGFET Q22が非導通になるので、出
力CG1の電圧は〔VPP−VT1〕になる。書込みモード時と
読出しモード時、点Ａの電圧は“L"となり、信号Ｒ＋Ｗ
は“H"になるのでNE−IGFET Q21が非導通、NE−IGFET Q
22が導通になるので出力CG1の電圧は接地電位になる。
このコントロールゲート電圧制御回路Ｎの出力は読出し
モード接地置電位になるので、VR＝0Vに設定される。
本従来例の場合、読出しモード時、コントロールゲート
電圧制御回路Ｎの出力CG1が接地電位になるので、読出
しモード時、書込まれた記憶用セルQGが選択された場
合、書込まれた記憶用セルQGに流れる電流が少なくな
り、センスアンプ回路の動作スピードが低速になること
を例をあげて説明する。本従来例の場合、VTM（０）＝0
Vになるように、記憶用セルQGに、記憶用セルQG以外の
周辺のIGFETとは独立にしきい値電圧を制御する工程
（以下、セルチャネルドープという）を行ない、VPP＝2
1Vの時、書込まれた記憶用セルQGのしきい値VTM（Ｗ）
がVTM（W1）＝−4Vになるとすると、書込まれた記憶用
セルQGに流れる電流IONは、以下、（ａ）、（ｂ）の理
由から（１）式で表わされ、一般に数十μＡ程度となり
少ない。
電圧制御回路Ｎの出力CG1が接地電位になるので、読出
しモード時、書込まれた記憶用セルQGが選択された場
合、書込まれた記憶用セルQGに流れる電流が少なくな
り、センスアンプ回路の動作スピードが低速になること
を例をあげて説明する。本従来例の場合、VTM（０）＝0
Vになるように、記憶用セルQGに、記憶用セルQG以外の
周辺のIGFETとは独立にしきい値電圧を制御する工程
（以下、セルチャネルドープという）を行ない、VPP＝2
1Vの時、書込まれた記憶用セルQGのしきい値VTM（Ｗ）
がVTM（W1）＝−4Vになるとすると、書込まれた記憶用
セルQGに流れる電流IONは、以下、（ａ）、（ｂ）の理
由から（１）式で表わされ、一般に数十μＡ程度となり
少ない。
（ａ）、センスアンプ回路は読出しモード時、記憶用セ
ルに誤書込みが起こらないように、記憶用セルのドレイ
ンに十分低い電圧、例えば1Vが印加されるように設計さ
れているので、記憶用セルは３極管領域で動作する。
ルに誤書込みが起こらないように、記憶用セルのドレイ
ンに十分低い電圧、例えば1Vが印加されるように設計さ
れているので、記憶用セルは３極管領域で動作する。
（ｂ）、記憶用セルはフローティングゲートを有してい
るので、コントロールゲートからみたゲート容量値は小
さい。
るので、コントロールゲートからみたゲート容量値は小
さい。
ただし、VR:読出し電圧、 μ：移動度、Cox:コントロールゲートからみた記憶用セ
ルのゲート容量値、 VD:記憶用セルに印加されるドレイン電圧 例えば、 μ＝440cm2/V・sec、Cox＝２×104PF/cm2とすると本従
来例のコントロールゲート電圧制御回路Ｎを用いた場
合、書込まれた記憶用セルQGに流れる電流IONは、ION1
＝46.2μＡになる。本従来例のコントロールゲート電圧
制御回路Ｎは、回路構成は簡単であるが、VR＝0Vに設定
されるので、〔VR−VTM（Ｗ）〕の値が小さいので
（１）式より、書込まれた記憶用セルQGに流れる電流は
少ない。記憶用セルQGに流れる電流は、以下（１）、
（２）の理由により設計値よりもさらに少なくなる。
ルのゲート容量値、 VD:記憶用セルに印加されるドレイン電圧 例えば、 μ＝440cm2/V・sec、Cox＝２×104PF/cm2とすると本従
来例のコントロールゲート電圧制御回路Ｎを用いた場
合、書込まれた記憶用セルQGに流れる電流IONは、ION1
＝46.2μＡになる。本従来例のコントロールゲート電圧
制御回路Ｎは、回路構成は簡単であるが、VR＝0Vに設定
されるので、〔VR−VTM（Ｗ）〕の値が小さいので
（１）式より、書込まれた記憶用セルQGに流れる電流は
少ない。記憶用セルQGに流れる電流は、以下（１）、
（２）の理由により設計値よりもさらに少なくなる。
（１）、記憶用セルQGには、記憶用セルQG以外の周辺の
IGFETとは独立にセルチャネルドープを行なうので、注
入量がばらきし、VTM（０）の値が正にシフトすると、V
TM（W1）の値も同様に正にシフトするので、〔VR−VTM
（０）〕の値が設計値よりも小さくなり、書込まれた記
憶用セルQGに流れる電流が設計値よりも少なくなる。
IGFETとは独立にセルチャネルドープを行なうので、注
入量がばらきし、VTM（０）の値が正にシフトすると、V
TM（W1）の値も同様に正にシフトするので、〔VR−VTM
（０）〕の値が設計値よりも小さくなり、書込まれた記
憶用セルQGに流れる電流が設計値よりも少なくなる。
（２）、書込み−消去のくり返しをＮ（LIM）回行なっ
た後に、読出しモードになり、書込まれた記憶用セルQG
が選択された場合、しきい値電圧がVTM（W1）からV
TM（W2）に変化するので、書込まれた記憶用セルQGに流
れる電流が設計値よりも少なくなる（以下、書込み−消
去のくり返しによる記憶用セルの特性の劣化という）。
た後に、読出しモードになり、書込まれた記憶用セルQG
が選択された場合、しきい値電圧がVTM（W1）からV
TM（W2）に変化するので、書込まれた記憶用セルQGに流
れる電流が設計値よりも少なくなる（以下、書込み−消
去のくり返しによる記憶用セルの特性の劣化という）。
セルチャネルドープの注入量がばらつき、VTM（０）の
値が正にシフトした場合の書込み−消去のくり返し回数
に対する書込まれた記憶用セルQGのしきい値電圧V
TM（Ｗ）の変化を第４図のW1Wは示している。セルチャ
ネルドープの注入量がばらつき、書込まれた記憶用セル
QGの初期のしきい値電圧をVTM（W3）とし、例としてVTM
（W3）＝−3.5Vとすると、〔VR−VTM（Ｗ）〕＝−3.5V
となり、センスアンプ回路が検出できる最小の、書込ま
れた記憶用セルQGに流れる電流IONを20μＡとすると、
本従来例のコントロールゲート電圧制御回路を用いた場
合、書込み−消去のくり返しを規格に示す回数Ｎ（LI
M）回行なった後に読出しモードになり、書込まれた記
憶用セルQGが選択された場合、センスアンプ回路が正常
動作するためには書込み−消去のくり返しをＮ（LIM）
回行なった後の記憶用セルのしきい値電圧の値は（２）
式を満足する必要があり、記憶用セルQGのデバイス特性
が悪いと、書込み−消去のくり返しをＮ（LIM）回行な
った後に読出しモードになり、書込まれた記憶用セルが
選択された場合、書込まれた記憶用セルQGに流れる電流
が少ないので、センスアンプ回路が“1"の状態を検出で
きなくなる。
値が正にシフトした場合の書込み−消去のくり返し回数
に対する書込まれた記憶用セルQGのしきい値電圧V
TM（Ｗ）の変化を第４図のW1Wは示している。セルチャ
ネルドープの注入量がばらつき、書込まれた記憶用セル
QGの初期のしきい値電圧をVTM（W3）とし、例としてVTM
（W3）＝−3.5Vとすると、〔VR−VTM（Ｗ）〕＝−3.5V
となり、センスアンプ回路が検出できる最小の、書込ま
れた記憶用セルQGに流れる電流IONを20μＡとすると、
本従来例のコントロールゲート電圧制御回路を用いた場
合、書込み−消去のくり返しを規格に示す回数Ｎ（LI
M）回行なった後に読出しモードになり、書込まれた記
憶用セルQGが選択された場合、センスアンプ回路が正常
動作するためには書込み−消去のくり返しをＮ（LIM）
回行なった後の記憶用セルのしきい値電圧の値は（２）
式を満足する必要があり、記憶用セルQGのデバイス特性
が悪いと、書込み−消去のくり返しをＮ（LIM）回行な
った後に読出しモードになり、書込まれた記憶用セルが
選択された場合、書込まれた記憶用セルQGに流れる電流
が少ないので、センスアンプ回路が“1"の状態を検出で
きなくなる。
|VTM（W1）−VTM（W2）｜≧2V ‥‥（２） センスアンプ回路の動作スピードがEEPROMの動作スピー
ドに占める割合は大きく、EEPROMの動作スピードを高速
にするためには、センスアンプ回路の動作スピードを高
速にする必要がある。センスアンプ回路は図示していな
いが、数PFと大きな容量が付加されるディジット線の電
圧変化を検出する回路により構成される。書込まれた記
憶用セルQGが選択された場合、センスアンプ回路の動作
スピードt senceは（３）式のように書ける。
ドに占める割合は大きく、EEPROMの動作スピードを高速
にするためには、センスアンプ回路の動作スピードを高
速にする必要がある。センスアンプ回路は図示していな
いが、数PFと大きな容量が付加されるディジット線の電
圧変化を検出する回路により構成される。書込まれた記
憶用セルQGが選択された場合、センスアンプ回路の動作
スピードt senceは（３）式のように書ける。
ただし、Cdigit:ディジット線に付加される容量、ION:
書込まれた記憶用セルQGに流れる電流値、ΔV:書込まれ
た記憶用セルQGが選択された場合、センスアンプが検出
できるディジット線の電圧差 （３）式より、センスアンプ回路を高速に動作させるた
めには、書込まれた記憶用セルに流れる電流IONを多く
する必要がある。本従来例のコントロールゲート電圧制
御回路Ｎは、読出し電圧がVR＝0Vに設定されているの
で、〔VR−VTM（Ｗ）〕の値が小さいので電流値IONが少
なくなり、高速度が要求されるEEPROMに適さない。
書込まれた記憶用セルQGに流れる電流値、ΔV:書込まれ
た記憶用セルQGが選択された場合、センスアンプが検出
できるディジット線の電圧差 （３）式より、センスアンプ回路を高速に動作させるた
めには、書込まれた記憶用セルに流れる電流IONを多く
する必要がある。本従来例のコントロールゲート電圧制
御回路Ｎは、読出し電圧がVR＝0Vに設定されているの
で、〔VR−VTM（Ｗ）〕の値が小さいので電流値IONが少
なくなり、高速度が要求されるEEPROMに適さない。
以上述べたように、従来例のコントロールゲート電圧制
御回路は出力が読出しモード時、接地電位になるように
設計されているので、記憶用セルの読出し電圧VRがVR＝
0Vに設定され、読出し電圧VRと書込まれた記憶用セルの
しきい値電圧の差が大きくとれないので、書込まれた記
憶用セルに流れる電流が少なくなり、 1. 高速度が要求されるEEPROMに適さない、 2. センスアンプ回路が正常動作するための書込み−消
去のくり返しによる記憶用セルの特性の劣化に対するマ
ージンが少ない、 という欠点があり、また、周辺のIGFETとは独立に記憶
用セルにセルチャネルドープを行ない、初期のしきい値
VTM（０）を設定するので、プロセスが複雑になり、注
入量がばらつき、設定値よりもVTM（０）の値が正にシ
フトすると、VTM（W1）の値も正にシフトするので、読
出し電圧VRと書込まれた記憶用セルのしきい値電圧の差
〔VR−VTM（W1）〕が小さくなるので、書込まれた記憶
用セルに流れる電流がさらに少なくなり、センスアンプ
回路が誤動作する可能性がある。
御回路は出力が読出しモード時、接地電位になるように
設計されているので、記憶用セルの読出し電圧VRがVR＝
0Vに設定され、読出し電圧VRと書込まれた記憶用セルの
しきい値電圧の差が大きくとれないので、書込まれた記
憶用セルに流れる電流が少なくなり、 1. 高速度が要求されるEEPROMに適さない、 2. センスアンプ回路が正常動作するための書込み−消
去のくり返しによる記憶用セルの特性の劣化に対するマ
ージンが少ない、 という欠点があり、また、周辺のIGFETとは独立に記憶
用セルにセルチャネルドープを行ない、初期のしきい値
VTM（０）を設定するので、プロセスが複雑になり、注
入量がばらつき、設定値よりもVTM（０）の値が正にシ
フトすると、VTM（W1）の値も正にシフトするので、読
出し電圧VRと書込まれた記憶用セルのしきい値電圧の差
〔VR−VTM（W1）〕が小さくなるので、書込まれた記憶
用セルに流れる電流がさらに少なくなり、センスアンプ
回路が誤動作する可能性がある。
本発明の目的は、従来例よりもプロセスが簡単で、書込
まれた記憶用セルに流すことができる電流を多くするこ
とができるので、高速度が要求されるEEPROMに適し、セ
ンスアンプ回路が正常動作するための書込み−消去のく
り返しによる記憶用セルの特性の劣化に対するマージン
が従来例よりも大きいコントロールゲート電圧制御回路
を含む半導体記憶装置を提供することにある。
まれた記憶用セルに流すことができる電流を多くするこ
とができるので、高速度が要求されるEEPROMに適し、セ
ンスアンプ回路が正常動作するための書込み−消去のく
り返しによる記憶用セルの特性の劣化に対するマージン
が従来例よりも大きいコントロールゲート電圧制御回路
を含む半導体記憶装置を提供することにある。
本発明は、浮遊ゲートを有する不揮発性半導体記憶素子
を形成する半導体記憶装置において、消去モード時に電
源電圧以上の高電圧が出力される昇圧回路と、ドレイン
が消去モード時に前記記憶素子を消去するに足る高電圧
が印加されるように設定された第１の節点に接続され、
ゲートが前記昇圧回路の出力に接続され、消去モード時
に導通する第１の電界効果型トランジスタと、第１の電
界効果型トランジスタのソースと接地との間に接続さ
れ、書込みモード時に導通するように制御された第２の
電界効果型トランジスタと、ドレインが電源に、ソース
が第１の電界効果型トランジスタのソースと第２の電界
効果型トランジスタのドレインの共通節点である第２の
節点に接続された、読出しモード時に導通するように制
御された第３の電界効果型トランジスタと、読出しモー
ド時に導通するように制御された第４の電界効果型トラ
ンジスタと、第４の電界効果型トランジスタに直列に接
続され、ゲートとドレインが共通に接続された第５の電
界効果型トランジスタとからなり、前記第２の節点と接
地の間と接続された回路ブロックを有し、第２の節点が
前記記憶素子のゲートに接続されてなることを特徴とす
る。
を形成する半導体記憶装置において、消去モード時に電
源電圧以上の高電圧が出力される昇圧回路と、ドレイン
が消去モード時に前記記憶素子を消去するに足る高電圧
が印加されるように設定された第１の節点に接続され、
ゲートが前記昇圧回路の出力に接続され、消去モード時
に導通する第１の電界効果型トランジスタと、第１の電
界効果型トランジスタのソースと接地との間に接続さ
れ、書込みモード時に導通するように制御された第２の
電界効果型トランジスタと、ドレインが電源に、ソース
が第１の電界効果型トランジスタのソースと第２の電界
効果型トランジスタのドレインの共通節点である第２の
節点に接続された、読出しモード時に導通するように制
御された第３の電界効果型トランジスタと、読出しモー
ド時に導通するように制御された第４の電界効果型トラ
ンジスタと、第４の電界効果型トランジスタに直列に接
続され、ゲートとドレインが共通に接続された第５の電
界効果型トランジスタとからなり、前記第２の節点と接
地の間と接続された回路ブロックを有し、第２の節点が
前記記憶素子のゲートに接続されてなることを特徴とす
る。
読出しモード時、第１の電界効果型トランジスタのゲー
トに印加される昇圧回路の出力は“L"になって第１の電
界効果型トランジスタは非導通、第２の電界効果型トラ
ンジスタも非導通になり、第３、第４の電界効果型トラ
ンジスタが共に導通になるので、出力である第２の節点
の電圧は第５の電界効果型トランジスタのしきい値VT1
と同じ電圧になり、記憶用セルの読出し電圧VRがVR＝V
T1に設定され、その結果、読出し電圧VRと書込まれた記
憶用セルのしきい値電圧の差〔VR−VTM（Ｗ）〕の値が
従来に比べ大きくなるので、本発明の半導体装置（コン
トロールゲート電圧制御回路）は、高速度が要求される
EEPROMに適し、センスアンプ回路が正常動作するための
書込み−消去のくり返しによる記憶用セルの特性の劣化
に対するマージンが従来よりも大きい。
トに印加される昇圧回路の出力は“L"になって第１の電
界効果型トランジスタは非導通、第２の電界効果型トラ
ンジスタも非導通になり、第３、第４の電界効果型トラ
ンジスタが共に導通になるので、出力である第２の節点
の電圧は第５の電界効果型トランジスタのしきい値VT1
と同じ電圧になり、記憶用セルの読出し電圧VRがVR＝V
T1に設定され、その結果、読出し電圧VRと書込まれた記
憶用セルのしきい値電圧の差〔VR−VTM（Ｗ）〕の値が
従来に比べ大きくなるので、本発明の半導体装置（コン
トロールゲート電圧制御回路）は、高速度が要求される
EEPROMに適し、センスアンプ回路が正常動作するための
書込み−消去のくり返しによる記憶用セルの特性の劣化
に対するマージンが従来よりも大きい。
本発明の実施例について図面を参照して説明する。
第１図は半導体記憶装置に用いられるコントロールゲー
ト電圧制御回路の本発明の一実施例を示す回路図であ
る。
ト電圧制御回路の本発明の一実施例を示す回路図であ
る。
点Ｐ、Ｓで示す箇所は第３図の従来例の場合と全く同一
であるので説明を省略する。信号ERAは、消去モード時
に“H"となり、書込みモード時と読出しモード時は“L"
になる信号である。信号Ｒは、読出しモード時に“H"に
なり、消去モード時と書込みモード時に“L"になる信号
である。信号Ｗは、書込みモード時に“H"になり、消去
モード時と読出しモード時は“L"になる信号である。Q
11は、ドレインが点Ｐに、ゲートが昇圧回路Ｓの出力Ａ
に、ソースが出力CG2に接続されたNE−IGFET、Q12は、
ドレインが出力CG2に、ゲートが信号Ｗに、ソースが接
地に接続されたNE−IGFET、Q13は、ドレインが電源CC
に、ゲートが信号Ｒに、ソースが出力CG2に接続されたN
E−IGFET、Q14は、ドレインが出力CG2に、ゲートが信号
Ｒに、ソースが点Ｂに接続されたNE−IGFET、Q15は、ド
レインとゲートが共通に点Ｂに、ソースが接地に接続さ
れたNE−IGFETである。
であるので説明を省略する。信号ERAは、消去モード時
に“H"となり、書込みモード時と読出しモード時は“L"
になる信号である。信号Ｒは、読出しモード時に“H"に
なり、消去モード時と書込みモード時に“L"になる信号
である。信号Ｗは、書込みモード時に“H"になり、消去
モード時と読出しモード時は“L"になる信号である。Q
11は、ドレインが点Ｐに、ゲートが昇圧回路Ｓの出力Ａ
に、ソースが出力CG2に接続されたNE−IGFET、Q12は、
ドレインが出力CG2に、ゲートが信号Ｗに、ソースが接
地に接続されたNE−IGFET、Q13は、ドレインが電源CC
に、ゲートが信号Ｒに、ソースが出力CG2に接続されたN
E−IGFET、Q14は、ドレインが出力CG2に、ゲートが信号
Ｒに、ソースが点Ｂに接続されたNE−IGFET、Q15は、ド
レインとゲートが共通に点Ｂに、ソースが接地に接続さ
れたNE−IGFETである。
次に、消去モード時、書込みモード時、読出しモード時
に、本実施例のコントロールゲート電圧制御回路の出力
CG2に出力される電圧について説明する。
に、本実施例のコントロールゲート電圧制御回路の出力
CG2に出力される電圧について説明する。
消去モード時、点Ａの電圧はVPPまで上昇し、NE−IGFET
Q11が導通、NE−IGFET Q12、Q13、Q14がすべて非導通
になるので、出力CG2の電圧は〔VPP−VT1〕になる。書
込みモード時、点Ａの電圧は“L"になり、NE−IGFET Q
11は非導通、NE−IGFET Q12は導通、NE−IGFET Q13、Q
14が共に非導通になるので、出力CG2の電圧は接地電位
になる。読出しモード時、点Ａの電圧は“L"になり、NE
−IGFET Q11は非導通、NE−IGFET Q12も非導通になり、
NE−IGFET Q13、Q14が共に導通になるので出力CG2の電
圧はNE−IGFET Q15のしきい値VT1と同じ電圧になる。NE
−IGFET Q15の は、電源CCに印加される電圧が変化しても出力CG2の電
圧が常にしきい値VT1になるように、NE−IGFET Q13とQ
14の に比べて十分大きくなるように設計されている。この為
Q15の等価抵抗値が、Q13及びQ14の等価抵抗値に比べ十
分小さくなる為本実施例のコントロールゲート電圧制御
回路の出力は、読み出しモード時、NE−IGFET Q15のし
きい値（VT1）でほぼ決定されることとなり、読み出し
モード時、VR≒VT1に決定される。ここで はトランジスタの電流駆動能力と比例関係にあることは
周知の通りである。
Q11が導通、NE−IGFET Q12、Q13、Q14がすべて非導通
になるので、出力CG2の電圧は〔VPP−VT1〕になる。書
込みモード時、点Ａの電圧は“L"になり、NE−IGFET Q
11は非導通、NE−IGFET Q12は導通、NE−IGFET Q13、Q
14が共に非導通になるので、出力CG2の電圧は接地電位
になる。読出しモード時、点Ａの電圧は“L"になり、NE
−IGFET Q11は非導通、NE−IGFET Q12も非導通になり、
NE−IGFET Q13、Q14が共に導通になるので出力CG2の電
圧はNE−IGFET Q15のしきい値VT1と同じ電圧になる。NE
−IGFET Q15の は、電源CCに印加される電圧が変化しても出力CG2の電
圧が常にしきい値VT1になるように、NE−IGFET Q13とQ
14の に比べて十分大きくなるように設計されている。この為
Q15の等価抵抗値が、Q13及びQ14の等価抵抗値に比べ十
分小さくなる為本実施例のコントロールゲート電圧制御
回路の出力は、読み出しモード時、NE−IGFET Q15のし
きい値（VT1）でほぼ決定されることとなり、読み出し
モード時、VR≒VT1に決定される。ここで はトランジスタの電流駆動能力と比例関係にあることは
周知の通りである。
本実施例のコントロールゲート電圧制御回路を用いた半
導体記憶装置において、従来例の場合と同様に、V
TM（０）＝0Vになるように、記憶用セルに、記憶用セル
以外の周辺のIGFETとは独立にチャネルドープを行なっ
た場合、書込み−消去のくり返し回数に対する、消去さ
れた記憶用セルのしきい値電圧VTM（Ｅ）の変化が第２
図の曲線E1に、書込まれた記憶用セルのしきい値電圧V
TM（Ｗ）の変化が曲線W1に、セルチャネルドープの注入
量がばらつき、VTM（０）が正にシフトした時の書込ま
れた記憶用セルのしきい値電圧VTM（Ｗ）の変化が曲線W
1Wにそれぞれ示されている。
導体記憶装置において、従来例の場合と同様に、V
TM（０）＝0Vになるように、記憶用セルに、記憶用セル
以外の周辺のIGFETとは独立にチャネルドープを行なっ
た場合、書込み−消去のくり返し回数に対する、消去さ
れた記憶用セルのしきい値電圧VTM（Ｅ）の変化が第２
図の曲線E1に、書込まれた記憶用セルのしきい値電圧V
TM（Ｗ）の変化が曲線W1に、セルチャネルドープの注入
量がばらつき、VTM（０）が正にシフトした時の書込ま
れた記憶用セルのしきい値電圧VTM（Ｗ）の変化が曲線W
1Wにそれぞれ示されている。
本実施例のコントロールゲート電圧制御回路を用いた場
合、読み出しモード時、出力がQ15のしきい値（VT1）で
ほぼ決定されるように設計されているので、記憶用セル
の読み出し電圧VRがVR≒VT1に設定されるので、第２図
と第４図を比較して分かるように、〔VR−VTM（Ｗ）〕
の値が従来例の場合に比べ大きくなるので、記憶用セル
に流れる電流IONは、従来例の場合に比べ多くなる。
合、読み出しモード時、出力がQ15のしきい値（VT1）で
ほぼ決定されるように設計されているので、記憶用セル
の読み出し電圧VRがVR≒VT1に設定されるので、第２図
と第４図を比較して分かるように、〔VR−VTM（Ｗ）〕
の値が従来例の場合に比べ大きくなるので、記憶用セル
に流れる電流IONは、従来例の場合に比べ多くなる。
本実施例のコントロールゲート電圧制御回路を用いた場
合、従来例のコントロールゲート電圧制御回路を用いた
場合に比べ、書込まれた記憶用セルに流れる電流が多く
なり、センスアンプ回路が従来例の場合に比べ高速に動
作することを例をあげて説明する。VPP＝21Vの時、本実
施例の場合、従来例の場合と同様に、書込まれた記憶用
セルのしきい値VTM（Ｗ）はVTM（W1）＝−4Vになるとす
ると、記憶用セルの読出し電圧VRは本実施例の場合、VR
＝VT1に設定されるので、VT1＝1.0Vとすると、書込まれ
た記憶用セルに流れる電流IONは、本実施例の場合、従
来例の場合と同一条件で（１）式より、ION2＝59.4μＡ
となり、VR＝0Vに設定された従来例の場合に比べて、記
憶用セルに流れる電流が従来例の場合に比べ、同一条件
で約28.5％多くなる。従って、センスアンプ回路の動作
スピードは、従来例の場合に比べて高速になる。
合、従来例のコントロールゲート電圧制御回路を用いた
場合に比べ、書込まれた記憶用セルに流れる電流が多く
なり、センスアンプ回路が従来例の場合に比べ高速に動
作することを例をあげて説明する。VPP＝21Vの時、本実
施例の場合、従来例の場合と同様に、書込まれた記憶用
セルのしきい値VTM（Ｗ）はVTM（W1）＝−4Vになるとす
ると、記憶用セルの読出し電圧VRは本実施例の場合、VR
＝VT1に設定されるので、VT1＝1.0Vとすると、書込まれ
た記憶用セルに流れる電流IONは、本実施例の場合、従
来例の場合と同一条件で（１）式より、ION2＝59.4μＡ
となり、VR＝0Vに設定された従来例の場合に比べて、記
憶用セルに流れる電流が従来例の場合に比べ、同一条件
で約28.5％多くなる。従って、センスアンプ回路の動作
スピードは、従来例の場合に比べて高速になる。
セルチャネルドープの注入量がばらつき、VTM（０）の
値が正にシフトした場合の書込まれた記憶用セルの初期
のしきい値電圧をVTM（W3）とし、従来例の場合と同様
に、VTM（W3）＝−3.5Vとすると本実施例の場合、〔VR
−VTM（Ｗ）〕＝−4.5Vとなり、センスアンプ回路が検
出できる、最小の書込まれた記憶用セルに流れる電流I
ONを20μＡとすると、本実施例のコントロールゲート電
圧制御回路を用いた場合、書込み−消去のくり返しを規
格に示す回数（Ｎ（LIM））回行なった後に読出しモー
ドになり、書込まれた記憶用セルが選択された場合、セ
ンスアンプ回路が正常動作するための、書込み−消去の
くり返しをＮ（LIM）回行なった時の記憶用セルのしき
い値電圧VTM（W2）の値は（４）式を満足する必要があ
り、センスアンプ回路が正常動作するための書込み−消
去のくり返しによる記憶用セルの特性の劣化に対するマ
ージンは、（２）式で示す従来例の場合に比べて大きく
なる。
値が正にシフトした場合の書込まれた記憶用セルの初期
のしきい値電圧をVTM（W3）とし、従来例の場合と同様
に、VTM（W3）＝−3.5Vとすると本実施例の場合、〔VR
−VTM（Ｗ）〕＝−4.5Vとなり、センスアンプ回路が検
出できる、最小の書込まれた記憶用セルに流れる電流I
ONを20μＡとすると、本実施例のコントロールゲート電
圧制御回路を用いた場合、書込み−消去のくり返しを規
格に示す回数（Ｎ（LIM））回行なった後に読出しモー
ドになり、書込まれた記憶用セルが選択された場合、セ
ンスアンプ回路が正常動作するための、書込み−消去の
くり返しをＮ（LIM）回行なった時の記憶用セルのしき
い値電圧VTM（W2）の値は（４）式を満足する必要があ
り、センスアンプ回路が正常動作するための書込み−消
去のくり返しによる記憶用セルの特性の劣化に対するマ
ージンは、（２）式で示す従来例の場合に比べて大きく
なる。
|VTM（W1）−VTM（W2）｜≧3V ‥‥（４） また、本実施例のコントロールゲート電圧制御回路は、
読出しモード時、出力がしきい値VT1になるように設計
されているので、記憶用セルの読出し電圧VRがVR≒VT1
に設定されるので、VTM（０）＝VT1に設定すると、記憶
用セルのセルチャネルドープがセル以外の周辺のIGFET
のチャネルドープと共有できるので、プロセスが従来例
の場合に比べ簡単になり、チャネルドープの注入量がば
らつき、記憶用セルの初期のしきい値電圧VTM（０）が
変化しても、それに応じて周辺のIGFETのしきい値電圧
（VT1）も変化するので、書込まれた記憶用セルに流れ
る電流が、チャネルドープの注入量のばらつきにより、
設計値よりずれるということはない。
読出しモード時、出力がしきい値VT1になるように設計
されているので、記憶用セルの読出し電圧VRがVR≒VT1
に設定されるので、VTM（０）＝VT1に設定すると、記憶
用セルのセルチャネルドープがセル以外の周辺のIGFET
のチャネルドープと共有できるので、プロセスが従来例
の場合に比べ簡単になり、チャネルドープの注入量がば
らつき、記憶用セルの初期のしきい値電圧VTM（０）が
変化しても、それに応じて周辺のIGFETのしきい値電圧
（VT1）も変化するので、書込まれた記憶用セルに流れ
る電流が、チャネルドープの注入量のばらつきにより、
設計値よりずれるということはない。
本実施例は、IGFET Q13をＮチャネル型としたが、ゲー
トに信号Ｒの反転信号が入力されるＰチャネル型であ
っても本発明は有効である。また、本実施例は、出力CG
2にNE−IGFET Q14のドレインを接続した例であるが、NE
−IGFET Q14とQ15の順序を入れかえ、NE−IGFET Q15の
ドレインとゲートを共通に出力CG2に、NE−IGFET Q15の
ソースをNE−IGFET Q14のドレインに接続し、NE−IGFET
Q14のソースを接地に接続した場合においても本発明は
有効である。
トに信号Ｒの反転信号が入力されるＰチャネル型であ
っても本発明は有効である。また、本実施例は、出力CG
2にNE−IGFET Q14のドレインを接続した例であるが、NE
−IGFET Q14とQ15の順序を入れかえ、NE−IGFET Q15の
ドレインとゲートを共通に出力CG2に、NE−IGFET Q15の
ソースをNE−IGFET Q14のドレインに接続し、NE−IGFET
Q14のソースを接地に接続した場合においても本発明は
有効である。
以上説明したように本発明は、コントロールゲート電圧
制御回路の出力が読出しモード時書込まれた記憶用セル
のしきい値電圧VT1に等しくなるようにしたことによ
り、記憶用セルの読出し電圧VRがVR＝VT1に設定され、
従って読出し電圧VRと書込まれた記憶用セルのしきい値
電圧VTM（Ｗ）の差が従来例の場合に比べて大きくとれ
るので、書込まれた記憶用セルに流れる電流が従来例の
場合に比べて多くなり、 （１）センスアンプ回路が高速で動作するので、高速度
が要求される。EEPROMに適している、 （２）書込み、消去を１回も行なっていない記憶用セル
のしきい値VTM（０）をVTM（０）＝VT1に設定すると、
記憶用セルのしきい値を制御する工程が記憶用セル以外
の周辺のIGFETのしきい値を制御する工程と共有できる
ので、プロセスが簡単になり、書込まれた記憶用セルに
流れる電流が、従来例の場合のように、記憶用セルのし
きい値を制御するセルチャネルドープの注入量のばらつ
きにより変化することがないので大容量のEEPROMに適し
ている、 （３）|VR−VTM（Ｗ）｜の値が従来例の場合に比べ大き
くなり、書込まれた記憶用セルに流れる電流が従来例の
場合より多くなるので、センスアンプ回路が正常動作す
るための書込み−消去のくり返しによる記憶用セルの特
性の劣化に対するマージンが従来例の場合に比べ大きく
なるという利点がある。
制御回路の出力が読出しモード時書込まれた記憶用セル
のしきい値電圧VT1に等しくなるようにしたことによ
り、記憶用セルの読出し電圧VRがVR＝VT1に設定され、
従って読出し電圧VRと書込まれた記憶用セルのしきい値
電圧VTM（Ｗ）の差が従来例の場合に比べて大きくとれ
るので、書込まれた記憶用セルに流れる電流が従来例の
場合に比べて多くなり、 （１）センスアンプ回路が高速で動作するので、高速度
が要求される。EEPROMに適している、 （２）書込み、消去を１回も行なっていない記憶用セル
のしきい値VTM（０）をVTM（０）＝VT1に設定すると、
記憶用セルのしきい値を制御する工程が記憶用セル以外
の周辺のIGFETのしきい値を制御する工程と共有できる
ので、プロセスが簡単になり、書込まれた記憶用セルに
流れる電流が、従来例の場合のように、記憶用セルのし
きい値を制御するセルチャネルドープの注入量のばらつ
きにより変化することがないので大容量のEEPROMに適し
ている、 （３）|VR−VTM（Ｗ）｜の値が従来例の場合に比べ大き
くなり、書込まれた記憶用セルに流れる電流が従来例の
場合より多くなるので、センスアンプ回路が正常動作す
るための書込み−消去のくり返しによる記憶用セルの特
性の劣化に対するマージンが従来例の場合に比べ大きく
なるという利点がある。
第１図は、本発明の半導体記憶装置に用いられるコント
ロールゲート電圧制御回路の一実施例の回路図、第２図
は、書込み−消去のくり返しに対する消去された記憶用
セルのしきい値電圧VTM（Ｅ）の変化（曲線E1）と、書
込まれた記憶用セルのしきい値電圧VTM（Ｗ）の変化
（曲線W1,W1W）を示す図、第３図は、EEPROMに用いられ
るメモリーセルの構成を示す図、第４図は、第３図の従
来例における第２図と対応する図、第５図は、従来例の
コントロールゲート電圧制御回路の回路図である。 Q11:NE−IGFET（第１の電界効果型トランジスタ） Q12:NE−IGFET（第２の電界効果型トランジスタ） Q13:NE−IGFET（第３の電界効果型トランジスタ） Q14:NE−IGFET（第４の電界効果型トランジスタ） Q15:NE−IGFET（第５の電界効果型トランジスタ） S:昇圧回路 CC:電源 CG2:出力 ERA,W,R:信号 P:電圧が印加される点
ロールゲート電圧制御回路の一実施例の回路図、第２図
は、書込み−消去のくり返しに対する消去された記憶用
セルのしきい値電圧VTM（Ｅ）の変化（曲線E1）と、書
込まれた記憶用セルのしきい値電圧VTM（Ｗ）の変化
（曲線W1,W1W）を示す図、第３図は、EEPROMに用いられ
るメモリーセルの構成を示す図、第４図は、第３図の従
来例における第２図と対応する図、第５図は、従来例の
コントロールゲート電圧制御回路の回路図である。 Q11:NE−IGFET（第１の電界効果型トランジスタ） Q12:NE−IGFET（第２の電界効果型トランジスタ） Q13:NE−IGFET（第３の電界効果型トランジスタ） Q14:NE−IGFET（第４の電界効果型トランジスタ） Q15:NE−IGFET（第５の電界効果型トランジスタ） S:昇圧回路 CC:電源 CG2:出力 ERA,W,R:信号 P:電圧が印加される点
Claims (1)
- 【請求項１】制御ゲート及び浮遊ゲートを有するトラン
ジスタを記憶素子として備えた半導体記憶装置であっ
て、前記制御ゲートにつながる出力端子を有すると共
に、この出力端子に消去モード時には消去電圧を与える
手段と、書込みモード時には書込み電圧を与える手段
と、読出しモード時には読出し電圧を与える手段とを有
する制御ゲート電圧制御回路を備えた半導体記憶装置に
おいて、 前記読出し電圧を与える手段は、電源端子と前記出力端
子との間にソース・ドレイン路が接続され前記読出しモ
ード時に導通する第１の電界効果型トランジスタと、前
記出力端子と回路接点との間にソース・ドレイン路が接
続され前記読出しモード時に導通する第２の電界効果型
トランジスタと、前記回路接点と接地端子との間にソー
ス・ドレイン路が接続されゲートが前記回路接点に接続
された第３の電界効果型トランジスタとを有し、前記第
３の電界効果型トランジスタの電流駆動能力は前記第１
及び第２の電界効果型トランジスタの電流駆動能力に比
べて大きく設定されて前記回路接点の電圧が前記読出し
電圧として前記出力端子に現れることを特徴とする半導
体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13956385A JPH0750556B2 (ja) | 1985-06-26 | 1985-06-26 | 半導体記憶装置 |
| US06/878,918 US4775958A (en) | 1985-06-26 | 1986-06-26 | Semiconductor memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13956385A JPH0750556B2 (ja) | 1985-06-26 | 1985-06-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621193A JPS621193A (ja) | 1987-01-07 |
| JPH0750556B2 true JPH0750556B2 (ja) | 1995-05-31 |
Family
ID=15248176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13956385A Expired - Lifetime JPH0750556B2 (ja) | 1985-06-26 | 1985-06-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4775958A (ja) |
| JP (1) | JPH0750556B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US6034899A (en) * | 1987-06-29 | 2000-03-07 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
| US5844842A (en) * | 1989-02-06 | 1998-12-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| DE69024086T2 (de) * | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
| US5153854A (en) * | 1989-08-18 | 1992-10-06 | Motorola, Inc. | EEPROM memory system having selectable programming voltage for low power readability |
| WO1991003054A1 (en) * | 1989-08-18 | 1991-03-07 | Motorola, Inc. | Memory cell |
| JPH04192196A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5317535A (en) * | 1992-06-19 | 1994-05-31 | Intel Corporation | Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays |
| US6120751A (en) * | 1997-03-21 | 2000-09-19 | Imarx Pharmaceutical Corp. | Charged lipids and uses for the same |
| US5930826A (en) * | 1997-04-07 | 1999-07-27 | Aplus Integrated Circuits, Inc. | Flash memory protection attribute status bits held in a flash memory array |
| JP3749354B2 (ja) * | 1997-08-11 | 2006-02-22 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JPH11330426A (ja) * | 1998-05-12 | 1999-11-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| WO2003071553A1 (en) | 2002-02-20 | 2003-08-28 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2004171686A (ja) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | 不揮発性半導体記憶装置およびそのデータ消去方法 |
| US12354656B2 (en) * | 2022-08-01 | 2025-07-08 | Synopsys, Inc. | Reducing memory device bitline leakage |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342099A (en) * | 1979-06-18 | 1982-07-27 | Texas Instruments Incorporated | Electrically erasable programmable MNOS read only memory |
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| JPS5936393A (ja) * | 1982-08-20 | 1984-02-28 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
| US4527257A (en) * | 1982-08-25 | 1985-07-02 | Westinghouse Electric Corp. | Common memory gate non-volatile transistor memory |
| JPS5949022A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 多値論理回路 |
-
1985
- 1985-06-26 JP JP13956385A patent/JPH0750556B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-26 US US06/878,918 patent/US4775958A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4775958A (en) | 1988-10-04 |
| JPS621193A (ja) | 1987-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |