JPH1187322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187322A JPH1187322A JP24832897A JP24832897A JPH1187322A JP H1187322 A JPH1187322 A JP H1187322A JP 24832897 A JP24832897 A JP 24832897A JP 24832897 A JP24832897 A JP 24832897A JP H1187322 A JPH1187322 A JP H1187322A
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- JP
- Japan
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- film
- sio
- semiconductor device
- manufacturing
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Abstract
(57)【要約】
【課題】 スリット状の微細加工ができる半導体装置の
製造方法を提供する。 【解決手段】 接合型電界効果トランジスターを形成す
るプロセスで、先ず、ガリウム砒素基板１上にＳｉＯ2
膜２を形成し、ＳｉＯ2 膜２上に０．５μm スペースの
レジスト膜３を設け、レジスト膜３をマスクとしてＳｉ
Ｏ2 膜２を等方性ドライエッチャーでエッチング時間を
オーバーにしてエッチングする。この際、レジスト膜３
の下のＳｉＯ2 膜２の線幅が０．３μm になるまでエッ
チングする。次に、ＳｉＯ2 膜２及びＧａＡｓ基板１の
上にプラズマＳｉ3 Ｎ4 膜をＣＶＤ成膜し、Ｓｉ3 Ｎ4
膜を全面等方性ドライエッチャーでエッチバックし、Ｓ
ｉ3Ｎ4 膜を平坦化し、ＳｉＯ2 膜２をフッ酸でウエッ
トエッチングし、Ｓｉ3 Ｎ4膜５に０．３μm 幅のゲー
ト窓開けパターンを形成する。
製造方法を提供する。 【解決手段】 接合型電界効果トランジスターを形成す
るプロセスで、先ず、ガリウム砒素基板１上にＳｉＯ2
膜２を形成し、ＳｉＯ2 膜２上に０．５μm スペースの
レジスト膜３を設け、レジスト膜３をマスクとしてＳｉ
Ｏ2 膜２を等方性ドライエッチャーでエッチング時間を
オーバーにしてエッチングする。この際、レジスト膜３
の下のＳｉＯ2 膜２の線幅が０．３μm になるまでエッ
チングする。次に、ＳｉＯ2 膜２及びＧａＡｓ基板１の
上にプラズマＳｉ3 Ｎ4 膜をＣＶＤ成膜し、Ｓｉ3 Ｎ4
膜を全面等方性ドライエッチャーでエッチバックし、Ｓ
ｉ3Ｎ4 膜を平坦化し、ＳｉＯ2 膜２をフッ酸でウエッ
トエッチングし、Ｓｉ3 Ｎ4膜５に０．３μm 幅のゲー
ト窓開けパターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、スリット状の微細加工ができる半
導体装置の製造方法に関する。
方法に係わり、特に、スリット状の微細加工ができる半
導体装置の製造方法に関する。
【０００２】
【従来の技術】図８（ａ）〜（ｅ）は、従来の半導体装
置の製造方法（接合型電界効果トランジスター（ＪＦＥ
Ｔ）の製造工程の一部）を示す断面図である。
置の製造方法（接合型電界効果トランジスター（ＪＦＥ
Ｔ）の製造工程の一部）を示す断面図である。
【０００３】先ず、図８（ａ）に示すように、ガリウム
砒素基板（ＧａＡｓ基板）５１の表面上にはＣＶＤ(Che
mical Vapor Deposition）法により第１のプラズマＳｉ
3 Ｎ4 膜５３が成膜される。次に、このプラズマＳｉ3
Ｎ4 膜５３の上には細長いスリット状のゲートのパター
ンを有するホトレジスト膜５５が設けられる。このスリ
ットの幅は例えば０．６μm である。
砒素基板（ＧａＡｓ基板）５１の表面上にはＣＶＤ(Che
mical Vapor Deposition）法により第１のプラズマＳｉ
3 Ｎ4 膜５３が成膜される。次に、このプラズマＳｉ3
Ｎ4 膜５３の上には細長いスリット状のゲートのパター
ンを有するホトレジスト膜５５が設けられる。このスリ
ットの幅は例えば０．６μm である。
【０００４】この後、図８（ｂ）に示すように、ホトレ
ジスト膜５５をマスクとしてエッチングすることにより
Ｓｉ3 Ｎ4 膜５３が０．６μm に窓開けされる。この
際、ＧａＡｓ基板５１上にはＳｉ3 Ｎ4 膜５３が５０nm
程度残される。これは、エッチングによるＧａＡｓ基板
５１表面のダメージを抑えるためである。
ジスト膜５５をマスクとしてエッチングすることにより
Ｓｉ3 Ｎ4 膜５３が０．６μm に窓開けされる。この
際、ＧａＡｓ基板５１上にはＳｉ3 Ｎ4 膜５３が５０nm
程度残される。これは、エッチングによるＧａＡｓ基板
５１表面のダメージを抑えるためである。
【０００５】次に、図８（ｃ）に示すように、ホトレジ
スト膜５５が剥離される。この後、図８（ｄ）に示すよ
うに、第１のＳｉ3 Ｎ4 膜５３の上にはＣＶＤ法により
さらに第２のプラズマＳｉ3 Ｎ4 膜５７が成膜される。
これにより、第１のＳｉ3 Ｎ4 膜５３における凸状の部
分の側壁にも第２のＳｉ3 Ｎ4 膜５７が成膜されるた
め、０．６μm 幅のスリット状パターンを０．４μm 幅
のスリット状パターンとすることができる。
スト膜５５が剥離される。この後、図８（ｄ）に示すよ
うに、第１のＳｉ3 Ｎ4 膜５３の上にはＣＶＤ法により
さらに第２のプラズマＳｉ3 Ｎ4 膜５７が成膜される。
これにより、第１のＳｉ3 Ｎ4 膜５３における凸状の部
分の側壁にも第２のＳｉ3 Ｎ4 膜５７が成膜されるた
め、０．６μm 幅のスリット状パターンを０．４μm 幅
のスリット状パターンとすることができる。
【０００６】この後、図８（ｅ）に示すように、第１、
第２のＳｉ3 Ｎ4 膜５３、５７は全面異方性ドライエッ
チャーによりエッチングされる。このとき、微細なスリ
ット状パターンの側壁はエッチングされにくいため、こ
のエッチングによりスリットの底部のＳｉ3 Ｎ4 膜５
３、５７が除去されることとなる。この結果、０．６μ
m のホトレジストパターンにより、ＧａＡｓ基板５１上
に０．４μm のＳｉ3 Ｎ4 膜５３のゲート窓開けを行う
ことができる。
第２のＳｉ3 Ｎ4 膜５３、５７は全面異方性ドライエッ
チャーによりエッチングされる。このとき、微細なスリ
ット状パターンの側壁はエッチングされにくいため、こ
のエッチングによりスリットの底部のＳｉ3 Ｎ4 膜５
３、５７が除去されることとなる。この結果、０．６μ
m のホトレジストパターンにより、ＧａＡｓ基板５１上
に０．４μm のＳｉ3 Ｎ4 膜５３のゲート窓開けを行う
ことができる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、０．４μm のゲート窓開けを行っ
ているが、これ以上の微細化を行うとすると、図８
（ｄ）の工程で第２のＳｉ3Ｎ4 膜５７をさらに厚く形
成しなければならない。こうすると図８（ｅ）に示すＳ
ｉ3 Ｎ4 膜が厚くなってしまい、その結果、ゲートが埋
もれてしまうこととなる。従って、従来の半導体装置の
製造方法では、０．４μm のゲート窓開けを行うのが限
界であった。
装置の製造方法では、０．４μm のゲート窓開けを行っ
ているが、これ以上の微細化を行うとすると、図８
（ｄ）の工程で第２のＳｉ3Ｎ4 膜５７をさらに厚く形
成しなければならない。こうすると図８（ｅ）に示すＳ
ｉ3 Ｎ4 膜が厚くなってしまい、その結果、ゲートが埋
もれてしまうこととなる。従って、従来の半導体装置の
製造方法では、０．４μm のゲート窓開けを行うのが限
界であった。
【０００８】また、図８（ｅ）の工程では、直接ガリウ
ム砒素面を異方性エッチャーで開口するため、ガリウム
砒素面が基板上で不均一にエッチングされてしまう。こ
れにより、ゲート直下のチャネル幅が基板上でばらつく
ため、歩留が低下する原因となる。また、プラズマＳｉ
3 Ｎ4 膜はエッチングレートが速いため、エッチング量
の制御が困難である。
ム砒素面を異方性エッチャーで開口するため、ガリウム
砒素面が基板上で不均一にエッチングされてしまう。こ
れにより、ゲート直下のチャネル幅が基板上でばらつく
ため、歩留が低下する原因となる。また、プラズマＳｉ
3 Ｎ4 膜はエッチングレートが速いため、エッチング量
の制御が困難である。
【０００９】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、スリット状の微細加工が
できる半導体装置の製造方法を提供することにある。
れたものであり、その目的は、スリット状の微細加工が
できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、基板の上に
絶縁膜を形成する工程と、この絶縁膜の上にマスク膜を
設ける工程と、このマスク膜をマスクとして該絶縁膜を
等方性オーバーエッチングする工程と、を具備すること
を特徴とする。
め、本発明に係る半導体装置の製造方法は、基板の上に
絶縁膜を形成する工程と、この絶縁膜の上にマスク膜を
設ける工程と、このマスク膜をマスクとして該絶縁膜を
等方性オーバーエッチングする工程と、を具備すること
を特徴とする。
【００１１】また、上記等方性オーバーエッチングする
工程の後に、該マスク膜を除去する工程と、該絶縁膜及
び該基板の上に該絶縁膜とエッチングレートの異なる膜
を形成する工程と、この膜をエッチバックする工程と、
該絶縁膜を除去する工程をさらに含むことが好ましい。
工程の後に、該マスク膜を除去する工程と、該絶縁膜及
び該基板の上に該絶縁膜とエッチングレートの異なる膜
を形成する工程と、この膜をエッチバックする工程と、
該絶縁膜を除去する工程をさらに含むことが好ましい。
【００１２】上記半導体装置の製造方法では、マスク膜
をマスクとして絶縁膜を等方性オーバーエッチングする
ことにより、該マスク膜の直下の絶縁膜はその側壁まで
エッチングされる。このため、マスク膜の幅より狭い幅
の絶縁膜を形成することができる。このため、絶縁膜の
等方性オーバーエッチングで線幅を制御できることとな
る。
をマスクとして絶縁膜を等方性オーバーエッチングする
ことにより、該マスク膜の直下の絶縁膜はその側壁まで
エッチングされる。このため、マスク膜の幅より狭い幅
の絶縁膜を形成することができる。このため、絶縁膜の
等方性オーバーエッチングで線幅を制御できることとな
る。
【００１３】尚、基板は、例えばガリウム砒素基板であ
っても良いが、他の基板を用いることも可能である。ま
た、絶縁膜にはＳｉＯ2 膜を用いることが好ましい。ま
た、マスク膜にはレジスト膜を用いることが好ましい。
また、該絶縁膜とエッチングレートの異なる膜にはＳｉ
3 Ｎ4 膜を用いることが好ましい。
っても良いが、他の基板を用いることも可能である。ま
た、絶縁膜にはＳｉＯ2 膜を用いることが好ましい。ま
た、マスク膜にはレジスト膜を用いることが好ましい。
また、該絶縁膜とエッチングレートの異なる膜にはＳｉ
3 Ｎ4 膜を用いることが好ましい。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１〜図７は、本発明の
実施の形態による半導体装置の製造方法を示す断面図で
ある。
実施の形態について説明する。図１〜図７は、本発明の
実施の形態による半導体装置の製造方法を示す断面図で
ある。
【００１５】先ず、図１に示すように、ガリウム砒素基
板（ＧａＡｓ基板）１の表面上にはＣＶＤ法によりＳｉ
Ｏ2 膜２が成膜される。次に、このＳｉＯ2 膜２の上に
は細長いスリット状のゲートのパターンを形成するため
のホトレジスト膜３が設けられる。このホトレジスト膜
３はパターンニングされ、ホトレジスト膜３の幅は例え
ば０．５μm となる。
板（ＧａＡｓ基板）１の表面上にはＣＶＤ法によりＳｉ
Ｏ2 膜２が成膜される。次に、このＳｉＯ2 膜２の上に
は細長いスリット状のゲートのパターンを形成するため
のホトレジスト膜３が設けられる。このホトレジスト膜
３はパターンニングされ、ホトレジスト膜３の幅は例え
ば０．５μm となる。
【００１６】この後、図２に示すように、ホトレジスト
膜３をマスクとしてＳｉＯ2 膜２が等方性ドライエッチ
ャーでエッチング時間をオーバーにしてエッチングされ
る。この際、ホトレジスト膜３の下のＳｉＯ2 膜２の線
幅が０．３μm のラインパターンになるまでエッチング
される。
膜３をマスクとしてＳｉＯ2 膜２が等方性ドライエッチ
ャーでエッチング時間をオーバーにしてエッチングされ
る。この際、ホトレジスト膜３の下のＳｉＯ2 膜２の線
幅が０．３μm のラインパターンになるまでエッチング
される。
【００１７】次に、図３に示すように、ホトレジスト膜
３が剥離され、ＧａＡｓ基板１上にはエッチング後Ｓｉ
Ｏ2 膜パターンが形成される。即ち、ＧａＡｓ基板１上
には０．３μm 幅の凸状パターンからなるＳｉＯ2 膜２
が形成される。
３が剥離され、ＧａＡｓ基板１上にはエッチング後Ｓｉ
Ｏ2 膜パターンが形成される。即ち、ＧａＡｓ基板１上
には０．３μm 幅の凸状パターンからなるＳｉＯ2 膜２
が形成される。
【００１８】この後、図４に示すように、この凸状のＳ
ｉＯ2 膜２及びＧａＡｓ基板１の上にはＣＶＤ法により
プラズマＳｉ3 Ｎ4 膜５が成膜される。この際、凸状の
ＳｉＯ2 膜２の上には凸部５ａが形成される。
ｉＯ2 膜２及びＧａＡｓ基板１の上にはＣＶＤ法により
プラズマＳｉ3 Ｎ4 膜５が成膜される。この際、凸状の
ＳｉＯ2 膜２の上には凸部５ａが形成される。
【００１９】次に、図５に示すように、Ｓｉ3 Ｎ4 膜５
の上にはエッチバック用のレジスト膜６が設けられる。
このレジスト膜６は、エッチバックに用いる反応性イオ
ンエッチングに対してプラズマＳｉ3 Ｎ4 膜５と同じエ
ッチング速度（Ｓｉ3 Ｎ4 膜５とレジスト膜６との選択
比が１：１）を持つものである。
の上にはエッチバック用のレジスト膜６が設けられる。
このレジスト膜６は、エッチバックに用いる反応性イオ
ンエッチングに対してプラズマＳｉ3 Ｎ4 膜５と同じエ
ッチング速度（Ｓｉ3 Ｎ4 膜５とレジスト膜６との選択
比が１：１）を持つものである。
【００２０】この後、図６に示すように、レジスト膜６
及びＳｉ3 Ｎ4 膜５は等方性ドライエッチャーにより凸
状のＳｉＯ2 膜２の上面まで全面エッチングされる。こ
の結果、レジスト膜６及びＳｉ3 Ｎ4 膜５の凸部５ａが
エッチングされ、ＳｉＯ2 膜２の上面が露出するととも
にＳｉ3 Ｎ4 膜５が平坦化される。従って、平坦なＳｉ
3 Ｎ4 膜５にＳｉＯ2 膜２が埋め込まれたような状態と
なる。
及びＳｉ3 Ｎ4 膜５は等方性ドライエッチャーにより凸
状のＳｉＯ2 膜２の上面まで全面エッチングされる。こ
の結果、レジスト膜６及びＳｉ3 Ｎ4 膜５の凸部５ａが
エッチングされ、ＳｉＯ2 膜２の上面が露出するととも
にＳｉ3 Ｎ4 膜５が平坦化される。従って、平坦なＳｉ
3 Ｎ4 膜５にＳｉＯ2 膜２が埋め込まれたような状態と
なる。
【００２１】次に、図７に示すように、ＳｉＯ2 膜２を
フッ酸などのウエットエッチング液でエッチングするこ
とにより、Ｓｉ3 Ｎ4 膜５にはスリット状のパターンで
ある０．３μm 幅のゲート窓開け部（ゲート窓開けパタ
ーン）８が形成される。
フッ酸などのウエットエッチング液でエッチングするこ
とにより、Ｓｉ3 Ｎ4 膜５にはスリット状のパターンで
ある０．３μm 幅のゲート窓開け部（ゲート窓開けパタ
ーン）８が形成される。
【００２２】上記実施の形態によれば、図２の工程でホ
トレジスト膜３をマスクとして等方性ドライエッチャー
でエッチング時間をオーバーにしてＳｉＯ2 膜２をエッ
チングすることにより、投影露光装置以上の微細パター
ンの形状加工が可能となり、０．５μm 幅のレジスト膜
３を用いてより細い０．３μm 幅のＳｉＯ2 膜２を形成
することができる。この０．３μm 幅のＳｉＯ2 膜２が
そのまま図７に示すゲート窓開け部８になるため、Ｓｉ
Ｏ2 膜２のオーバーエッチングで線幅をコントロールで
きることとなる。したがって、従来の半導体装置の製造
方法によるゲート窓開けでは限界とされていた０．４μ
m 幅より微細な０．３μm 幅のゲート窓開けが可能とな
る。
トレジスト膜３をマスクとして等方性ドライエッチャー
でエッチング時間をオーバーにしてＳｉＯ2 膜２をエッ
チングすることにより、投影露光装置以上の微細パター
ンの形状加工が可能となり、０．５μm 幅のレジスト膜
３を用いてより細い０．３μm 幅のＳｉＯ2 膜２を形成
することができる。この０．３μm 幅のＳｉＯ2 膜２が
そのまま図７に示すゲート窓開け部８になるため、Ｓｉ
Ｏ2 膜２のオーバーエッチングで線幅をコントロールで
きることとなる。したがって、従来の半導体装置の製造
方法によるゲート窓開けでは限界とされていた０．４μ
m 幅より微細な０．３μm 幅のゲート窓開けが可能とな
る。
【００２３】また、従来の半導体装置の製造方法の図８
（ｅ）に示す工程のように直接ガリウム砒素面が異方性
ドライエッチャーでエッチングされることがない。この
ため、プラズマダメージを受けることなくゲートの加工
ができる。その結果、ＪＦＥＴの歩留を向上させること
ができ、ＪＦＥＴの特性であるＶth（しきい値）を容易
にコントロールできる。また、ゲート部のガリウム砒素
面がエッチングされないため、基板面内でのチャネル幅
の均一性を向上させることができ、ゲート拡散の回数を
減らすことができる。これは、半導体装置の生産性の向
上につながる。
（ｅ）に示す工程のように直接ガリウム砒素面が異方性
ドライエッチャーでエッチングされることがない。この
ため、プラズマダメージを受けることなくゲートの加工
ができる。その結果、ＪＦＥＴの歩留を向上させること
ができ、ＪＦＥＴの特性であるＶth（しきい値）を容易
にコントロールできる。また、ゲート部のガリウム砒素
面がエッチングされないため、基板面内でのチャネル幅
の均一性を向上させることができ、ゲート拡散の回数を
減らすことができる。これは、半導体装置の生産性の向
上につながる。
【００２４】また、図２の工程でホトレジスト膜３をマ
スクとしてＳｉＯ2 膜２をエッチングするが、ＳｉＯ2
のエッチングレートが安定しているため、ＳｉＯ2 膜２
をオーバーエッチングする際のエッチング量の制御が容
易である。これは、半導体装置の生産性の向上につなが
る。
スクとしてＳｉＯ2 膜２をエッチングするが、ＳｉＯ2
のエッチングレートが安定しているため、ＳｉＯ2 膜２
をオーバーエッチングする際のエッチング量の制御が容
易である。これは、半導体装置の生産性の向上につなが
る。
【００２５】
【発明の効果】以上説明したように本発明によれば、マ
スク膜をマスクとして絶縁膜を等方性オーバーエッチン
グしている。したがって、スリット状の微細加工ができ
る半導体装置の製造方法を提供することができる。
スク膜をマスクとして絶縁膜を等方性オーバーエッチン
グしている。したがって、スリット状の微細加工ができ
る半導体装置の製造方法を提供することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。
法を示すものであり、図３の次の工程を示す断面図であ
る。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。
法を示すものであり、図４の次の工程を示す断面図であ
る。
【図６】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図５の次の工程を示す断面図であ
る。
法を示すものであり、図５の次の工程を示す断面図であ
る。
【図７】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図６の次の工程を示す断面図であ
る。
法を示すものであり、図６の次の工程を示す断面図であ
る。
【図８】図８（ａ）〜（ｅ）は、従来の半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
１…ガリウム砒素基板（ＧａＡｓ基板）、２…ＳｉＯ2
膜、３…ホトレジスト膜、５…プラズマＳｉ3 Ｎ4 膜、
５ａ…凸部、６…レジスト膜、８…ゲート窓開け部（ゲ
ート窓開けパターン）、５１…ガリウム砒素基板（Ｇａ
Ａｓ基板）、５３…第１のプラズマＳｉ3 Ｎ4 膜、５５
…ホトレジスト膜、５７…第２のプラズマＳｉ3 Ｎ4
膜。
膜、３…ホトレジスト膜、５…プラズマＳｉ3 Ｎ4 膜、
５ａ…凸部、６…レジスト膜、８…ゲート窓開け部（ゲ
ート窓開けパターン）、５１…ガリウム砒素基板（Ｇａ
Ａｓ基板）、５３…第１のプラズマＳｉ3 Ｎ4 膜、５５
…ホトレジスト膜、５７…第２のプラズマＳｉ3 Ｎ4
膜。
Claims (2)
- 【請求項１】 基板の上に絶縁膜を形成する工程と、 この絶縁膜の上にマスク膜を設ける工程と、 このマスク膜をマスクとして該絶縁膜を等方性オーバー
エッチングする工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記等方性オーバーエッチングする工程
の後に、該マスク膜を除去する工程と、該絶縁膜及び該
基板の上に該絶縁膜とエッチングレートの異なる膜を形
成する工程と、この膜をエッチバックする工程と、該絶
縁膜を除去する工程をさらに含むことを特徴とする請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24832897A JPH1187322A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24832897A JPH1187322A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187322A true JPH1187322A (ja) | 1999-03-30 |
Family
ID=17176455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24832897A Pending JPH1187322A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571629B1 (ko) | 2004-08-31 | 2006-04-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR101167312B1 (ko) * | 2005-06-30 | 2012-07-19 | 엘지디스플레이 주식회사 | 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치 및 그제조 방법 |
-
1997
- 1997-09-12 JP JP24832897A patent/JPH1187322A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571629B1 (ko) | 2004-08-31 | 2006-04-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| US7338906B2 (en) | 2004-08-31 | 2008-03-04 | Hynix Semiconductor, Inc. | Method for fabricating semiconductor device |
| KR101167312B1 (ko) * | 2005-06-30 | 2012-07-19 | 엘지디스플레이 주식회사 | 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치 및 그제조 방법 |
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