JPH1187485A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1187485A JPH1187485A JP9242830A JP24283097A JPH1187485A JP H1187485 A JPH1187485 A JP H1187485A JP 9242830 A JP9242830 A JP 9242830A JP 24283097 A JP24283097 A JP 24283097A JP H1187485 A JPH1187485 A JP H1187485A
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
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- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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Abstract
(57)【要約】
【課題】底部にウェル境界を有する素子分離領域におい
て、オープンスペースで生じる分離溝側壁の裾引きを抑
え、パンチスルーの発生を構造的に防止する。 【解決手段】埋め込み素子分離法ではドライエッチング
によりシリコン基板に分離用の溝を形成するが、第１の
溝の中間で第２の溝がＴ字型に交差する場合、第１の溝
の片側がオープンスペースとなる。このとき第１の溝の
オープンスペースに対向する側の側壁の傾斜角が緩くな
り、底部に裾引く形状となる。このとき第１の溝の底部
にウェル境界があればパンチスルーしやすい構造とな
る。本発明は第１の溝に対する第２の溝の交差角を斜め
にして実効的にオープンスペースを消滅させ、前記裾引
き抑える構造にすることに特徴がある。このようにして
パンチスルー現象を回避するに必要な溝の交差角の範
囲、第１、第２の分離溝で分離された第１、第２、第３
の素子領域の形成条件が示されている。
て、オープンスペースで生じる分離溝側壁の裾引きを抑
え、パンチスルーの発生を構造的に防止する。 【解決手段】埋め込み素子分離法ではドライエッチング
によりシリコン基板に分離用の溝を形成するが、第１の
溝の中間で第２の溝がＴ字型に交差する場合、第１の溝
の片側がオープンスペースとなる。このとき第１の溝の
オープンスペースに対向する側の側壁の傾斜角が緩くな
り、底部に裾引く形状となる。このとき第１の溝の底部
にウェル境界があればパンチスルーしやすい構造とな
る。本発明は第１の溝に対する第２の溝の交差角を斜め
にして実効的にオープンスペースを消滅させ、前記裾引
き抑える構造にすることに特徴がある。このようにして
パンチスルー現象を回避するに必要な溝の交差角の範
囲、第１、第２の分離溝で分離された第１、第２、第３
の素子領域の形成条件が示されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に係り、特に埋め込み素子分離技術を用いて素子
領域が形成された半導体装置とその製造方法に関するも
のである。
造方法に係り、特に埋め込み素子分離技術を用いて素子
領域が形成された半導体装置とその製造方法に関するも
のである。
【０００２】
【従来の技術】従来半導体装置の素子分離法には、例え
ばシリコンの選択酸化法（以下ＬＯＣＯＳ; Local Oxid
ation of Siliconと略称する）が広く用いられてきた。
しかしＬＯＣＯＳ法では、シリコン基板の選択酸化に用
いる窒化膜の下部周辺に酸化膜が侵入し、バーズビーク
を形成するため素子分離に余分な面積を必要とし、高密
度でかつ大規模な半導体装置の製造に要求される微細な
素子分離領域を形成することができなかった。
ばシリコンの選択酸化法（以下ＬＯＣＯＳ; Local Oxid
ation of Siliconと略称する）が広く用いられてきた。
しかしＬＯＣＯＳ法では、シリコン基板の選択酸化に用
いる窒化膜の下部周辺に酸化膜が侵入し、バーズビーク
を形成するため素子分離に余分な面積を必要とし、高密
度でかつ大規模な半導体装置の製造に要求される微細な
素子分離領域を形成することができなかった。
【０００３】近年開発された埋め込み素子分離法は、半
導体装置の最小線幅０．２５μｍの世代、及びさらに微
細化されたそれ以降の世代において、微細化、高集積化
に適した素子分離技術として注目を集めており、ＬＯＣ
ＯＳ法を用いた素子分離にかわるものと考えられてい
る。
導体装置の最小線幅０．２５μｍの世代、及びさらに微
細化されたそれ以降の世代において、微細化、高集積化
に適した素子分離技術として注目を集めており、ＬＯＣ
ＯＳ法を用いた素子分離にかわるものと考えられてい
る。
【０００４】次に埋め込み素子分離法を用いて素子領域
を形成するときの問題点について説明する。特にＣＭＯ
Ｓ回路（Complememtary Metal-Oxide-Semiconductor ci
rcuit ）への適用を目的として、図６を用いて埋め込み
素子分離領域を形成する際の問題点を詳細に説明する。
を形成するときの問題点について説明する。特にＣＭＯ
Ｓ回路（Complememtary Metal-Oxide-Semiconductor ci
rcuit ）への適用を目的として、図６を用いて埋め込み
素子分離領域を形成する際の問題点を詳細に説明する。
【０００５】図６（ａ）に示すように、ドライエッチン
グ法を用いてシリコン基板１の上に分離溝を形成したの
ち絶縁膜を埋め込み、表面を化学的機械研磨（以下ＣＭ
Ｐ；Chemical Mechanical Polishと略称する）してシリ
コン基板上に埋め込み素子分離領域２を形成する。
グ法を用いてシリコン基板１の上に分離溝を形成したの
ち絶縁膜を埋め込み、表面を化学的機械研磨（以下ＣＭ
Ｐ；Chemical Mechanical Polishと略称する）してシリ
コン基板上に埋め込み素子分離領域２を形成する。
【０００６】次に図６（ｂ）に示すように、シリコン基
板１の表面をレジスト膜９で被覆し、Ｎ型不純物をイオ
ン注入してＮウェル領域３を形成する。引き続きイオン
注入されたＮウェル領域３をレジストで被覆し（図示せ
ず）、Ｐウェル形成領域４にＰ型不純物をイオン注入す
る。このようにして図６（ｃ）に示すように、素子分離
領域２の分離溝の底部中央にウェル境界５を形成する。
板１の表面をレジスト膜９で被覆し、Ｎ型不純物をイオ
ン注入してＮウェル領域３を形成する。引き続きイオン
注入されたＮウェル領域３をレジストで被覆し（図示せ
ず）、Ｐウェル形成領域４にＰ型不純物をイオン注入す
る。このようにして図６（ｃ）に示すように、素子分離
領域２の分離溝の底部中央にウェル境界５を形成する。
【０００７】図６（ｃ）のＮウエル３の素子領域６に
は、ハッチで示すようにＰチャネルＭＯＳトランジスタ
のソース・ドレインＰ型拡散層がイオン注入される。同
様にＰウエル４の素子領域７には、Ｐウェル４の素子分
離領域２により分離された素子領域７に、ハッチで示す
ようにＮチャネルＭＯＳトランジスタのソース・ドレイ
ンＮ型拡散層がイオン注入される。
は、ハッチで示すようにＰチャネルＭＯＳトランジスタ
のソース・ドレインＰ型拡散層がイオン注入される。同
様にＰウエル４の素子領域７には、Ｐウェル４の素子分
離領域２により分離された素子領域７に、ハッチで示す
ようにＮチャネルＭＯＳトランジスタのソース・ドレイ
ンＮ型拡散層がイオン注入される。
【０００８】上記のウェル分離のパタ−ニングを行う
際、フォトリソグラフィーの精度と下地依存性のためウ
ェル境界５の合わせずれを生じることがあり、このため
図６（ｃ）の太い矢印で示すように、ウェル境界５の位
置が合わせずれだけシフトするという問題がある。
際、フォトリソグラフィーの精度と下地依存性のためウ
ェル境界５の合わせずれを生じることがあり、このため
図６（ｃ）の太い矢印で示すように、ウェル境界５の位
置が合わせずれだけシフトするという問題がある。
【０００９】このとき素子分離領域２の側壁１０の傾斜
が９０度に近い正常な角度で形成されれば、ウェル境界
５の位置は素子分離領域の溝の底幅に相当する片側Δｘ
だけの合わせマージンがある。例えばウェル境界５の位
置がΔｘだけ右側にシフトしても、なおＰウェル領域４
の先端となる境界線５と素子領域６のＰ型拡散層との間
には、ほぼ溝の深さだけの間隔が保たれるので、Ｐ型拡
散層に電源電圧を印加しても、前記Ｐ型拡散層とＰウェ
ル領域４との間が電気的につながってしまうような現象
（パンチスルー現象）は起こらない。
が９０度に近い正常な角度で形成されれば、ウェル境界
５の位置は素子分離領域の溝の底幅に相当する片側Δｘ
だけの合わせマージンがある。例えばウェル境界５の位
置がΔｘだけ右側にシフトしても、なおＰウェル領域４
の先端となる境界線５と素子領域６のＰ型拡散層との間
には、ほぼ溝の深さだけの間隔が保たれるので、Ｐ型拡
散層に電源電圧を印加しても、前記Ｐ型拡散層とＰウェ
ル領域４との間が電気的につながってしまうような現象
（パンチスルー現象）は起こらない。
【００１０】しかし、図６（ｃ）の破線１１に示すよう
に、素子分離領域２の側壁の傾斜が工程上の理由で緩く
なれば、前記合わせマージンはΔｘからΔｘa まで縮小
される。すなわち前記合わせずれにより、ウェル境界５
の位置がΔｘb （Δｘa ≦Δｘb ≦Δｘ）だけずれたと
すれば、Ｐウェル４の先端と素子領域６のＰ型拡散層の
端との間隔は距離ｄまで近接し、パンチスルーを生じる
ようになる。
に、素子分離領域２の側壁の傾斜が工程上の理由で緩く
なれば、前記合わせマージンはΔｘからΔｘa まで縮小
される。すなわち前記合わせずれにより、ウェル境界５
の位置がΔｘb （Δｘa ≦Δｘb ≦Δｘ）だけずれたと
すれば、Ｐウェル４の先端と素子領域６のＰ型拡散層の
端との間隔は距離ｄまで近接し、パンチスルーを生じる
ようになる。
【００１１】ここでパンチスルーとは、第１導電型の領
域の両端に第２導電型の領域を設け、この両端にオーミ
ック電極を設けて電圧を印加すれば、前記第１導電型の
厚さが一定値より小さい場合、第１、第２導電型の境界
面に生じるビルトインポテンシャルが下がり電極間に大
電流が流れることをいう。図６（ｃ）の例についていえ
ば、素子分離領域２による分離距離が実効的に短くなる
ため、Ｎウェル上の素子領域６のソース・ドレインＰ型
拡散層とＰウエル領域４とが、Ｎウェル領域３を介して
電気的に導通してしまうことを意味する。
域の両端に第２導電型の領域を設け、この両端にオーミ
ック電極を設けて電圧を印加すれば、前記第１導電型の
厚さが一定値より小さい場合、第１、第２導電型の境界
面に生じるビルトインポテンシャルが下がり電極間に大
電流が流れることをいう。図６（ｃ）の例についていえ
ば、素子分離領域２による分離距離が実効的に短くなる
ため、Ｎウェル上の素子領域６のソース・ドレインＰ型
拡散層とＰウエル領域４とが、Ｎウェル領域３を介して
電気的に導通してしまうことを意味する。
【００１２】次に素子分離領域２の側壁の傾斜が緩くな
る原因について説明する。従来、ドライエッチング法に
よりシリコン基板をエッチングして素子分離領域の分離
溝を形成する際、前方にオープンスペースを有する溝側
壁の傾斜角はオープンスペースのない溝側壁の傾斜角に
比べ緩く、溝の底部での裾引きが顕著になる傾向があっ
た。
る原因について説明する。従来、ドライエッチング法に
よりシリコン基板をエッチングして素子分離領域の分離
溝を形成する際、前方にオープンスペースを有する溝側
壁の傾斜角はオープンスペースのない溝側壁の傾斜角に
比べ緩く、溝の底部での裾引きが顕著になる傾向があっ
た。
【００１３】すなわち図７（ａ）に示すように、単に平
面状の半導体基板１にエッチングマスク１２を用いてド
ラエッチング法により素子分離領域の分離溝を形成すれ
ば、側壁１０の傾斜角は９０度に近い正常値になり、微
細な素子分離領域を形成することができる。しかし、図
７（ｂ）に示すように、対向する側壁の一方が遠方にあ
って、溝の片側にオープンスペースとなる部分が生じる
場合には側壁１１の傾斜角は緩いものとなる。
面状の半導体基板１にエッチングマスク１２を用いてド
ラエッチング法により素子分離領域の分離溝を形成すれ
ば、側壁１０の傾斜角は９０度に近い正常値になり、微
細な素子分離領域を形成することができる。しかし、図
７（ｂ）に示すように、対向する側壁の一方が遠方にあ
って、溝の片側にオープンスペースとなる部分が生じる
場合には側壁１１の傾斜角は緩いものとなる。
【００１４】その理由は次のとおりである。すなわち、
ドライエッチング法によるシリコンのエッチングでは、
シリコンを削る物理的・化学的なエッチングと、エッチ
ングにより生じた反応生成物の堆積とが同時に行われ
る。図７に、このようなエッチングの進行状況が模式的
に示されている。
ドライエッチング法によるシリコンのエッチングでは、
シリコンを削る物理的・化学的なエッチングと、エッチ
ングにより生じた反応生成物の堆積とが同時に行われ
る。図７に、このようなエッチングの進行状況が模式的
に示されている。
【００１５】図７（ａ）に示すように、エッチングマス
ク１２を用いてシリコン基板１をエッチングする際、反
応生成物１０ａがエッチング面のコーナ部に堆積し、こ
れがエッチングの妨げとなって、溝の側壁１０には一定
のテーパー角がつくようになる。このテーパー角はドラ
イエッチングの条件により変化するので、例えば所望の
テーパー角が８５度であれば、この現象を考慮の上これ
に見合うエッチング条件を定めることになる。
ク１２を用いてシリコン基板１をエッチングする際、反
応生成物１０ａがエッチング面のコーナ部に堆積し、こ
れがエッチングの妨げとなって、溝の側壁１０には一定
のテーパー角がつくようになる。このテーパー角はドラ
イエッチングの条件により変化するので、例えば所望の
テーパー角が８５度であれば、この現象を考慮の上これ
に見合うエッチング条件を定めることになる。
【００１６】図７（ｂ）に示すように、対向する側壁の
一方が遠方にあるオープンスペースを有する幅の広い溝
を形成する場合には、エッチング深さに対する反応生成
物１１ａの堆積量が大きいため、同一のエッチング条件
を用いても溝の側壁１１のテーパー角は図７（ａ）の細
い分離溝に比べて緩くなる。
一方が遠方にあるオープンスペースを有する幅の広い溝
を形成する場合には、エッチング深さに対する反応生成
物１１ａの堆積量が大きいため、同一のエッチング条件
を用いても溝の側壁１１のテーパー角は図７（ａ）の細
い分離溝に比べて緩くなる。
【００１７】このようなオープンスペースを有するレイ
アウトの一例を図８に示す。ここにオープンスペースと
は、水平方向に伸びる素子分離領域２ａと垂直方向の素
子分離領域２ｂとが交差するような領域であって、多数
の素子領域を２次元的にレイアウトする場合には、通常
多数のオープンスペースが発生する。図８の平面形状に
示されるように、このオープンスペースに対向する側壁
の傾斜角が緩くなり、側壁の裾引きが発生する。
アウトの一例を図８に示す。ここにオープンスペースと
は、水平方向に伸びる素子分離領域２ａと垂直方向の素
子分離領域２ｂとが交差するような領域であって、多数
の素子領域を２次元的にレイアウトする場合には、通常
多数のオープンスペースが発生する。図８の平面形状に
示されるように、このオープンスペースに対向する側壁
の傾斜角が緩くなり、側壁の裾引きが発生する。
【００１８】オープンスペースは次のように定義され
る。図８において素子分離領域２ａ、２ｂ、２ｃの幅
は、基本的に最小分離幅Ｔmin で設計される。素子領域
６、７、８、６ａの幅をＴとした時、オープンスペース
幅をＴO とすれば、ＴO ＞Ｔmin＋Ｔが成り立つものと
する。
る。図８において素子分離領域２ａ、２ｂ、２ｃの幅
は、基本的に最小分離幅Ｔmin で設計される。素子領域
６、７、８、６ａの幅をＴとした時、オープンスペース
幅をＴO とすれば、ＴO ＞Ｔmin＋Ｔが成り立つものと
する。
【００１９】オープンスペースを有する素子分離領域の
うち特に分離特性上問題となるのは、図８の一点鎖線に
示すように、ＣＭＯＳ回路のウェル分離を行うためのウ
ェル境界５が素子分離領域２ａの底部中央に沿って設定
されるような場合である。
うち特に分離特性上問題となるのは、図８の一点鎖線に
示すように、ＣＭＯＳ回路のウェル分離を行うためのウ
ェル境界５が素子分離領域２ａの底部中央に沿って設定
されるような場合である。
【００２０】オープンスペースとなる部分の断面図と平
面図とを対応付けて図９（ａ）、図９（ｂ）に示す。な
お図９（ｂ）において、オープンスペースの定義でのべ
た素子領域６に対向する６ａは簡単のため省略した。図
９に示すように、オープンスペースにおいて素子分離領
域２ａの分離溝の側壁１０の一部に側壁１１に示すよう
な裾引きを生じたとき、図６（ｃ）で説明したパンチス
ルーが誘発される。
面図とを対応付けて図９（ａ）、図９（ｂ）に示す。な
お図９（ｂ）において、オープンスペースの定義でのべ
た素子領域６に対向する６ａは簡単のため省略した。図
９に示すように、オープンスペースにおいて素子分離領
域２ａの分離溝の側壁１０の一部に側壁１１に示すよう
な裾引きを生じたとき、図６（ｃ）で説明したパンチス
ルーが誘発される。
【００２１】図９（ａ）を用いてこの問題をさらに具体
的に説明する。図９（ａ）は図９（ｂ）のＡ−Ａ断面を
示す図である。マスク合わせに際してウェル境界５ａが
パターン設計時の所定位置５からΔｘb だけＰ型拡散層
６の側にずれたとすれば、Ｐウェル４の先端と素子領域
６のＰ型拡散層の端との間隔が距離ｄまで接近し、ＣＭ
ＯＳ回路の基板電圧がこの部分でパンチスルーすること
になる。ここにΔｘは、比較のために前記オープンスペ
ースがない場合の合わせマージンを示したものである。
的に説明する。図９（ａ）は図９（ｂ）のＡ−Ａ断面を
示す図である。マスク合わせに際してウェル境界５ａが
パターン設計時の所定位置５からΔｘb だけＰ型拡散層
６の側にずれたとすれば、Ｐウェル４の先端と素子領域
６のＰ型拡散層の端との間隔が距離ｄまで接近し、ＣＭ
ＯＳ回路の基板電圧がこの部分でパンチスルーすること
になる。ここにΔｘは、比較のために前記オープンスペ
ースがない場合の合わせマージンを示したものである。
【００２２】この問題を回避するため、オープンスペー
ス部分の側壁１１の傾斜角が所望の角度になるようドラ
イエッチング条件を設定すれば、オープンスペースを有
しない側壁１０の形状の劣化や、２ａに埋め込む絶縁材
料がカバレッジよく堆積しない等の問題を生じる。した
がって現状のドライエッチング技術では、オープンスペ
ースの有無の影響を回避して側壁１０と１１の傾斜角を
所望の値に揃えることは極めて困難な課題であった。
ス部分の側壁１１の傾斜角が所望の角度になるようドラ
イエッチング条件を設定すれば、オープンスペースを有
しない側壁１０の形状の劣化や、２ａに埋め込む絶縁材
料がカバレッジよく堆積しない等の問題を生じる。した
がって現状のドライエッチング技術では、オープンスペ
ースの有無の影響を回避して側壁１０と１１の傾斜角を
所望の値に揃えることは極めて困難な課題であった。
【００２３】
【発明が解決しようとする課題】上記したように、従来
の絶縁物埋め込み素子分離領域の形成法には、オープン
スペースを有する部分で分離溝側壁の傾斜角が緩い裾引
き形状になるという問題があった。特にＣＭＯＳ回路形
成のため前記素子分離領域の底部中央にウェル境界が設
定される場合には、ウェル境界の合わせずれと前記溝側
壁の裾引き現象とが相乗的に作用して、素子領域上のソ
ース・ドレイン拡散層とウェル境界５を介して隣接する
ウェル拡散層との間がパンチスルーしやすくなるという
問題があった。
の絶縁物埋め込み素子分離領域の形成法には、オープン
スペースを有する部分で分離溝側壁の傾斜角が緩い裾引
き形状になるという問題があった。特にＣＭＯＳ回路形
成のため前記素子分離領域の底部中央にウェル境界が設
定される場合には、ウェル境界の合わせずれと前記溝側
壁の裾引き現象とが相乗的に作用して、素子領域上のソ
ース・ドレイン拡散層とウェル境界５を介して隣接する
ウェル拡散層との間がパンチスルーしやすくなるという
問題があった。
【００２４】本発明は上記の問題点を解決すべくなされ
たもので、オープンスペースを有しかつウェル境界が存
在する分離溝において、分離溝の底部における溝側壁の
裾引きを構造的に抑えることにより、ウェル境界の合わ
せずれが発生しても前記裾引きが誘発する素子領域のソ
ース・ドレイン拡散層とウェル領域間のパンチスルーが
発生し難くすることを目的とする。
たもので、オープンスペースを有しかつウェル境界が存
在する分離溝において、分離溝の底部における溝側壁の
裾引きを構造的に抑えることにより、ウェル境界の合わ
せずれが発生しても前記裾引きが誘発する素子領域のソ
ース・ドレイン拡散層とウェル領域間のパンチスルーが
発生し難くすることを目的とする。
【００２５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に長手方向に伸びた分離溝に絶縁物が埋め
込まれ、平坦化された第１、第２の素子分離領域を有
し、また前記第１、第２の素子分離領域の平面形状は、
第１の素子分離領域の中間において第２の素子分離領域
の終端部が、前記第１の素子分離領域と斜めに交わるよ
うにし、さらに前記第１の素子分離領域の底部には、そ
の長手方向に沿ってウェル境界が形成されたものであっ
て、これら第１、第２の素子分離領域により仕切られた
第１、第２、第３の素子領域からなることを特徴とす
る。
半導体基板上に長手方向に伸びた分離溝に絶縁物が埋め
込まれ、平坦化された第１、第２の素子分離領域を有
し、また前記第１、第２の素子分離領域の平面形状は、
第１の素子分離領域の中間において第２の素子分離領域
の終端部が、前記第１の素子分離領域と斜めに交わるよ
うにし、さらに前記第１の素子分離領域の底部には、そ
の長手方向に沿ってウェル境界が形成されたものであっ
て、これら第１、第２の素子分離領域により仕切られた
第１、第２、第３の素子領域からなることを特徴とす
る。
【００２６】すなわち前記第１の素子分離領域の一方の
側に、その長手方向に沿って伸びた第１導電型の第１の
素子領域と、前記第１の素子分離領域の他方の側に形成
され、かつ、それぞれ前記第１の素子分離領域の長手方
向に沿って伸びた第２導電型の第２、第３の素子領域と
を有し、前記第２、第３の素子領域は第２の素子分離領
域を介して互いに分離されるように形成されたものであ
って、かつ、第１の素子分離領域を横断して第１の素子
領域からウェル境界に垂直に延長した直線が少なくとも
前記第２、第３のいずれかの素子領域内を通るように構
成される。
側に、その長手方向に沿って伸びた第１導電型の第１の
素子領域と、前記第１の素子分離領域の他方の側に形成
され、かつ、それぞれ前記第１の素子分離領域の長手方
向に沿って伸びた第２導電型の第２、第３の素子領域と
を有し、前記第２、第３の素子領域は第２の素子分離領
域を介して互いに分離されるように形成されたものであ
って、かつ、第１の素子分離領域を横断して第１の素子
領域からウェル境界に垂直に延長した直線が少なくとも
前記第２、第３のいずれかの素子領域内を通るように構
成される。
【００２７】このように構成された第１の素子領域に第
２導電型のチャネル領域を有する電界効果トランジスタ
または第２導電型のコレクタ領域を有するバイポーラト
ランジスタのいずれかが形成され、第２、第３の素子領
域に第１導電型のチャネル領域を有する電界効果トラン
ジスタまたは第１導電型のコレクタ領域を有するバイポ
ーラトランジスタのいずれかが形成されることを特徴と
する。このようにして第１導電型の第１の素子領域と第
２導電型の第２、第３の素子領域の上にＭＯＳまたはバ
イポーラトランジスタからなる相補型回路を構成するこ
とができる。
２導電型のチャネル領域を有する電界効果トランジスタ
または第２導電型のコレクタ領域を有するバイポーラト
ランジスタのいずれかが形成され、第２、第３の素子領
域に第１導電型のチャネル領域を有する電界効果トラン
ジスタまたは第１導電型のコレクタ領域を有するバイポ
ーラトランジスタのいずれかが形成されることを特徴と
する。このようにして第１導電型の第１の素子領域と第
２導電型の第２、第３の素子領域の上にＭＯＳまたはバ
イポーラトランジスタからなる相補型回路を構成するこ
とができる。
【００２８】すなわち、従来第１、第２の素子分離領域
がＴ字型に直角に交差し、オープンスペースとなってい
た前記交差領域を斜めの交差とし、この交差部の溝を形
成する際、第１の素子領域からウェル境界に垂直に第
２、第３の素子領域の方向を見たとき、第２、第３の素
子領域に妨げられて両者の間の溝を見通すことができな
い程度に十分斜めの交差とすれば、前記第２の素子分離
領域の溝の影響を除去し交差部に生じる側壁の裾引きを
除去することができる。
がＴ字型に直角に交差し、オープンスペースとなってい
た前記交差領域を斜めの交差とし、この交差部の溝を形
成する際、第１の素子領域からウェル境界に垂直に第
２、第３の素子領域の方向を見たとき、第２、第３の素
子領域に妨げられて両者の間の溝を見通すことができな
い程度に十分斜めの交差とすれば、前記第２の素子分離
領域の溝の影響を除去し交差部に生じる側壁の裾引きを
除去することができる。
【００２９】また本発明の半導体装置は、第１、第２の
Ｐチャネルトランジスタと第３乃至第６のＮチャネルト
ランジスタからなる相補型メモリセルを有するものであ
って、第１、第３のトランジスタは、第１のノードに接
続された第１の相補型インバータ回路を構成し、第２、
第５のＭＯＳトランジスタは、第２のノード接続された
第２の相補型インバータ回路を構成し、第１、第２の相
補型インバータを用いて前記第１、第２のノードを備え
たフリップフロップ回路を構成し、第１のノードは、前
記第４のトランジスタを介して第１のビット線に接続さ
れ、第２のノードは、前記第６のトランジスタを介して
第２のビット線に接続され、第４、第６のＭＯＳトラン
ジスタのゲートにはワード線が接続され、かつ、前記第
１の素子領域はＮ型であって、前記第１、第２のＰチャ
ネルトランジスタのいずれかが形成され、前記第２、第
３の素子領域はＰ型であって、前記第３、第５のＮチャ
ネルトランジスタのいずれかが形成されたことを特徴と
する。
Ｐチャネルトランジスタと第３乃至第６のＮチャネルト
ランジスタからなる相補型メモリセルを有するものであ
って、第１、第３のトランジスタは、第１のノードに接
続された第１の相補型インバータ回路を構成し、第２、
第５のＭＯＳトランジスタは、第２のノード接続された
第２の相補型インバータ回路を構成し、第１、第２の相
補型インバータを用いて前記第１、第２のノードを備え
たフリップフロップ回路を構成し、第１のノードは、前
記第４のトランジスタを介して第１のビット線に接続さ
れ、第２のノードは、前記第６のトランジスタを介して
第２のビット線に接続され、第４、第６のＭＯＳトラン
ジスタのゲートにはワード線が接続され、かつ、前記第
１の素子領域はＮ型であって、前記第１、第２のＰチャ
ネルトランジスタのいずれかが形成され、前記第２、第
３の素子領域はＰ型であって、前記第３、第５のＮチャ
ネルトランジスタのいずれかが形成されたことを特徴と
する。
【００３０】また本発明の半導体装置の製造方法は、半
導体基板にそれぞれ長手方向に直線状に伸びた第１、第
２の溝を形成し、第２の溝の終端部が第１の溝の中間に
おいてこの第１の溝とそれぞれ長手方向が斜めに交わる
ようにし、第１、第２の溝を絶縁物で埋め込んだのち半
導体基板の表面を平坦化することにより前記第１、第２
の溝をそれぞれ第１、第２の素子分離領域とし、この第
１、第２の素子分離領域により隔てられた前記半導体基
板の表面を第１、第２、第３の素子領域とし、第１の素
子領域が第１の素子分離領域の一方の側に形成され、第
２、第３の素子形成領域が前記第１の素子分離領域の他
方の側にそれぞれ形成され、また前記第２、第３の素子
領域は前記第２の素子分離領域を介して形成されたもの
であって、かつ前記第１、第２、第３の素子領域はそれ
ぞれ第１の素子分離領域に沿って長手方向に伸びた形状
とし、その後半導体基板に少なくとも１つのウェル領域
をさらに形成し、このウェル領域は、前記第１の溝の底
部において溝の長手方向に沿ったウェル境界を有するよ
うにし、かつ、この半導体基板表面上において第１の素
子分離領域を横断して第１の素子領域から前記ウェル境
界に垂直に延長した直線が、少なくとも前記第２、第３
のいずれかの素子領域内を通るようにすることを特徴と
する。
導体基板にそれぞれ長手方向に直線状に伸びた第１、第
２の溝を形成し、第２の溝の終端部が第１の溝の中間に
おいてこの第１の溝とそれぞれ長手方向が斜めに交わる
ようにし、第１、第２の溝を絶縁物で埋め込んだのち半
導体基板の表面を平坦化することにより前記第１、第２
の溝をそれぞれ第１、第２の素子分離領域とし、この第
１、第２の素子分離領域により隔てられた前記半導体基
板の表面を第１、第２、第３の素子領域とし、第１の素
子領域が第１の素子分離領域の一方の側に形成され、第
２、第３の素子形成領域が前記第１の素子分離領域の他
方の側にそれぞれ形成され、また前記第２、第３の素子
領域は前記第２の素子分離領域を介して形成されたもの
であって、かつ前記第１、第２、第３の素子領域はそれ
ぞれ第１の素子分離領域に沿って長手方向に伸びた形状
とし、その後半導体基板に少なくとも１つのウェル領域
をさらに形成し、このウェル領域は、前記第１の溝の底
部において溝の長手方向に沿ったウェル境界を有するよ
うにし、かつ、この半導体基板表面上において第１の素
子分離領域を横断して第１の素子領域から前記ウェル境
界に垂直に延長した直線が、少なくとも前記第２、第３
のいずれかの素子領域内を通るようにすることを特徴と
する。
【００３１】また本発明の半導体装置の製造方法は、前
記第２、第３の素子領域の前記ウェル境界に垂直方向の
幅の最小値をＸとし、前記ウェル境界に垂直に延長した
直線が前記第１の素子領域の前記第１の素子分離領域側
の端と交わる交点と、前記直線が前記第２、第３のいず
れかの素子領域の前記第１の素子分離領域側の端と交わ
る交点との距離の最小値をＹ、最大値をＺとするとき、
Ｚ≦Ｘ＋Ｙの関係が成り立つことを特徴とする。
記第２、第３の素子領域の前記ウェル境界に垂直方向の
幅の最小値をＸとし、前記ウェル境界に垂直に延長した
直線が前記第１の素子領域の前記第１の素子分離領域側
の端と交わる交点と、前記直線が前記第２、第３のいず
れかの素子領域の前記第１の素子分離領域側の端と交わ
る交点との距離の最小値をＹ、最大値をＺとするとき、
Ｚ≦Ｘ＋Ｙの関係が成り立つことを特徴とする。
【００３２】また本発明の半導体装置の製造方法は、第
１の溝と第２の溝とが交わる鋭角側の角度をθとし、第
２、第３の素子領域の前記ウェル境界に垂直方向の幅の
最小値をＸとし、第２、第３の素子領域が互いに対向す
る１辺同士の最小距離をＹとするとき、Ｘ≧Ｙ／ｃｏｓ
θの関係が成り立つようにすることを特徴とする。
１の溝と第２の溝とが交わる鋭角側の角度をθとし、第
２、第３の素子領域の前記ウェル境界に垂直方向の幅の
最小値をＸとし、第２、第３の素子領域が互いに対向す
る１辺同士の最小距離をＹとするとき、Ｘ≧Ｙ／ｃｏｓ
θの関係が成り立つようにすることを特徴とする。
【００３３】このようにすれば、ウェル境界がフォトリ
ソグラフィーの合わせずれにより位置ずれを生じても、
溝の底部での裾引きが構造的に抑制されるため素子領域
上の拡散層とウェル間のパンチスルーが起り難くなり、
ばらつきの少ない高性能でかつ高信頼性の半導体装置を
再現性良く製造することができる。
ソグラフィーの合わせずれにより位置ずれを生じても、
溝の底部での裾引きが構造的に抑制されるため素子領域
上の拡散層とウェル間のパンチスルーが起り難くなり、
ばらつきの少ない高性能でかつ高信頼性の半導体装置を
再現性良く製造することができる。
【００３４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）、図１（ｂ）
は、本発明の第１の実施の形態に係る半導体装置の構造
を示す断面図と平面図である。本発明の絶縁物埋め込み
素子分離構造の断面形状は、基本的には図６に示す製造
工程と同様の手順で製造されるが、その平面形状は従来
の絶縁物埋め込み素子分離構造と大きく異なっている。
したがって本発明の半導体装置の製造方法において、断
面形状に関する部分については図６の工程断面図を参照
して説明する。第１の実施の形態において図６（ａ）の
絶縁物埋め込み構造を形成するまでの工程は次のとおり
である。
施の形態を詳細に説明する。図１（ａ）、図１（ｂ）
は、本発明の第１の実施の形態に係る半導体装置の構造
を示す断面図と平面図である。本発明の絶縁物埋め込み
素子分離構造の断面形状は、基本的には図６に示す製造
工程と同様の手順で製造されるが、その平面形状は従来
の絶縁物埋め込み素子分離構造と大きく異なっている。
したがって本発明の半導体装置の製造方法において、断
面形状に関する部分については図６の工程断面図を参照
して説明する。第１の実施の形態において図６（ａ）の
絶縁物埋め込み構造を形成するまでの工程は次のとおり
である。
【００３５】まず、面方位（１００）のＮ型シリコン基
板１の上に、厚さ２０ｎｍの熱酸化膜（図示せず）を形
成し、さらにＣＶＤ法（化学的気相成長法；Chemical V
aporDeposition method）を用いて多結晶シリコン膜
（図示せず）を堆積し、リソグラフィー法と活性イオン
エッチング法（以下ＲＩＥ法；Reactive Ion Etching m
ethod と呼ぶ）により前記熱酸化膜、多結晶シリコン
膜、Ｎ型シリコン基板１を順次エッチングして素子分離
用の分離溝と、この溝で隔てられた素子領域を形成し、
再びＣＶＤ法を用いて、前記分離溝をＳｉＯ2 膜２で埋
め込むように堆積した。
板１の上に、厚さ２０ｎｍの熱酸化膜（図示せず）を形
成し、さらにＣＶＤ法（化学的気相成長法；Chemical V
aporDeposition method）を用いて多結晶シリコン膜
（図示せず）を堆積し、リソグラフィー法と活性イオン
エッチング法（以下ＲＩＥ法；Reactive Ion Etching m
ethod と呼ぶ）により前記熱酸化膜、多結晶シリコン
膜、Ｎ型シリコン基板１を順次エッチングして素子分離
用の分離溝と、この溝で隔てられた素子領域を形成し、
再びＣＶＤ法を用いて、前記分離溝をＳｉＯ2 膜２で埋
め込むように堆積した。
【００３６】ここで前記熱酸化膜と多結晶シリコン膜
は、素子領域を保護するためのものである。前記多結晶
シリコン膜をストッパーとして通常のＣＭＰ研磨により
溝の外部のＳｉＯ2 膜を除去し平坦化した後、さらに前
記多結晶シリコン膜を除去して、図６（ａ）の示すよう
に、Ｎ型シリコン基板１にＳｉＯ2 膜が埋め込まれた素
子分離領域２を形成した。
は、素子領域を保護するためのものである。前記多結晶
シリコン膜をストッパーとして通常のＣＭＰ研磨により
溝の外部のＳｉＯ2 膜を除去し平坦化した後、さらに前
記多結晶シリコン膜を除去して、図６（ａ）の示すよう
に、Ｎ型シリコン基板１にＳｉＯ2 膜が埋め込まれた素
子分離領域２を形成した。
【００３７】次いで図６（ｂ）に示すように、リソグラ
フィー法によりレジスト膜９をパタ−ニングし、イオン
注入法を用いてＮウェルの形成領域３にたとえばＰ（リ
ン）などの不純物を添加する。さらにレジスト膜９を除
去し、さきにイオン注入したＮウェルの形成領域を覆う
ように、再度リソグラフィー法によりレジスト膜をパタ
−ニングし、さきにイオン注入した不純物とは逆の導電
型の不純物、例えばＢ（ボロン）やＢＦ2 などをＰウェ
ルの形成領域４に注入する。
フィー法によりレジスト膜９をパタ−ニングし、イオン
注入法を用いてＮウェルの形成領域３にたとえばＰ（リ
ン）などの不純物を添加する。さらにレジスト膜９を除
去し、さきにイオン注入したＮウェルの形成領域を覆う
ように、再度リソグラフィー法によりレジスト膜をパタ
−ニングし、さきにイオン注入した不純物とは逆の導電
型の不純物、例えばＢ（ボロン）やＢＦ2 などをＰウェ
ルの形成領域４に注入する。
【００３８】このようにして図６（ｃ）に示すようにウ
ェル境界５をパターン設計時の所定の位置、すなわち素
子分離領域２の底部中央にマスク合わせして形成する。
なおウェル形成工程は、必ずしも前述のように素子分離
領域２を形成した後に行う必要はなく、先に半導体基板
にウェル形成を行い、その後素子分離領域２の形成を行
ってもよい。
ェル境界５をパターン設計時の所定の位置、すなわち素
子分離領域２の底部中央にマスク合わせして形成する。
なおウェル形成工程は、必ずしも前述のように素子分離
領域２を形成した後に行う必要はなく、先に半導体基板
にウェル形成を行い、その後素子分離領域２の形成を行
ってもよい。
【００３９】引き続き通常のＲＴＡ(Rapid Thermal Ann
eal)法を用いてＮ2 雰囲気中で１０００℃、２０秒の熱
処理を行い、ウェルに注入した不純物を活性化する。さ
きに熱酸化膜で被覆した素子領域上にゲート電極を形成
し、通常のリソグラフィー法とイオン注入法を用いてＮ
ウェル３の素子領域６にＰ型のソース・ドレイン拡散層
を形成し、Ｐウェル４の素子領域７にＮ型のソース・ド
レイン拡散層をそれぞれ形成した後、電極付け等を行い
素子を完成した。
eal)法を用いてＮ2 雰囲気中で１０００℃、２０秒の熱
処理を行い、ウェルに注入した不純物を活性化する。さ
きに熱酸化膜で被覆した素子領域上にゲート電極を形成
し、通常のリソグラフィー法とイオン注入法を用いてＮ
ウェル３の素子領域６にＰ型のソース・ドレイン拡散層
を形成し、Ｐウェル４の素子領域７にＮ型のソース・ド
レイン拡散層をそれぞれ形成した後、電極付け等を行い
素子を完成した。
【００４０】さきに図６（ｃ）を用いて説明したよう
に、溝の片側がオープンスペースとなるとき、溝の側壁
は図６（ｃ）の１１に示すように傾斜角が緩くなり、溝
の底部で裾を引く形状となる。特にウェル境界５に隣接
する素子領域６の上のＰ型ソース・ドレイン拡散層に着
目すれば、ウェル境界５でフォトリソグラフィーの合わ
せずれが発生すればＰウエル領域４の先端部と素子領域
６のＰ型ソース・ドレイン拡散層との距離ｄが接近し、
パンチスルーを起こしやすい構造となり実用的でない。
に、溝の片側がオープンスペースとなるとき、溝の側壁
は図６（ｃ）の１１に示すように傾斜角が緩くなり、溝
の底部で裾を引く形状となる。特にウェル境界５に隣接
する素子領域６の上のＰ型ソース・ドレイン拡散層に着
目すれば、ウェル境界５でフォトリソグラフィーの合わ
せずれが発生すればＰウエル領域４の先端部と素子領域
６のＰ型ソース・ドレイン拡散層との距離ｄが接近し、
パンチスルーを起こしやすい構造となり実用的でない。
【００４１】本第１の実施の形態ではこの問題を回避す
るために、図９（ｂ）に示す従来のオープンスペースを
含む素子分離領域の平面形状を、図１（ｂ）に示すよう
に大幅に変更した。
るために、図９（ｂ）に示す従来のオープンスペースを
含む素子分離領域の平面形状を、図１（ｂ）に示すよう
に大幅に変更した。
【００４２】図９（ｂ）に示すように、シリコン基板上
に例えば素子領域６、７、８を２次元的に配置すると
き、従来これらを互いに分離する素子分離領域２ａと、
これと直角にＴ字型に交わる素子分離領域２ｂとを形成
していた。このときその交差部分において、素子分離領
域２ａの一方の側壁がオープンスペースとなり、側壁１
１の傾斜角が他の側壁部分１０に比べて緩くなる。この
ときウェル境界５が素子分離領域２ａの底部に存在すれ
ばパンチスルーの問題が発生する。
に例えば素子領域６、７、８を２次元的に配置すると
き、従来これらを互いに分離する素子分離領域２ａと、
これと直角にＴ字型に交わる素子分離領域２ｂとを形成
していた。このときその交差部分において、素子分離領
域２ａの一方の側壁がオープンスペースとなり、側壁１
１の傾斜角が他の側壁部分１０に比べて緩くなる。この
ときウェル境界５が素子分離領域２ａの底部に存在すれ
ばパンチスルーの問題が発生する。
【００４３】本第１の実施の形態では、図１（ｂ）に示
すように、素子分離領域２ａと２ｂとの交差を斜めにし
て、２ｂの交差による２ａの分離溝側壁の形状に対する
影響が最小となるように、素子分離領域の平面形状を形
成する。
すように、素子分離領域２ａと２ｂとの交差を斜めにし
て、２ｂの交差による２ａの分離溝側壁の形状に対する
影響が最小となるように、素子分離領域の平面形状を形
成する。
【００４４】このように素子分離領域２ｂの交差を斜め
にすることにより、２ａ、２ｂの溝をＲＩＥ法を用いて
形成するとき、長手方向に直線状に伸びた素子領域６か
ら、溝２ａを横断してウェル境界５と垂直方向に斜めの
溝２ｂを見通した時に、２ｂの溝で隔てられた素子領域
７と８に遮られて隙間が見えないよう前記２ａと２ｂの
交差角を設定すれば、２ａの側壁の形状に対する影響を
最小にすることができる。
にすることにより、２ａ、２ｂの溝をＲＩＥ法を用いて
形成するとき、長手方向に直線状に伸びた素子領域６か
ら、溝２ａを横断してウェル境界５と垂直方向に斜めの
溝２ｂを見通した時に、２ｂの溝で隔てられた素子領域
７と８に遮られて隙間が見えないよう前記２ａと２ｂの
交差角を設定すれば、２ａの側壁の形状に対する影響を
最小にすることができる。
【００４５】具体的には、図１（ｂ）の素子領域６から
ウェル境界５に対して垂直方向に直線を延長したとき、
ウェル境界５に対して素子領域６と線対称の位置にある
素子領域７、または同様にウェル境界５に対して素子領
域６と線対称の位置にある素子領域８のいずれか、また
はその両方の領域を通るように前記素子領域６、７、８
の平面形状を設計する。
ウェル境界５に対して垂直方向に直線を延長したとき、
ウェル境界５に対して素子領域６と線対称の位置にある
素子領域７、または同様にウェル境界５に対して素子領
域６と線対称の位置にある素子領域８のいずれか、また
はその両方の領域を通るように前記素子領域６、７、８
の平面形状を設計する。
【００４６】さらに具体的に前記平面形状の形成方法に
ついて説明する。図１（ｂ）の素子領域６からウェル境
界５に対して垂直方向に直線ｚを延長し、素子領域７ま
たは素子領域８の周辺を囲む素子分離領域の境界線と最
初に交わる交点をＰとする。
ついて説明する。図１（ｂ）の素子領域６からウェル境
界５に対して垂直方向に直線ｚを延長し、素子領域７ま
たは素子領域８の周辺を囲む素子分離領域の境界線と最
初に交わる交点をＰとする。
【００４７】ｚを図１（ｂ）の素子領域７の側から素子
領域８の側まで平行移動すれば、交点Ｐは素子領域７の
素子分離領域２ａとの境界線から素子分離領域２ｂとの
境界線に移動し、さらに素子領域８と素子分離領域２ａ
との境界線上に移り、その境界線に沿って移動する。
領域８の側まで平行移動すれば、交点Ｐは素子領域７の
素子分離領域２ａとの境界線から素子分離領域２ｂとの
境界線に移動し、さらに素子領域８と素子分離領域２ａ
との境界線上に移り、その境界線に沿って移動する。
【００４８】すなわちｚは素子領域７と８を分離する素
子分離領域２ｂを横切るときに最大値ｚmax となり、２
ｂ以外の場所では最小値（素子領域６と７、８との間隔
に等しい）ｚmin となるが、このときｚmax ＝Ｚ、ｚ
min ＝Ｙとする。また、図１（ｂ）に示すように、素子
領域７、８のウェル境界に垂直方向の幅が等しい場合そ
の幅をＸとするとき、これらＸ、Ｙ、Ｚの間にＺ≦Ｘ＋
Ｙの関係が満たされるように設計する。
子分離領域２ｂを横切るときに最大値ｚmax となり、２
ｂ以外の場所では最小値（素子領域６と７、８との間隔
に等しい）ｚmin となるが、このときｚmax ＝Ｚ、ｚ
min ＝Ｙとする。また、図１（ｂ）に示すように、素子
領域７、８のウェル境界に垂直方向の幅が等しい場合そ
の幅をＸとするとき、これらＸ、Ｙ、Ｚの間にＺ≦Ｘ＋
Ｙの関係が満たされるように設計する。
【００４９】このようにすれば、ウェル境界に隣接する
素子分離領域２ａにおいて、分離溝の一方の側壁に素子
分離領域２ｂの溝が存在しても、前記素子分離領域２ａ
の溝の他方の側壁に生じる裾引きを構造的に抑えること
ができる。
素子分離領域２ａにおいて、分離溝の一方の側壁に素子
分離領域２ｂの溝が存在しても、前記素子分離領域２ａ
の溝の他方の側壁に生じる裾引きを構造的に抑えること
ができる。
【００５０】したがって図１（ａ）に示すように、ウェ
ル境界が設計時に定められた位置５から、フォトリソグ
ラフィーの合わせずれにより、位置５ａまで合わせマー
ジンΔｘいっぱいにシフトしても、素子領域６のソース
・ドレイン拡散層とウェル境界５ａとの距離が十分に保
たれるのでパンチスルーは起り難くなり、リーク電流の
増加、素子特性のばらつきの増加等の素子の電気特性の
劣化、信頼性の低下を十分に抑制することができる。
ル境界が設計時に定められた位置５から、フォトリソグ
ラフィーの合わせずれにより、位置５ａまで合わせマー
ジンΔｘいっぱいにシフトしても、素子領域６のソース
・ドレイン拡散層とウェル境界５ａとの距離が十分に保
たれるのでパンチスルーは起り難くなり、リーク電流の
増加、素子特性のばらつきの増加等の素子の電気特性の
劣化、信頼性の低下を十分に抑制することができる。
【００５１】次に図２に基づき本発明の第２の実施の形
態について説明する。図２（ａ）に示すように、第２の
実施の形態においては素子領域６からウェル境界５に対
して垂直方向に直線Ｚa を延長したとき、この直線Ｚa
が素子領域７または素子領域８のいずれかまたは両方を
通るように、素子分離領域２ｂを介して素子領域７、８
を配置する。
態について説明する。図２（ａ）に示すように、第２の
実施の形態においては素子領域６からウェル境界５に対
して垂直方向に直線Ｚa を延長したとき、この直線Ｚa
が素子領域７または素子領域８のいずれかまたは両方を
通るように、素子分離領域２ｂを介して素子領域７、８
を配置する。
【００５２】この条件は、図２（ａ）に示す平面形状の
場合には前記第１の実施の形態に示した条件と等価であ
るが、図２（ｂ）に示すように、例えば第２、第３の素
子領域７、８の対向する境界線同士の平面形状がステッ
プ状に形成され、全体として第２の素子分離領域２ｂの
長手方向が第１の素子分離領域２ａと斜めに交わるよう
にされるような場合にも容易に適用することができる。
場合には前記第１の実施の形態に示した条件と等価であ
るが、図２（ｂ）に示すように、例えば第２、第３の素
子領域７、８の対向する境界線同士の平面形状がステッ
プ状に形成され、全体として第２の素子分離領域２ｂの
長手方向が第１の素子分離領域２ａと斜めに交わるよう
にされるような場合にも容易に適用することができる。
【００５３】このようにすれば、図２（ａ）に示すよう
に素子分離領域２ｂを直線状に斜めにするよりも、第
２、第３の素子領域のパターン設計上必要なＣＡＤのデ
ータ数を少なくすることができる。
に素子分離領域２ｂを直線状に斜めにするよりも、第
２、第３の素子領域のパターン設計上必要なＣＡＤのデ
ータ数を少なくすることができる。
【００５４】素子分離領域がステップ状に形成されて
も、図２（ｂ）に示すように、素子領域６からウェル境
界５に対して垂直方向に直線Ｚa を延長したとき、この
直線Ｚa が素子領域７または素子領域８のいずれか、ま
たは両方を通るようにすれば、ウェル境界に隣接する素
子分離領域２ａにおいて、分離溝２ａの一方の側壁に分
離溝２ｂが存在しても、２ａの他方の分離溝底部の側壁
に生じる裾引きが構造的に抑制される。
も、図２（ｂ）に示すように、素子領域６からウェル境
界５に対して垂直方向に直線Ｚa を延長したとき、この
直線Ｚa が素子領域７または素子領域８のいずれか、ま
たは両方を通るようにすれば、ウェル境界に隣接する素
子分離領域２ａにおいて、分離溝２ａの一方の側壁に分
離溝２ｂが存在しても、２ａの他方の分離溝底部の側壁
に生じる裾引きが構造的に抑制される。
【００５５】次に図３に基づき本発明の第３の実施の形
態について説明する。前記第１の実施の形態では、素子
分離領域２ａと２ｂとを斜めに接続して、２ａの分離溝
に実質的にオープンスペースとして作用する部分を発生
させないような構造にするための条件を定めたが、本第
２の実施の形態ではパターン設計上より簡便な条件とし
て、他の見地から前記の構造を規定する。
態について説明する。前記第１の実施の形態では、素子
分離領域２ａと２ｂとを斜めに接続して、２ａの分離溝
に実質的にオープンスペースとして作用する部分を発生
させないような構造にするための条件を定めたが、本第
２の実施の形態ではパターン設計上より簡便な条件とし
て、他の見地から前記の構造を規定する。
【００５６】図３に示すように、第１の素子分離領域２
ａの底部中央に直線状のウェル境界５を有し、この第１
の素子分離領域２ａに対して１端がその中間で斜めに交
わる直線状の第２の素子分離領域２ｂを形成する。
ａの底部中央に直線状のウェル境界５を有し、この第１
の素子分離領域２ａに対して１端がその中間で斜めに交
わる直線状の第２の素子分離領域２ｂを形成する。
【００５７】前記素子分離領域２ａ、２ｂにより互いに
分離された第１、第２、第３の素子領域６、７、８が形
成されるが、このとき素子領域７、８は同一の幅Ｘを有
するものとし、かつ素子分離領域２ｂを介して互いに対
向する素子領域７、８の１辺同士の間隔（最小距離）を
Ｙ、前記互いに対向する素子領域７、８の１辺とウェル
境界と平行な１辺とがなす鋭角側の角度、すなわち第１
の素子分離領域の溝の長手方向と第２の素子分離領域の
溝の長手方向とが交わる鋭角側の角度をθとするとき、
Ｘ≧Ｙ／ｃｏｓθの関係が成り立つようにパターンレイ
アウトを形成する。
分離された第１、第２、第３の素子領域６、７、８が形
成されるが、このとき素子領域７、８は同一の幅Ｘを有
するものとし、かつ素子分離領域２ｂを介して互いに対
向する素子領域７、８の１辺同士の間隔（最小距離）を
Ｙ、前記互いに対向する素子領域７、８の１辺とウェル
境界と平行な１辺とがなす鋭角側の角度、すなわち第１
の素子分離領域の溝の長手方向と第２の素子分離領域の
溝の長手方向とが交わる鋭角側の角度をθとするとき、
Ｘ≧Ｙ／ｃｏｓθの関係が成り立つようにパターンレイ
アウトを形成する。
【００５８】このようにして底部にウェル境界を有する
素子分離領域２ａにおいて、分離溝の一方の側壁に素子
分離領域２ｂとなる部分が存在しても、他方の分離溝底
部の側壁に生じる裾引きを構造的に抑えることができ
る。
素子分離領域２ａにおいて、分離溝の一方の側壁に素子
分離領域２ｂとなる部分が存在しても、他方の分離溝底
部の側壁に生じる裾引きを構造的に抑えることができ
る。
【００５９】なお第３の実施の形態に示した条件は、第
１の実施の形態に示した条件と等価であるが、本第３の
実施の形態の角度θと第２、第３の素子領域７、８の幅
と間隔で規定する条件式は、マスクパターン設計上便利
な場合がある。
１の実施の形態に示した条件と等価であるが、本第３の
実施の形態の角度θと第２、第３の素子領域７、８の幅
と間隔で規定する条件式は、マスクパターン設計上便利
な場合がある。
【００６０】次に図４に基づき本発明の第４の実施の形
態に係る半導体装置について説明する。図４はＣＭＯＳ
回路で構成されたスタティック型ランダムアクセスメモ
リのメモリセルの回路構成を示す図である。
態に係る半導体装置について説明する。図４はＣＭＯＳ
回路で構成されたスタティック型ランダムアクセスメモ
リのメモリセルの回路構成を示す図である。
【００６１】図４に示すメモリセルはＰチャネルＭＯＳ
トランジスタＱ1 、Ｑ2 と、ＮチャネルＭＯＳトランジ
スタＱ3 、Ｑ4 、Ｑ5 、Ｑ6 と第１、第２のビット線と
ワード線から構成される。Ｑ1 とＱ3 は第１のノードＮ
1 で接続され第１のＣＭＯＳインバータを構成し、Ｑ2
とＱ5 はノードＮ2 で接続され第２のＣＭＯＳインバー
タを構成する。前記第１、第２のインバータは互いに他
の出力を入力に接続することにより、フリップフロップ
回路を構成する。前記ノードＮ1 は第１の結合トランジ
スタＱ4 を介して第１のビット線に接続され、前記ノー
ドＮ2 は第２の結合トランジスタＱ6 を介して第２のビ
ット線に接続される。
トランジスタＱ1 、Ｑ2 と、ＮチャネルＭＯＳトランジ
スタＱ3 、Ｑ4 、Ｑ5 、Ｑ6 と第１、第２のビット線と
ワード線から構成される。Ｑ1 とＱ3 は第１のノードＮ
1 で接続され第１のＣＭＯＳインバータを構成し、Ｑ2
とＱ5 はノードＮ2 で接続され第２のＣＭＯＳインバー
タを構成する。前記第１、第２のインバータは互いに他
の出力を入力に接続することにより、フリップフロップ
回路を構成する。前記ノードＮ1 は第１の結合トランジ
スタＱ4 を介して第１のビット線に接続され、前記ノー
ドＮ2 は第２の結合トランジスタＱ6 を介して第２のビ
ット線に接続される。
【００６２】ＣＭＯＳ回路でメモリセルを構成した完全
ＣＭＯＳ回路は、消費電力が最小という特徴があるが、
ＣＭＯＳ回路を構成するためのＮウェル、Ｐウェルをは
じめとする多くの素子分離領域の形成が必要となる。
ＣＭＯＳ回路は、消費電力が最小という特徴があるが、
ＣＭＯＳ回路を構成するためのＮウェル、Ｐウェルをは
じめとする多くの素子分離領域の形成が必要となる。
【００６３】次に図５を用いて、前記メモリセルのパタ
ーンレイアウトに対し、本発明のウエル境界に隣接する
オープンスペース対応方法を適用した例について説明す
る。図５において、細い実線で囲まれた素子領域はその
間を埋める素子分離領域で分離される。太い実線で囲ま
れた部分は多結晶シリコンからなるゲート及びゲートか
らの引き出し配線である。前記素子領域はソース・ドレ
イン領域として高い不純物濃度でイオン注入されるた
め、前記多結晶シリコンゲートと同様に素子間を結ぶ配
線としても使用される。
ーンレイアウトに対し、本発明のウエル境界に隣接する
オープンスペース対応方法を適用した例について説明す
る。図５において、細い実線で囲まれた素子領域はその
間を埋める素子分離領域で分離される。太い実線で囲ま
れた部分は多結晶シリコンからなるゲート及びゲートか
らの引き出し配線である。前記素子領域はソース・ドレ
イン領域として高い不純物濃度でイオン注入されるた
め、前記多結晶シリコンゲートと同様に素子間を結ぶ配
線としても使用される。
【００６４】図の×印は、多結晶シリコンからなるソー
ス・ドレイン引き出し配線と、多結晶シリコンからなる
ゲート引き出し配線との接続点をなすコンタクトホール
である。Ｂ1 、Ｂ2 は図４において、結合トランジスタ
Ｑ4 、Ｑ6 を介してノードＮ1 、Ｎ2 と第１、第２のビ
ット線（図示せず）とを接続するコンタクトホールであ
る。図５に示すメモリセルのパターンレイアウトにおい
て、前記ビット線はコンタクトホールＢ1 、Ｂ2 の上
に、絶縁膜を介して縦方向に沿って配置されている。
ス・ドレイン引き出し配線と、多結晶シリコンからなる
ゲート引き出し配線との接続点をなすコンタクトホール
である。Ｂ1 、Ｂ2 は図４において、結合トランジスタ
Ｑ4 、Ｑ6 を介してノードＮ1 、Ｎ2 と第１、第２のビ
ット線（図示せず）とを接続するコンタクトホールであ
る。図５に示すメモリセルのパターンレイアウトにおい
て、前記ビット線はコンタクトホールＢ1 、Ｂ2 の上
に、絶縁膜を介して縦方向に沿って配置されている。
【００６５】図５において、ウェル境界５のＰＭＯＳ側
の素子領域はそれぞれＮウェル上に配置され、ＮＭＯＳ
側の素子領域はそれぞれＰウェル上に配置される。ＰＭ
ＯＳ及びＮＭＯＳのゲート電極Ｇ1 乃至Ｇ6 は、それぞ
れ素子領域とゲート配線との交点に形成され、ソース・
ドレイン領域はこれらのゲート電極をマスクとしてＰＭ
ＯＳ側にＰ型の、ＮＭＯＳ側にＮ型の高濃度の不純物イ
オンを素子領域全体に注入することにより形成される。
の素子領域はそれぞれＮウェル上に配置され、ＮＭＯＳ
側の素子領域はそれぞれＰウェル上に配置される。ＰＭ
ＯＳ及びＮＭＯＳのゲート電極Ｇ1 乃至Ｇ6 は、それぞ
れ素子領域とゲート配線との交点に形成され、ソース・
ドレイン領域はこれらのゲート電極をマスクとしてＰＭ
ＯＳ側にＰ型の、ＮＭＯＳ側にＮ型の高濃度の不純物イ
オンを素子領域全体に注入することにより形成される。
【００６６】Ｗ1 、Ｗ2 は結合トランジスタのゲート電
極Ｇ4 、Ｇ6 とワード線との接続点であるが、前記ゲー
ト電極とワード線とは一体の多結晶シリコンからなる配
線として形成されている。スタティック型ランダムアク
セスメモリのメモリセルアレイは、このように配置され
たメモリセルが図５の上下、左右に、次々に折り返すよ
うにして隣接するメモリセルに拡張される。
極Ｇ4 、Ｇ6 とワード線との接続点であるが、前記ゲー
ト電極とワード線とは一体の多結晶シリコンからなる配
線として形成されている。スタティック型ランダムアク
セスメモリのメモリセルアレイは、このように配置され
たメモリセルが図５の上下、左右に、次々に折り返すよ
うにして隣接するメモリセルに拡張される。
【００６７】図５に示すパターンレイアウトにおいて、
本発明のオープンスペース対応方法は底面沿ってウェル
境界５を含む素子分離領域２ａとこれに斜めに交わるＮ
ＭＯＳ側の素子分離領域２ｂからなる部分に適用され
る。
本発明のオープンスペース対応方法は底面沿ってウェル
境界５を含む素子分離領域２ａとこれに斜めに交わるＮ
ＭＯＳ側の素子分離領域２ｂからなる部分に適用され
る。
【００６８】従来素子領域７、８の平面形状は例えばＰ
ＭＯＳ側の７ａ、８ａと同様に、素子領域６の前方にオ
ープンスペースを有していたが、これを図５の素子領域
７、８のように２ｂを斜めにし、それぞれ両端に３角形
状の領域を張り出すようにすれば、ウエル境界５が存在
する素子分離領域２ａの分離溝の底部における裾引きを
構造的に抑え、素子領域６のソース・ドレイン拡散層と
ＮＭＯＳ側のウエル領域との間のパンチスルーが回避さ
れる。
ＭＯＳ側の７ａ、８ａと同様に、素子領域６の前方にオ
ープンスペースを有していたが、これを図５の素子領域
７、８のように２ｂを斜めにし、それぞれ両端に３角形
状の領域を張り出すようにすれば、ウエル境界５が存在
する素子分離領域２ａの分離溝の底部における裾引きを
構造的に抑え、素子領域６のソース・ドレイン拡散層と
ＮＭＯＳ側のウエル領域との間のパンチスルーが回避さ
れる。
【００６９】なお図５においては、図４のＱ2 を素子領
域６に、Ｑ3 を素子領域８に形成したが、Ｑ1 を素子領
域６に、Ｑ5 を素子領域８に形成することもできる。上
記のような本発明のパターンレイアウトを用いることに
より、スタティック型ランダムアクセスメモリの製造歩
留まりと信頼性を大幅に向上することができる。
域６に、Ｑ3 を素子領域８に形成したが、Ｑ1 を素子領
域６に、Ｑ5 を素子領域８に形成することもできる。上
記のような本発明のパターンレイアウトを用いることに
より、スタティック型ランダムアクセスメモリの製造歩
留まりと信頼性を大幅に向上することができる。
【００７０】このようにＣＭＯＳ回路の製造歩留まりと
信頼性を大幅に向上する効果は、必ずしもメモリセルに
ＣＭＯＳを用いた完全ＣＭＯＳ型の半導体記憶装置に限
定されるものではない。周辺ＣＭＯＳ型の半導体記憶装
置についても同様の効果がある。また必ずしも半導体記
憶装置に限定されるものではなく、ＣＭＯＳ回路からな
る半導体論理装置についても同様の効果がある。
信頼性を大幅に向上する効果は、必ずしもメモリセルに
ＣＭＯＳを用いた完全ＣＭＯＳ型の半導体記憶装置に限
定されるものではない。周辺ＣＭＯＳ型の半導体記憶装
置についても同様の効果がある。また必ずしも半導体記
憶装置に限定されるものではなく、ＣＭＯＳ回路からな
る半導体論理装置についても同様の効果がある。
【００７１】前記第１乃至第４の実施の形態に示した素
子分離構造は、もっとも単純で基本的なもののみについ
て、オープンスペースを発生させないための条件を示し
たものであるが、本発明は上記の実施の形態に限定され
るものではない。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
子分離構造は、もっとも単純で基本的なもののみについ
て、オープンスペースを発生させないための条件を示し
たものであるが、本発明は上記の実施の形態に限定され
るものではない。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００７２】
【発明の効果】上述したように、本発明の素子分離領域
からなる構造を用いれば、ウェル境界でフォトリソグラ
フィーの合わせずれが発生しウェル境界がシフトして
も、従来素子分離領域のオープンスペース部に生じてい
た分離溝側壁の裾引きが抑制され、素子領域のソース・
ドレイン拡散層とウエル領域間のパンチスルーが回避さ
れる。このため、リーク電流の増加や特性ばらつき増加
などの素子の電気特性の劣化が十分抑制され、良好な素
子特性と高い信頼性を有する半導体素子を高い歩留まり
で製造することが可能になる。
からなる構造を用いれば、ウェル境界でフォトリソグラ
フィーの合わせずれが発生しウェル境界がシフトして
も、従来素子分離領域のオープンスペース部に生じてい
た分離溝側壁の裾引きが抑制され、素子領域のソース・
ドレイン拡散層とウエル領域間のパンチスルーが回避さ
れる。このため、リーク電流の増加や特性ばらつき増加
などの素子の電気特性の劣化が十分抑制され、良好な素
子特性と高い信頼性を有する半導体素子を高い歩留まり
で製造することが可能になる。
【図１】本発明の第１の実施の形態の素子分離領域の構
造を示す図であって、（ａ）はその断面図。（ｂ）はそ
の平面図。
造を示す図であって、（ａ）はその断面図。（ｂ）はそ
の平面図。
【図２】本発明の第２の実施の形態の素子分離領域を示
す平面図。
す平面図。
【図３】本発明の第３の実施の形態の素子分離領域の構
造を示す平面図。
造を示す平面図。
【図４】本発明の第４の実施の形態に係るメモリセルの
回路構成を示す図。
回路構成を示す図。
【図５】本発明の第４の実施の形態のメモリセルのパタ
ーンレイアウトを示す図。
ーンレイアウトを示す図。
【図６】絶縁物埋め込み素子分離領域の製造方法を示す
工程断面図であって、（ａ）は絶縁物の埋め込み後表面
研磨した状態を示す図。（ｂ）はレジストマスクを用い
てＮウェルを形成した状態を示す図。（ｃ）はウェル境
界にずれを生じたときの問題点を示す図。
工程断面図であって、（ａ）は絶縁物の埋め込み後表面
研磨した状態を示す図。（ｂ）はレジストマスクを用い
てＮウェルを形成した状態を示す図。（ｃ）はウェル境
界にずれを生じたときの問題点を示す図。
【図７】従来のドライエッチングによる分離溝形成の問
題点を示す断面図であって、（ａ）は正常なエッチング
状態を示す断面図。（ｂ）はオープンスペースの影響を
示す断面図。
題点を示す断面図であって、（ａ）は正常なエッチング
状態を示す断面図。（ｂ）はオープンスペースの影響を
示す断面図。
【図８】従来のオープンスペースに生じる分離溝側壁の
裾引きとオープンスペースの定義をを示す平面図。
裾引きとオープンスペースの定義をを示す平面図。
【図９】従来の素子分離領域の構造を示す図であって、
（ａ）はその断面図。（ｂ）はその平面図。
（ａ）はその断面図。（ｂ）はその平面図。
１…シリコン基板 ２…埋め込みＳｉＯ2 膜 ２ａ…第１の素子分離領域 ２ｂ…第２の素子分離領域 ２ｃ…他の素子分離領域 ３…Ｎウェル ４…Ｐウェル ５…設計時におけるウェル境界の位置 ５ａ…合わせずれを生じた場合のウェル境界の位置 ６…第１の素子領域 ６ａ…オープンスペースを介して第１の素子領域に対向
する素子領域 ７…第２の素子領域 ７ａ…Ｎウエル上の他の素子領域 ８…第３の素子領域 ８ａ…Ｎウエル上の他の素子領域 ９…レジスト膜 １０…正常な分離溝の側壁 １０ａ…正常な分離溝の側壁の堆積物 １１…傾斜角の緩い分離溝の側壁 １１ａ…傾斜角の緩い分離溝の側壁の堆積物 １２…エッチングマスク Ｘ…第２、第３の素子領域の幅 Ｙ…第１の素子領域と第２、第３の素子領域との間隔 Ｐ…第１の素子領域からウエル境界に垂直な引いた線と
第２、第３の素子領域との最初の交点 ｚ…第１の素子領域のウエル境界側の境界線とＰとの距
離 ｚmax …ｚの最大値 ｚmin …ｚの最小値 Ｚ…ｚの最大値 Ｚａ…第１の素子領域からウエル境界に垂直な引いた線 θ…第２、第３の素子領域コーナ部分の鋭角側の角度 Ｑ1 〜Ｑ2 …ＰチャネルＭＯＳトランジスタ Ｑ3 〜Ｑ6 …ＮチャネルＭＯＳトランジスタ Ｓ1 〜Ｓ6 …ソース電極 Ｄ1 〜Ｄ6 …ドレイン電極 Ｇ1 〜Ｇ6 …ゲート電極 Ｎ1 、Ｎ2 …第１、第２のノード Ｂ1 、Ｂ2 …ビット線との接続点 Ｗ1 、Ｗ2 …ワード線との接続点 Δｘ…ウエル境界の合わせマージン Δｘａ…側壁の傾斜角が緩い場合の合わせマージン Δｘｂ…マスク合わせのずれ量 ｄ…Ｐウェルと第１の素子領域上のＰ型ソース・ドレイ
ン拡散層との距離 Ｔ…素子領域の幅 Ｔmin …素子分離領域の最小分離幅 ＴO …オープンスペースの幅
する素子領域 ７…第２の素子領域 ７ａ…Ｎウエル上の他の素子領域 ８…第３の素子領域 ８ａ…Ｎウエル上の他の素子領域 ９…レジスト膜 １０…正常な分離溝の側壁 １０ａ…正常な分離溝の側壁の堆積物 １１…傾斜角の緩い分離溝の側壁 １１ａ…傾斜角の緩い分離溝の側壁の堆積物 １２…エッチングマスク Ｘ…第２、第３の素子領域の幅 Ｙ…第１の素子領域と第２、第３の素子領域との間隔 Ｐ…第１の素子領域からウエル境界に垂直な引いた線と
第２、第３の素子領域との最初の交点 ｚ…第１の素子領域のウエル境界側の境界線とＰとの距
離 ｚmax …ｚの最大値 ｚmin …ｚの最小値 Ｚ…ｚの最大値 Ｚａ…第１の素子領域からウエル境界に垂直な引いた線 θ…第２、第３の素子領域コーナ部分の鋭角側の角度 Ｑ1 〜Ｑ2 …ＰチャネルＭＯＳトランジスタ Ｑ3 〜Ｑ6 …ＮチャネルＭＯＳトランジスタ Ｓ1 〜Ｓ6 …ソース電極 Ｄ1 〜Ｄ6 …ドレイン電極 Ｇ1 〜Ｇ6 …ゲート電極 Ｎ1 、Ｎ2 …第１、第２のノード Ｂ1 、Ｂ2 …ビット線との接続点 Ｗ1 、Ｗ2 …ワード線との接続点 Δｘ…ウエル境界の合わせマージン Δｘａ…側壁の傾斜角が緩い場合の合わせマージン Δｘｂ…マスク合わせのずれ量 ｄ…Ｐウェルと第１の素子領域上のＰ型ソース・ドレイ
ン拡散層との距離 Ｔ…素子領域の幅 Ｔmin …素子分離領域の最小分離幅 ＴO …オープンスペースの幅
Claims (6)
- 【請求項１】 半導体基板上の溝に絶縁物を埋め込み平
坦化することにより形成され、それぞれ長手方向に伸び
た第１、第２の素子分離領域と、前記第１の素子分離領
域の底面に垂直で、前記第１の素子分離領域の長手方向
に沿って伸びたウェル境界とを有する半導体装置におい
て、 前記第２の素子分離領域の長手方向の一方の終端部は、
前記第１の素子分離領域の中間において前記第１の素子
分離領域の長手方向と斜めに交わり、 かつ、前記第１、第２の素子分離領域により分離された
前記半導体基板表面の一部からなる第１、第２及び第３
の素子領域を有し、 前記第１の素子領域は、前記第１の素子分離領域に隣接
しその長手方向に沿って第１導電型のウエル内に配置さ
れ、 前記第２、第３の素子領域は、前記第１の素子分離領域
に隣接しその長手方向に沿って第２導電型のウエル内に
前記第２の素子分離領域を介して配置され、 前記第２、第３の素子領域は、前記第１の素子分離領域
を横断して前記第１の素子領域から前記ウェル境界に垂
直に延長した直線が少なくとも前記第２、第３のいずれ
かの素子領域を通るように配置されたものであって、 かつ、前記第１の素子領域には少なくとも第２導電型の
チャネル領域を有する電界効果トランジスタ及び第２導
電型のコレクタ領域を有するバイポーラトランジスタの
いずれかが形成され、 前記第２、第３の素子領域には少なくとも第１導電型の
チャネル領域を有する電界効果トランジスタ及び第１導
電型のコレクタ領域を有するバイポーラトランジスタの
いずれかが形成されたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置は、Ｐチャネ
ル型の第１、第２のＭＯＳトランジスタとＮチャネル型
の第３乃至第６のＭＯＳトランジスタからなる相補型メ
モリセルを有するものであって、 前記第１、第３のＭＯＳトランジスタは、第１のノード
に接続された第１の相補型インバータ回路を構成し、 前記第２、第５のＭＯＳトランジスタは、第２のノード
接続された第２の相補型インバータ回路を構成し、 前記第１、第２の相補型インバータを用いて前記第１、
第２のノードを備えたフリップフロップ回路を構成し、 前記第１のノードは、前記第４のＭＯＳトランジスタを
介して第１のビット線に接続され、 前記第２のノードは、前記第６のＭＯＳトランジスタを
介して第２のビット線に接続され、 前記第４、第６のＭＯＳトランジスタのゲートにはワー
ド線が接続され、 かつ、請求項１記載の第１の素子領域はＮ型であって、
前記Ｐチャネル型の第１、第２のＭＯＳトランジスタの
いずれかが形成され、 請求項１記載の第２、第３の素子領域はＰ型であって、
前記Ｎチャネル型の第３、第５のＭＯＳトランジスタの
いずれかが形成されたことを特徴とする半導体装置。 - 【請求項３】 半導体基板上に長手方向に伸びた第１、
第２の溝を形成し、 前記第２の溝の長手方向の一方の終端部は、前記第１の
溝の中間においてこの第１の溝の長手方向と斜めに交わ
るようにし、 前記第１、第２の溝を絶縁物で埋め込み平坦化すること
により、それぞれ第１、第２の素子分離領域を形成し、 この第１、第２の素子分離領域により互いに隔てられた
前記半導体基板の表面をそれぞれ第１、第２、第３の素
子領域とし、 前記第１の素子領域は前記第１の素子分離領域の一方の
側にその長手方向に沿って形成され、 前記第２、第３の素子領域は前記第１の素子分離領域の
他方の側に前記第２の素子分離領域を介して前記第１の
素子分離領域の長手方向に沿って形成されたものであっ
て、 かつ、前記半導体基板に少なくとも１つのウェル領域を
さらに形成し、 前記ウェル領域は、前記第１の溝の底面に垂直であって
前記溝の長手方向に沿って伸びたウェル境界を有するよ
うにし、 かつ、前記第１の素子分離領域を横断して前記第１の素
子領域から前記ウェル境界に垂直に延長した直線が少な
くとも前記第２、第３のいずれかの素子領域を通るよう
にしたことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第２、第３の素子領域の前記ウェル
境界に垂直方向の幅の最小値をＸとし、前記ウェル境界
に垂直な直線が、前記第１の素子領域の前記第１の素子
分離領域側の境界線と交わる交点と前記直線が前記第
２、第３のいずれかの素子領域の前記第１の素子分離領
域側の境界線と交わる交点との距離の最小値をＹとし、
最大値をＺとするとき、Ｚ≦Ｘ＋Ｙの関係が成り立つこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第２、第３の素子領域の前記ウェル
境界に垂直方向の幅の最小値をＸとし、前記第１の溝の
長手方向と第２の溝の長手方向とが交わる鋭角側の角度
をθとし、前記第２、第３の素子領域が互いに対向する
境界線同士の最小距離をＹとするとき、Ｘ≧Ｙ／ｃｏｓ
θの関係が成り立つようにすることを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項６】 前記半導体基板に少なくとも１つのウェ
ル領域を形成する工程は、前記半導体基板上に第１、第
２の溝を形成する工程の前に行うことを特徴とする請求
項３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24283097A JP3507667B2 (ja) | 1997-09-08 | 1997-09-08 | 半導体装置及びその製造方法 |
| US09/146,682 US6127718A (en) | 1997-09-08 | 1998-09-03 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24283097A JP3507667B2 (ja) | 1997-09-08 | 1997-09-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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