JPH1187510A - 配線構造およびこの配線構造の形成方法ならびにこの配線構造を適用する半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】配線間の静電容量を削減し、さらに配線抵抗を
削減し、半導体集積回路の動作速度を高速化させること
ができる配線構造、および、この配線構造の形成方法、
ならびに、この配線構造を適用する半導体集積回路を提
供すること。 【解決手段】第１の絶縁層と、第１の絶縁層の上に形成
された配線層と、少なくとも配線層の配線間に形成され
た低誘電率膜を含む第２の絶縁層とを有し、配線層の配
線間に形成された第２の絶縁層の底面の高さを、配線層
の配線の底面の高さよりも、配線間の間隔の２０％以上
低く形成し、さらに、下層側の配線層の内、少なくとも
１つの配線層をＡｌ系配線とし、上層側の配線層の内、
少なくとも１つの配線層を銅系配線層とすることによ
り、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線間容量を削減
し、動作速度を高速化することができる半導体集積回路
の配線構造、および、この配線構造の形成方法、ならび
に、この配線構造を適用する半導体集積回路に関するも
のである。

【０００２】

【従来の技術】従来より、半導体集積回路は、微細加工
技術の進歩に伴って、１つの半導体チップ内に集積でき
る素子数が増大するとともに、その動作速度も向上して
きた。これは主としてトランジスタ寸法、例えばＭＯＳ
トランジスタの場合にはそのゲート長が縮小されたこと
によって、個々のトランジスタのスイッチング速度が向
上したことに起因するものである。ところが、半導体集
積回路のレイアウトの設計ルール（通常、トランジスタ
の最小ゲート長で表現される）が０．５μｍを下回るよ
うになると、微細化の進行が必ずしも動作速度の向上に
はつながらないことが問題になってきた。これは主とし
て、半導体集積回路内の複数の回路ブロック間を接続す
る配線を信号が伝達する際の遅延時間が増大することに
起因するものである。

【０００３】すなわち、トランジスタのゲート長が縮小
されても、配線の高さは概略一定に保たれるため、単位
配線長当たりの静電容量は、配線間隔の縮小に伴って増
大することになる。しかも、回路ブロック間の配線長は
必ずしも短くならず、逆に、１つの半導体チップ内に集
積される機能の増大に伴って長くなる傾向にある。従っ
て、微細化の進行に伴って、回路ブロック間の配線間の
静電容量や配線抵抗が増大し、この静電容量と配線抵抗
の増大によって、配線に起因する信号遅延が増大する。
このため、半導体集積回路の動作速度を向上させるため
には、特に、設計ルールが０．５μｍ以下に微細化され
た半導体集積回路では、配線間の静電容量および配線抵
抗を低減させることが必要である。

【０００４】ところで、従来より、同一配線層内の配線
間の絶縁、および、上下の配線層間の絶縁のためには、
ＣＶＤ法で形成したシリコン酸化膜（酸化シリコン）が
一般的に使用されてきた。純粋な酸化シリコンは３．９
の誘電率を有するが、ＣＶＤ法で形成したシリコン酸化
膜は、一般的に、４．０〜４．４程度の誘電率を有す
る。また、配線としては、Ａｌ（アルミニウム）膜もし
くはＡｌ合金膜を主体とした配線（以下、「Ａｌ系配
線」と呼ぶ）を使用するのが一般的であった。これに対
し、配線間の静電容量を低減させるために、シリコン酸
化膜に比較して誘電率の低い絶縁材料の使用が検討され
ている。一方、配線抵抗の低減のためには、Ａｌに比較
して抵抗の低い金、銀、銅を主体とする低抵抗配線が検
討されている。例えば、Ｃｕ（銅）膜もしくはＣｕ合金
膜を主体とした配線（以下、「Ｃｕ系配線」と呼ぶ）の
使用が検討されている。

【０００５】なお、Ａｌ系配線の形成のためには、通
常、金属膜を絶縁層の表面上全面に形成した後、不要な
部分を除去する方法（以下、「エッチング法」と呼ぶ）
が使用される。これに対して、Ｃｕ系配線の形成のため
には、配線間を絶縁するための絶縁層に配線を形成する
ための溝をあらかじめ形成した後、溝内を含めた絶縁層
表面上に金属膜を形成し、溝外の金属膜を除去するダマ
シン法が検討されている（M. T. Bohr, IEEE Internati
onal Electrons Devices Meeting Digest of Technical
Papers (1995) p. 241 、J. Paraszczak et al., IEEE
International Electrons Devices Meeting Digest of
Technical Papers (1993) p. 261 ）。

【０００６】シリコン酸化膜に比較して誘電率の低い材
料としては、例えば以下のようなものが提案されてい
る。

【０００７】１）フッ素化シリコン酸化膜 従来のシリコン酸化膜形成のガス系にフッ素化合物ガス
を添加してＣＶＤを行うことにより、フッ素化シリコン
酸化膜を形成する技術が開発されている。その誘電率は
３．０〜３．７程度の値であって、フッ素添加量の増大
に応じて低減させることができる。しかしながら、フッ
素添加量の増大に従って吸湿性が増大するため、実用的
には誘電率を３．３程度までしか下げることができない
という欠点がある（H. Miyajima et al., Proceedings
of Symposium on Dry Process, (1994), p. 133, R.Kat
sumata et al., Proceedings of Symposium on Dry Pro
cess (1995), P. 269 ）。

【０００８】２）シロキサンＳＯＧ さらに誘電率が低い材料としては、Ｓｉ−Ｒ（Ｒ＝Ｈ，
ＣＨ₃ ，Ｃ₆ Ｈ₅ 等）の結合を有するシロキサンオリゴ
マーを含む溶液を塗布し、キュアすることによって形成
するシロキサンＳＯＧ（spin-on-glass ）がある。２．
８〜３．３程度の誘電率を有する。具体例としては、水
素化シルセスキオキサン（B.T. Ahlburnet al., Procee
dings of the 1st International Dielectrics for ULS
I Multilevel Interconnection Conference (1995) p.
36 ）、メチルシロキサン（K. Numata et al., Materia
ls Research Society Symposium Proceedings, Vol. 38
1(1995) p. 255）等がある。

【０００９】３）有機材料 さらに誘電率が低い材料として、ＢＰＤＡ−ＰＤＡ等の
ポリイミド、フッ素化ポリイミド、ポリイミド−シロキ
サン、環状フッ素樹脂／シロキサン共重合体、ベンゾシ
クロブテン、パリレン−Ｆ、ポリ（フッ素化ナフタレ
ン）、アモルファステフロン（amorphous Teflon（商
標））、フッ素化ポリ（アリールエーテル）、シクロパ
ーフルオロカーボンポリマー、フッ素化アモルファスカ
ーボン等の有機材料がある。これらの材料の多くは塗布
法によって膜状に形成するが、パリレン、フッ素化アモ
ルファスカーボン等はＣＶＤ法で形成される（例えば、
C.H.Ｔｉng et al., Materials Research Society Proc
eedings, Vol. 381 (1995) p.3, C.-I. Lang et al., M
aterials Research Society Proceedings, Vol. 381 (1
995) p. 45, M. Mills et al., 1st International Die
lectrics for ULSI Multilevel Interconnection Confe
rence (1995) p. 269, S.-P. Jeng et al., Materials
Research Society Symposium Proceedings, Vol. 381
(1995) p. 197, B.C. Auman, 1st International Diele
ctrics for ULSI Multilevel Interconnection Confere
nce (1995) p. 297, N.H. Hendricks et al., 1st Inte
rnationalDielectrics for ULSI Multilevel Interconn
ection Conference (1995) p. 283, K. Endo et al., J
apanese Journal of Applied Physics, Vol. 35 (1996)
p.L1348）。

【００１０】４）多孔質材料 絶縁物を多孔質化することによって誘電率を下げること
が可能である。究極的には、配線間を真空もしくは不活
性なガスで絶縁することによって、１の誘電率を得るこ
とができる。例えば、ポリイミドを多孔質化した有機質
の多孔質材料（K.R. Carter et al., Materials Resear
ch Society Symposium Proceedings, Vol. 381 (1995)
p. 79 ）や、ゲル状シリカ等の無機質の多孔質材料（米
国特許第５４８８０１５号）が提案されている。また、
配線間にカーボンを充填した多層配線構造を形成した後
で、酸素中で加熱してカーボンを除去し、配線間をガス
で絶縁した構造等も提案されている（M.B. Anand et a
l. Symposium on VLSI Technology Digest of Technica
l Papers (1996) p. 82）。

【００１１】上記１）〜４）までの材料の中で、１）の
フッ素化シリコン酸化膜は、実用的に得られる誘電率の
下限が３．３程度であり、静電容量の低減効果には限界
がある。従って、より効果的に静電容量を減少させるた
め、上記２）、３）および４）に分類される材料の検討
が精力的に行われている。以下、単に「低誘電率材料」
と呼ぶ場合には、上記２）、３）および４）に分類され
るような、従来のシリコン酸化膜よりも誘電率の低い新
規の材料を意味するものとする。

【００１２】しかし、これらの低誘電率材料は、一般的
に、従来のシリコン酸化膜に比較して耐熱性が低く、製
造プロセス中の熱処理工程において変質や分解が起きる
ことが多いし、膜中に水分を含んでいたり、熱処理工程
での変質によって吸湿性を持つ状態に変化するものが多
いという問題点がある。このような含有水分や吸着され
た水分は、その後の熱処理工程において脱離し、このよ
うにして放出される水分が金属配線の腐食の原因にな
る。また、これらの低誘電率材料には、金属に対する密
着性が乏しいという別の問題点もある。

【００１３】さらに、上述する低誘電率材料は、シリコ
ン酸化膜に比較して機械強度が低いため、金属配線表面
のヒロック（突起）の発生を防止できないという問題も
ある。

【００１４】また、多層配線構造の形成のためには、配
線層間の接続を行うためのヴィア孔を形成する必要があ
る。従来のシリコン酸化膜の場合には、レジストをマス
クにしてドライエッチングを行い、その後、アッシング
（酸素プラズマや活性酸素による酸化）によってレジス
トを除去する工程により、微細な接続孔を容易に形成す
ることができた。ところが、上述する低誘電率材料は一
般的に酸化に対する耐性に乏しく、アッシング処理によ
り変質して吸湿性の増大や誘電率の上昇を招くため、低
誘電率材料には、レジストのアッシングを利用する従来
のヴィア孔形成工程をそのまま適用することができない
という問題点もある。

【００１５】このため、レジストではなくシリコン酸化
膜、シリコン窒化膜等の無機材料をマスクとして利用し
てヴィア孔を形成する方法が採られることが多い。この
ような無機材料のマスクはハードマスクと呼ばれる。ま
た、上述する低誘電率材料は一般的に熱伝導率が低く、
配線に電流が流れることによって発生するジュール熱を
効率的に拡散させることができないという問題点もあ
る。

【００１６】さらに、このような誘電率の低い材料が使
用できたとしても、配線容量を効果的に低減できるとは
限らない。すなわち、実効誘電率（実際の容量値と配線
寸法から求められる誘電率）が材料の誘電率にまで低減
できるとは限らない。例えば、図１のように、半導体基
板２１０上の下地絶縁層２１２表面上に配線２１８ａ，
２１８ｂ，２１８ｃを含む配線層２１８が形成された場
合を考える。この場合、低い誘電率を有する層間絶縁層
２２０が配線間および配線上に形成されているとして
も、配線間の電界はこの層間絶縁層内のみに閉じこめら
れるわけではない。すなわち、配線層の直下に形成され
た下地絶縁層２１２内にまで電界が広がる。従って、下
地絶縁層２１２が通常のシリコン酸化膜で形成されてい
るため、配線間の実効誘電率は層間絶縁層２２０を構成
する材料の誘電率までは低くならない。このような現象
は、例えば特開平８−１６２５２８号公報に説明されて
いる。

【００１７】以上に述べたさまざまな問題の少なくとも
一部の解決のため、低誘電率材料は、シリコン酸化膜、
シリコン酸窒化膜、シリコン窒化膜等の材料と組み合わ
せて使われることが多い。例えば、下層の配線層への密
着性を向上させ、また下層配線層表面のヒロック発生を
防止するため、配線層上にＣＶＤ法によってシリコン酸
化膜を下地膜として堆積し、その後に、低誘電率材料の
膜を堆積する方法が一般的である（J.T. Wetzel et a
l., Materials Research Society Symposium proceedin
gs Vol. 381 (1995) P. 217, y. Homma et al., Procee
dings of the 12th International Conference on VLSI
Multilevel Interconnection Conference(1995) p. 45
7）。同様に、上層の配線層の密着性を改善し、低誘電
率材料に含まれる水分による上層配線層の腐食発生を防
止するため、低誘電率材料の膜上にキャップ膜を形成す
る方法もある。

【００１８】しかし、シリコン酸化膜は４．０−４．４
程度の誘電率を有し、シリコン酸窒化膜やシリコン窒化
膜は、それよりもさらに高い誘電率を有する。従って、
このような下地膜やキャップ膜を形成すると、配線間に
誘電率の高い材料が存在することになる。このため、図
１に示した場合よりもさらに、配線間の静電容量が大き
くなるという問題点がある。

【００１９】また、このような下地膜が、垂直な表面上
に、通常の方法、例えばプラズマＣＶＤ法によって堆積
された場合、堆積された膜の表面がオーバーハング形状
を持つことが多い。例えば、図２に示されたように、垂
直な側壁を有する配線２１８ａ，２１８ｂ，２１８ｃを
含む配線層が形成された基板上にプラズマＣＶＤ法によ
って下地膜２１６を堆積すると、堆積された下地膜２１
６の表面は、配線の側面上においてオーバーハングす
る。このオーバーハングによってそれ以降のプロセスが
困難になる。例えば、このような下地膜上に低誘電率膜
２２８を形成すると、配線間にボイド２２９が形成され
る。このボイドは層間絶縁層２２０のクラック発生の原
因になる。また、ボイドの形状が一定しないために配線
間の容量にばらつきが発生する。

【００２０】なお、ヴィア孔の形成が困難であるという
問題点に対しては、同一層内の配線間の絶縁にのみ低誘
電率材料を使用し、配線層間の絶縁には通常のＣＶＤ絶
縁膜を使用する構造も提案されている（S.-P. Jeng et
al, Materials Research Society Symposium Proceedin
gs, Vol. 337 (1994) p. 25 ）。しかしながら、この場
合には配線間の電界がこのＣＶＤ絶縁膜内にも広がるた
め、図１に示した場合よりもさらに配線間の容量が増大
するという問題が発生する。

【００２１】また、ジュール熱を効率的に拡散させるこ
とができないという問題に対して、配線に直接接触する
ように、シリコン酸化膜よりも熱伝導率の高い材料、例
えば窒化シリコンや酸化アルミニウムの膜を配線層間に
形成することも提案されている（米国特許第５４７６８
１７号）。しかし、このような熱伝導率が高い材料は、
シリコン酸化膜よりもさらに高い誘電率を有する。この
ような高い誘電率の材料内への電界の広がりにより、配
線間の容量は高くなる。

【００２２】前述の特開平８−１６２５２８号公報に
は、配線間の低誘電率膜の膜厚を配線の高さよりも大き
くすることによって配線間の容量を効果的に低減させる
構造が提案されている。しかし、この構造ではシリコン
酸化膜、シリコン酸窒化膜、シリコン窒化膜等の下地膜
が使用されている。従って、上記の下地膜に関わる問題
点は解決されていない。一方、配線材料に関しては、Ａ
ｌ系配線はやがてＣｕ系配線にすべて置き換えられると
いうような議論がなされることもある。しかし現実に
は、Ｃｕ系配線を使用した半導体集積回路製品を低コス
トで製造するためには、解決すべき問題が多々残されて
いる。従って、様々な半導体集積回路製品にＣｕ系配線
を適用するための、産業の現実に合った現実的な方法が
提案される必要がある。

【００２３】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、配線間の静電容
量を削減し、半導体集積回路の動作速度を高速化させる
ことができる配線構造、および、この配線構造の形成方
法を提供することにある。また、本発明の別の目的は、
上記配線構造を適用する半導体集積回路において、さら
に配線抵抗を削減し、半導体集積回路の動作速度をさら
に高速化させることができる半導体集積回路を提供する
ことにある。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体集積回路に適用される配線構造で
あって、半導体基板の上に形成された第１の絶縁層と、
この第１の絶縁層の上に形成され、少なくとも１つの隣
接する配線を含む配線層と、少なくとも前記配線層の隣
接する配線の間に形成され、シリコン酸化膜よりも低い
誘電率を持つ低誘電率膜を含む第２の絶縁層とを有し、
前記隣接する配線の間に形成された前記第２の絶縁層の
底面の高さは、前記隣接する配線の底面の高さよりも、
前記隣接する配線間の間隔の２０％以上低く形成されて
いることを特徴とする配線構造を提供するものである。

【００２５】ここで、上記配線構造であって、前記第２
の絶縁層は、前記配線層の配線と前記低誘電率膜との間
に、さらに、少なくとも前記隣接する配線の上面および
側面上に形成された下地膜を含み、この下地膜は、前記
隣接する配線の側面の上端部における膜厚が下端部にお
ける膜厚よりも薄く形成されているのが好ましい。ま
た、上記配線構造であって、前記低誘電率膜は、前記隣
接する配線上にも形成され、前記第２の絶縁層は、さら
に、前記低誘電率膜の上に形成された熱伝導性絶縁膜を
含み、この熱伝導性絶縁膜は、シリコン酸化膜の熱電導
率よりも高い熱電導率を持つのが好ましい。

【００２６】また、本発明は、半導体集積回路に適用さ
れる配線構造の形成方法であって、半導体基板の上に第
１の絶縁層を形成し、この第１の絶縁層の上に、少なく
とも１つの隣接する配線を含む配線層を形成し、この隣
接する配線の間に形成された前記第１の絶縁層の上面の
前記隣接する配線間の間隔の２０％以上の膜厚の領域を
除去した後、少なくとも前記配線層の隣接する配線の間
に、シリコン酸化膜よりも低い誘電率を持つ低誘電率膜
を含む第２の絶縁層を形成することを特徴とする配線構
造の形成方法を提供するものである。

【００２７】ここで、上記配線構造の形成方法であっ
て、前記第２の絶縁層を形成するに際し、前記低誘電率
膜を形成する前に、さらに、前記隣接する配線の上面お
よび側面上に下地膜を、前記隣接する配線の側面の上端
部における膜厚が下端部における膜厚よりも薄くなるよ
うに形成し、その後、この下地膜の上に、かつ、少なく
とも前記配線層の隣接する配線の間に、前記低誘電率膜
を形成するのが好ましい。また、上記配線構造の形成方
法であって、前記第２の絶縁層を形成するに際し、前記
低誘電率膜を前記隣接する配線上にも形成されるように
形成した後に、さらに、シリコン酸化膜の熱電導率より
も高い熱電導率を持つ熱伝導性絶縁膜を形成するのが好
ましい。

【００２８】さらに、本発明は、少なくとも２層以上の
配線層を有し、下層側の配線層の内、少なくとも１つの
配線層は、請求項１〜３のいずれかに記載の配線構造を
適用するアルミニウムもしくはアルミニウム合金を主体
とするアルミニウム系配線層であり、上層側の配線層の
内、少なくとも１つの配線層は、銅もしくは銅合金を主
体とする銅系配線層であって、この銅系配線層の配線を
用いて、長距離信号配線、クロック配線、および、電源
バス配線の内の少なくとも１つが形成されていることを
特徴とする半導体集積回路を提供するものである。

【００２９】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の配線構造、および、この配線
構造の形成方法、ならびに、この配線構造を適用する半
導体集積回路を詳細に説明する。

【００３０】（実施例１）図３（ａ），（ｂ），（ｃ）
および図４（ｄ），（ｅ）は、本発明の配線構造の各形
成工程を表す第１の実施例の断面図である。図３（ａ）
において、半導体基板１０の表面にはトランジスタやフ
ィールド酸化膜等の、半導体デバイスに必要な構造（図
示せず）が形成されている。同図に示すように、まず、
この半導体基板１０上に、ＣＶＤ法を用いて堆積したシ
リコン酸化膜やＢＰＳＧ（borophospho-silicate glas
s）膜等の絶縁膜を１つもしくは複数組み合わせて使用
して下地絶縁層１２を形成する。シリコン酸化膜やＢＰ
ＳＧ膜は、４．０〜４．４程度の誘電率を有するもの
で、その表面は、ＣＭＰ（chemical mechanical polish
ing ）等の方法によって平坦化するのが好ましい。

【００３１】続いて、下地絶縁層１２の必要な位置に、
半導体基板１０の表面に形成されたトランジスタを第１
配線層の配線に接続するためのコンタクト孔（図示せ
ず）を形成し、コンタクト孔内には、例えばタングステ
ンのプラグを形成した後、このような基板表面上に、第
１配線層の配線を形成するための金属膜１４を堆積する
（以下、単に「基板」と言う場合、半導体基板、およ
び、様々な膜や構造が表面上に形成された半導体基板を
一般的に意味するものとする）。金属膜１４は、例えば
膜厚１０〜５０ｎｍのＴｉ膜、３０〜１５０ｎｍのＴｉ
Ｎ膜、３００〜１０００ｎｍのＡｌ−０．５ｗｔ％Ｃｕ
膜、５〜２０ｎｍのＴｉ膜、２０〜１００ｎｍのＴｉＮ
膜をこの順に積層して形成する。なお、Ａｌ−０．５ｗ
ｔ％Ｃｕ膜以外にも、様々なＡｌ合金膜や純Ａｌ膜等の
Ａｌ含有膜を利用することが可能である。

【００３２】続いて、図３（ｂ）に示すように、公知の
フォトリソグラフィ技術によってレジストパターン１６
を形成し、塩素系のガス（ＢＣｌ₃ ，Ｃｌ₂ 等）を利用
した異方性プラズマエッチングによって金属膜１４をパ
ターンニングし、配線１８ａ，１８ｂ，１８ｃを含む第
１配線層１８を形成する。エッチング装置としては、例
えばＥＣＲ（electro-cyclotron resonance ）プラズマ
エッチング装置やＴＣＰ（transformer coupled plasm
a）エッチング装置、ＩＣＰ（inductive coupled plasm
a）エッチング装置を好適に利用することができる。好
ましくは、配線１８ａ，１８ｂ，１８ｃの側壁が半導体
基板表面に対してほぼ垂直になるような条件でエッチン
グを行うのがよい。なお、同図は、第１配線層１８の配
線が密に形成された部分を示すもので、この部分の配線
の高さをｈ１、配線間の間隔をｓ１とする。

【００３３】続いて、図３（ｃ）に示すように、公知の
アッシング技術によってレジストパターン１６を除去
し、フッ素系のガスを利用した異方性プラズマエッチン
グ技術によって、第１配線層１８の配線間の下地絶縁層
１２の表面の膜厚ｄ１の領域をエッチングする。好まし
くは、配線最上層のＴｉＮ膜が実質的にエッチングされ
ない条件でエッチングを行うのがよい。エッチング装置
としては、例えば平行平板型ＲＩＥ（reactive ion etc
hing）装置やＩＣＰエッチング装置が好適に利用でき
る。さらに必要に応じて、アッシング、ウエット洗浄等
の方法によって、ドライエッチング中に基板表面に付着
した堆積物を除去する。

【００３４】続いて、図４（ｄ）に示すように、例えば
高密度プラズマＣＶＤ法を利用してフッ素化シリコン酸
化膜を堆積し、例えばＣＭＰ法により平坦化して層間絶
縁層２０を形成する。高密度プラズマＣＶＤの一例とし
ては、ＳｉＨ₄ ，ＳｉＦ₄ ，Ｏ₂ ，Ａｒを含む原料ガス
を使用したヘリコンプラズマＣＶＤ法がある。以下に、
代表的な堆積条件の一例（室田 他、月刊Semiconducto
r World 1996.2, p. 82 ）を示す。 ＳｉＦ₄ ：ＳｉＨ₄ ＝１：１ Ｏ２／（ＳｉＦ₄ ＋ＳｉＨ₄ ）＝１〜２ Ａｒ／（ＳｉＦ₄ ＋ＳｉＨ₄ ）＝１ 基板温度＝４００℃ ヘリコンプラズマパワー（１３．５６ＭＨｚ）＝２．５
ｋＷ バイアスパワー（４００ｋＨｚ）＝２ｋＷ

【００３５】上述するフッ素化シリコン酸化膜の誘電率
は純粋なシリコン酸化膜と比較して低く、例えば３．５
程度の値を有する。また、このような条件では、プラズ
マＣＶＤによる堆積とＡｒスパッタリングによるエッチ
ングとが同時に行われ、微細な配線間を埋め込むことが
できる。しかし、例えば広幅の配線上に堆積されたフッ
素化シリコン酸化膜の表面の高さと、配線が存在しない
領域に堆積されたフッ素化シリコン酸化膜の表面の高さ
との差は解消されないため、フッ素化シリコン酸化膜の
表面を、例えばＣＭＰ法により平坦化する。ＣＭＰに
は、例えばシリカ粒を研磨剤として含むスラリーを使用
する。

【００３６】適切な条件で高密度プラズマＣＶＤを行う
ことにより、配線に直接接触させることができる高い膜
質のフッ素化シリコン酸化膜を堆積することができる。
特に、膜中にＳｉ−Ｆ結合が存在することにより、膜が
疎水性になる。このため、膜中の水分含有量が十分に低
くなる。しかしながら、フッ素添加量が多くなりすぎる
と、膜中のＳｉ（−Ｆ）₂ 結合の量が大きくなる。この
場合には膜は吸湿性を持つ。従って、フッ素化シリコン
酸化膜のフッ素添加量は、膜中のＳｉ（−Ｆ） ₂ 結合量
が十分に少ない範囲に制限するべきである。すなわち、
ＦＴ−ＩＲ（Fourier transformed infrared absorptio
n spectroscopy）法によって実質的にＳｉ（−Ｆ）₂ 結
合による吸収（９８０ｃｍ^-1付近で観察される）が観察
されないか、もしくはＳｉ−Ｏ結合の吸収（１０８０ｃ
ｍ^-1付近で観察される）の積分強度に比較してＳｉ（−
Ｆ）₂ 結合の吸収の積分強度が約２．０％以下、好まし
くは約０．１％以下である範囲に制限するべきである。
この、フッ素添加量の制限により、フッ素化シリコン酸
化膜の誘電率の下限には制限がある。現時点において利
用可能な高密度プラズマＣＶＤ技術では約３．３が誘電
率の下限である。しかし将来の成膜技術の進歩によっ
て、Ｓｉ（−Ｆ）₂ 結合の量を増大させることなく、さ
らに低い誘電率が得られる可能性もある。

【００３７】本実施例の配線構造では、第１配線層１８
の配線間の下地絶縁層１２表面の厚さｄ１の領域がエッ
チングされ、この部分に、誘電率の低いフッ素化シリコ
ン酸化膜からなる層間絶縁層２０が形成されている。す
なわち、隣り合う配線間に形成されたフッ素化シリコン
酸化膜の底面の高さは、配線の底面の高さよりも膜厚ｄ
１だけ低くなっている。この結果、配線間の電界の広が
りが、誘電率の低いフッ素化シリコン酸化膜内に制限さ
れ、配線間の実効誘電率がフッ素化シリコン酸化膜自体
の誘電率に近い値にまで低下するため、配線間の静電容
量を効果的に低減することができる。

【００３８】具体的には、膜厚ｄ１が配線間隔ｓ１に対
して２０％程度以上の場合に効果が得られる。例えば、
配線間隔ｓ１が０．５０，０．３５，０．２５，０．１
８μｍの場合、膜厚ｄ１は、それぞれ約０．１，０．０
７，０．０５，０．０３６μｍに相当する。５０％程度
以上であればさらに静電容量を低減することができる。
例えば、配線間隔ｓ１が０．５０，０．３５，０．２
５，０．１８μｍの時に、膜厚ｄ１は、それぞれ約０．
２５，０．１８，０．１２，０．０９μｍに相当する。

【００３９】なお、図３および図４では、模式的に、第
１配線層１８の配線間の下地絶縁層１２表面の膜厚ｄ１
の部分を完全に矩形状にエッチングした状態を示した
が、現実的には、完全に矩形状にエッチングすることは
困難であるし、またその必要もない。例えば、周辺部が
丸められた形状にエッチングしてもよい。この場合、膜
厚ｄ１は、配線間の中央付近における膜厚の値とすれば
よい。また、下地絶縁層１２表面の平坦化状態によって
は、隣り合う配線の底面の高さが一致していないことも
ある。この場合、フッ素化シリコン酸化膜の底面の高さ
と配線の底面の高さとの差は、隣り合う配線間の中央付
近におけるフッ素化シリコン酸化膜の底面の高さと、隣
り合う配線の底面の平均的高さとの差として求めればよ
い。

【００４０】この後、さらに必要に応じて、同様の工程
を繰り返し、第２層以降の配線層および層間絶縁層を形
成する。図４（ｅ）は、配線２２ａ，２２ｂ，２２ｃを
含む第２配線層２２を形成し、さらに、第２の層間絶縁
層２４を形成した状態の断面図を示すものである。同図
に示す配線構造において、層間絶縁層２０は、第１配線
層１８の配線相互間を絶縁するとともに、第１配線層１
８と第２配線層２２との間の絶縁を行う機能を果たす。
層間絶縁層２０の配線層１８，２２間の膜厚は０．６〜
１．５μｍ程度にする。図示していないが、層間絶縁層
２０の必要な部分に、第１配線層１８の配線と第２配線
層２２の配線とを接続するためのヴィア孔を形成し、例
えばＷ（タングステン）膜のＣＶＤとエッチバックとに
よって、ヴィア孔を埋めるプラグを形成する。なお、本
実施例の場合には、層間絶縁層２０を高密度プラズマＣ
ＶＤ法を用いて堆積したフッ素化シリコン酸化膜で形成
しているため、通常のレジストパターンをマスクとした
異方性プラズマエッチによってヴィア孔を形成すること
が可能である。

【００４１】その後、さらに表面保護膜を形成し、ボン
ディングパッドを形成して、半導体集積回路のウエハ製
造工程を完了する。第２配線層２２が最上層の配線層で
あれば、その上に直接表面保護膜を形成する。

【００４２】なお、本実施例では、第１配線層１８の配
線間の下地絶縁層１２表面のエッチングを異方性のプラ
ズマエッチングで行う例を示したが、完全な異方性エッ
チングを行うことは必須ではなく、等方的なエッチング
を行ってもよい。この場合、第１配線層１８の配線間の
下地絶縁層１２の表面は凹面状に湾曲してエッチングさ
れ、さらに、配線の下にも横方向にエッチングが進行す
る。この結果、配線間の電界の広がりに沿って、層間絶
縁層２０のフッ素化シリコン酸化膜が形成される。これ
により、第１配線層１８の配線間の電界の広がりをフッ
素化シリコン酸化膜内に制限する効果が高くなり、配線
間の静電容量を低減する効果がさらに高くなるという利
点がある。

【００４３】また、本実施例では、金属膜１４のエッチ
ングの後、レジストパターン１６を除去してから、金属
膜１４のエッチングとは異なるガス系のプラズマエッチ
ングによって、下地絶縁層１２の表面領域のエッチング
を行った。しかし、本発明はこれに限定されず、例えば
金属膜１４のエッチングのオーバーエッチング時間を長
くすることによって、下地絶縁層１２の表面領域のエッ
チングを行うことも可能である。このオーバーエッチン
グは、例えば金属膜１４にＳｉを含むＡｌ合金膜が含ま
れている場合、Ｓｉの析出物に起因するエッチング残渣
を除去するためにも有効である。

【００４４】また、本実施例では、層間絶縁層２０を、
ヘリコンプラズマＣＶＤ法を使用して堆積したフッ素化
シリコン酸化膜によって形成したが、本発明はこれに限
定されず、その他の高密度プラズマ、例えばＩＣＰ Ｃ
ＶＤ，ＥＣＲ ＣＶＤ等を利用することも可能である。
また、ＳｉＨ₄ ，ＳｉＦ₄ ，Ｏ₂ およびＡｒを含むガス
系を使用した例を示したが、Ｓｉ₂ Ｆ₆ ，ＳｉＨ₃ Ｆ，
ＳｉＨ₂ Ｆ₂ ，ＳｉＨＦ₃ 等を含むガス系を使用するこ
とも可能である。フッ素化合物ガスとしてＳｉのフッ素
化合物ガスを使用することは必須ではなく、ＣＦ₄ ，Ｃ
₂ Ｆ₆ ，ＮＦ₃等のフッ素化合物ガスを使用することも
可能である。この場合には、Ｓｉ原料としてフッ素を含
まない化合物のガスのみ使用することも可能である。逆
に、Ｓｉ原料として、フッ素化合物ガスのみを使用する
ことも可能である。Ｓｉ原料として、Ｓｉ（ＯＣ
₂ Ｈ₅ ）₄ 等の有機化合物を使用することも可能であ
る。ＦＳｉ（ＯＣ₂ Ｈ₅ ）₃ ，Ｆ₂ Ｓｉ（ＯＣ₂ Ｈ₅ ）
₂ 等のフッ素化有機シリコン化合物を使用することも可
能である。

【００４５】高密度プラズマＣＶＤ法ではなく、通常の
プラズマＣＶＤ法によってフッ素化シリコン酸化膜を形
成することも可能である。ただしこの場合、高密度プラ
ズマＣＶＤ法を利用した場合に比較して、吸湿性を低く
保つことができる誘電率の下限値が高くなる。さらに、
フッ素化シリコン酸化膜以外の材料を利用して層間絶縁
層２０を形成することも可能であるし、その他のシリコ
ン酸化膜に比較して誘電率が低い材料、例えばプラズマ
ＣＶＤ法で形成したＳｉＢＯＮ等を使用することも可能
である。また、密着性や水分放出等の問題が解決されれ
ば、各種のシロキサンＳＯＧ、有機材料、多孔質材料等
の低誘電率材料を使用することももちろん可能である。

【００４６】また、本実施例では、第１および第２配線
層１８，２２の配線としてＡｌ含有膜を主体としたＡｌ
系配線を使用したが、本発明はこれに限定されず、第１
および第２配線層１８，２２の一方もしくは両方を他の
配線、例えばＣｕ系配線やＷ膜を主体とする配線（以下
「Ｗ系配線」と呼ぶ）とすることも可能である。また、
第１配線層１８よりも下層に他の配線層を形成した後、
上記の方法で第１配線層１８および層間絶縁層２０を形
成することも可能である。

【００４７】さらに、本実施例では、第１配線層１８の
下の絶縁層１２を「下地絶縁層」と呼び、第１配線層１
８の配線間、および、第１配線層１８と第２配線層２２
との間の絶縁層２０を「層間絶縁層」と呼んだが、これ
らの用語は、以下に述べる理由により限定的に解釈され
るべきではない。すなわち、第１配線層１８の下の絶縁
層１２は、第１配線層１８にとっては「下地絶縁層」と
して機能すると同時に、第１配線層１８と半導体基板１
０表面に形成されたトランジスタとの間の「層間絶縁
層」としても機能する。また、第１配線層１８よりも下
層に別の配線層が形成されている場合には、この下層の
配線層の配線間、および、この下層の配線層と第１配線
層１８との間の「層間絶縁層」としても機能する。同様
に、第１配線層１８の配線間、および、第１配線層１８
と第２配線層２２との間の層間絶縁層２０は、第２配線
層２２にとっては「下地絶縁層」としても機能する。

【００４８】（実施例２）図５（ａ），（ｂ），（ｃ）
および図６（ｄ），（ｅ），（ｆ）は、本発明の配線構
造の各形成工程を表す第２の実施例の断面図である。図
５（ａ）に示すように、実施例１の場合と同様にして、
トランジスタやフィールド酸化膜等の構造を形成した半
導体基板１０上に下地絶縁層１２を形成し、その上に配
線１８ａ，１８ｂ，１８ｃを含む第１配線層１８を形成
する。同様に、第１配線層１８の配線の高さをｈ１と
し、配線間の間隔をｓ１とする。その後、第１配線層１
８の配線間の下地絶縁層１２の表面の膜厚ｄ１の領域を
エッチングする。

【００４９】次に、図５（ｂ）に示すように、例えば高
密度プラズマＣＶＤ法を利用してフッ素化シリコン酸化
膜を堆積する。このとき、実施例１の場合に比較して堆
積時間を短く設定し、第１配線層１８の配線間を埋め込
む状態に至る以前に、配線の上面および側面が覆われた
段階で堆積を終了する。ここでは、第１配線層１８の密
集した配線間の下地絶縁層１２表面上に形成されたフッ
素化シリコン酸化膜の膜厚をｔ１、配線の上面上に形成
された膜厚をｔ２とする。第１配線層１８の配線間を埋
め込まないように堆積時間を設定した場合、ｔ１および
ｔ２は、いずれも平坦な基板上に堆積される膜厚と概略
等しい。高密度プラズマＣＶＤ法によるフッ素化シリコ
ン酸化膜堆積時に、基板側に高周波電力を印加してバイ
アス電位を発生させることにより、ＣＶＤによる堆積と
Ａｒおよび酸素イオンによるスパッタエッチングとが同
時に進行する。この結果、配線の側壁が概略垂直に形成
されている場合にも、その側壁上のフッ素化シリコン酸
化膜の表面は、配線上端のコーナー部付近を除いて、実
質的にその全面においてほぼ均一な順方向の傾斜（順テ
ーパー形状）を有する。すなわち、フッ素化シリコン酸
化膜は、配線上端のコーナー部付近を除いた側壁の上部
での膜厚が下部での膜厚に比較して薄い。また、配線の
側壁上に堆積されるフッ素化シリコン酸化膜の平均的な
膜厚（配線の高さの中央位置におけるフッ素化シリコン
酸化膜の側壁上の膜厚）はｔ１およびｔ２に比較して薄
い。さらに、配線の上端のコーナー部付近にはファセッ
トが形成される。このファセットは、スパッタエッチン
グ速度の角度依存性によって決定される一定の角度（通
常、水平面に対して４５ないし６０゜）を持つ。このフ
ッ素化シリコン酸化膜は、層間絶縁層の一部となり、次
の工程で形成される低誘電率膜に対する下地層２６とな
る。

【００５０】続いて、図５（ｃ）に示すように、基板表
面全面に、例えばシロキサンオリゴマーを含む塗布液を
スピンコート法によって塗布し、キュアを行うことによ
ってシロキサンＳＯＧからなる低誘電率膜２８を形成す
る。この時、高密度プラズマＣＶＤ法によって形成した
下地膜２６が、第１配線層１８の配線の側壁上で順方向
の傾斜を有し、かつ、配線上端のコーナー部にファセッ
トが形成されているため、配線間の間隔が微細になった
場合にも、シロキサンＳＯＧによって配線間の下地膜堆
積後に残された部分を良好に埋め込むことが可能であ
る。キュアは、例えば８０℃および２００℃の加熱によ
って塗布液に含まれる溶剤を蒸発させた後、４００℃の
加熱によって重合反応を起こさせることによって実現さ
せる。この方法で形成した低誘電率膜２８は３．０程度
の誘電率を有する。この段階の低誘電率膜２８の表面
は、下地膜２６の表面に比較するとなだらかな形状を有
する。例えば、配線が高密度に形成された領域上では、
図５（ｃ）の断面図に示すように、ほぼ平坦な形状を有
する。しかし、例えば配線が高密度に形成された領域上
に堆積された低誘電率膜２８の表面の高さと、配線が形
成されていない領域に形成された低誘電率膜２８の表面
の高さとの差は残る。この表面高さの差を解消するた
め、例えばＣＭＰ法で平坦化を行うのが好ましい。

【００５１】前述のように、順方向に傾斜した下地膜側
面は、配線間への低誘電率膜の埋め込み性を向上させ
る。この効果は、配線上端のコーナー部にファセットが
形成されているときにさらに高まる。高い埋め込み性向
上効果を得るためには、基板垂直面に対する側面の傾斜
の角度を約２゜以上、好ましくは約４゜以上、さらに好
ましくは約６゜以上にする。しかし傾斜が更に大きく、
例えば約８゜以上になることは好ましくない。傾斜角度
を小さくすることによって、配線間の体積の内の大きな
部分が低誘電率膜で埋め込まれ、配線間の容量を低減す
ることができる。この角度は、高密度プラズマＣＶＤの
条件、特に基板バイアスの条件によって制御できる。

【００５２】順方向に傾斜した下地膜側面による埋め込
み性向上効果は、低誘電率膜堆積のために特定の方法が
利用される場合に特に顕著である。例えば、基板バイア
スを併用した高密度プラズマＣＶＤ法を利用して、フッ
素化アモルファスカーボン等の低誘電率材料を好適に堆
積することができる。下地膜と低誘電率膜との堆積方法
の類似性により、微細な配線間への低誘電率膜の埋め込
み性が効果的に向上される。この場合、下地膜と低誘電
率膜とを同一の成膜装置を使用して堆積することが可能
である。すなわち、同一の堆積槽内でガス雰囲気を変化
させて下地膜と低誘電率膜とを堆積することも可能であ
るし、同一装置内の別個の堆積槽内でそれぞれの膜の堆
積を行うことも可能である。

【００５３】図６（ｄ）に、第１配線層１８の配線上面
上の低誘電率膜２８が除去されるまでＣＭＰを行い、配
線間を埋め込む低誘電率膜２８が形成された状態の断面
図を示す。同図に示されるように、図５（ｃ）の段階で
十分に厚い低誘電率材料膜２８が形成されていた場合、
ＣＭＰを行うことにより、配線が高密度に形成された領
域上と配線が形成されていない領域との低誘電率膜２８
表面の高さの差を解消し、平坦化を実現することができ
る。具体的には、配線が形成されていない部分のＣＭＰ
前の低誘電率膜２８の膜厚を、配線の高さｈ１と配線間
の下地絶縁層１２の表面をエッチングした膜厚ｄ１との
合計と同程度以上、好ましくは１．５倍以上、さらに好
ましくは２倍以上にする。例えば、ＭｎＯ₂ を研磨剤と
したスラリーを使用してＣＭＰを行うことにより、下地
膜１２のエッチング速度に比較して低誘電率膜２８のエ
ッチング速度を大きくすることができる（Y. Homma et
al., Proceedings of the 12th International Confere
nce on VLSI Multilevel Interconnection Conference
(1995) p. 457 ）。この結果、配線の上面上の下地膜２
６であるフッ素化シリコン酸化膜をエッチングストッパ
として、高い制御性で、配線上の低誘電率膜２８が除去
された時点でＣＭＰを終えることができる。

【００５４】続いて、図６（ｅ）に示すように、再び高
密度プラズマＣＶＤ法でフッ素化シリコン酸化膜を堆積
し、キャップ膜３０を形成する。以上の工程により、下
地膜２６、配線間を埋め込む低誘電率膜２８、キャップ
膜３０からなる層間絶縁層３２を形成する。

【００５５】本実施例の配線構造では、第１配線層１８
の配線間に低誘電率材料であるシロキサンＳＯＧからな
る低誘電率膜２８が埋め込まれている。この低誘電率膜
２８の下面の高さは、配線の下面の高さよりも（ｄ１−
ｔ１）だけ低く、かつ、その上面の高さは配線の上面の
高さよりもｔ２だけ高くなっている。さらに、第１配線
層１８の配線の側壁の下地膜２６および配線上のキャッ
プ膜３０も、従来のシリコン酸化膜に比較して誘電率が
低いフッ素化シリコン酸化膜で形成されている。これに
より、配線間の静電容量を効果的に低減することができ
る。配線間の静電容量は、ｓ１，ｈ１，ｔ１，ｔ２等の
寸法、フッ素化シリコン酸化膜やシロキサンＳＯＧの誘
電率等によって決まる。一般的には、下地膜２６の膜厚
が薄いほど配線間の静電容量は減少する。下地膜２６
は、配線に対する低誘電率膜２８の密着性を向上させる
とともに、低誘電率膜２８内の水分が配線もしくは半導
体基板１０表面に形成されたトランジスタに拡散するの
を防止する機能を有する。密着性向上に対しては、連続
的な膜が形成される範囲で下地膜２６を薄くしても十分
な効果が得られる。一方、水分の拡散を防止するために
は一定以上の膜厚の下地膜２６が必要である。高密度プ
ラズマＣＶＤ法で堆積されたシリコン酸化膜は米国特許
第５５１２５１３号に開示されたように、高い水分拡散
防止効果を有する。このため、他の方法で形成された膜
を使用する場合に比較して、薄い膜厚でも高い水分拡散
防止効果を得ることができる。例えば、ｔ１を２５ｎｍ
程度以下に、条件によっては１０ｎｍ程度まで薄くする
ことができる。従って、微細化が進んで配線間の間隔が
縮小された場合にも使用可能である。

【００５６】従来の配線構造においては、シリコン酸化
膜、シリコン酸窒化膜、シリコン窒化膜等からなる下地
膜が使用されていた。これに対して本実施例では、低誘
電率膜２８に対する下地膜２６としてフッ素化シリコン
酸化膜を使用している。この結果、配線容量が効果的に
低減されている。フッ素化シリコン酸化膜を下地膜とし
て使用することは自明なことではない。従来、フッ素化
シリコン酸化膜が密着性向上や水分拡散防止に対して十
分な効果があることは確認されていなかった。それどこ
ろか、フッ素化シリコン酸化膜自体が十分な密着性を有
することも、それ自体に含まれる水分量が、配線の腐食
等の問題を発生しない程度に低いことも確認されていな
かった。現実には、フッ素の添加によっても密着性向上
効果が顕著に劣化することはない。水分拡散防止効果が
顕著に劣化することもないし、膜中の水分量が顕著に増
大することもない。それどころか、実際には、膜中にＳ
ｉ−Ｆ結合が含まれることによって膜が疎水性になり、
水分拡散防止効果は改善され、膜中の水分量も減少す
る。このため、シリコン酸化膜を使用した場合よりもフ
ッ素化シリコン酸化膜を使用した場合の方が、下地膜を
薄くすることが可能である。

【００５７】しかしながら、フッ素化シリコン酸化膜の
フッ素添加量は、膜中に顕著な量のＳｉ（−Ｆ）₂ 結合
が含まれない範囲に制限する必要がある。このため、下
地膜２６の誘電率はある値以下には低くできない。しか
しながら、フッ素化シリコン酸化膜よりも更に低い誘電
率を有する材料によって構成された低誘電率膜と組み合
わせて使用することにより、配線容量を効果的に低減す
ることができる。配線が、高い水分拡散防止効果を有す
る下地膜に覆われ、低誘電率材料とは接触しないため、
様々な低誘電率材料を使用して低誘電率膜を形成するこ
とが可能である。

【００５８】なお、本実施例の場合、下地絶縁層１２表
面をエッチングする膜厚（深さ）ｄ１は、実施例１の場
合に比較してｔ１だけ大きくするのが好ましい。しかし
ながら、ｄ１が十分に大きくない場合にも、もしくは、
下地絶縁層１２の表面のエッチングを行わない場合にお
いても、下地膜２６と低誘電率膜２８の両方が低い誘電
率を有するため、配線容量をある程度低減することが可
能である。

【００５９】この後、必要に応じて、同様の工程を繰り
返して第２層以降の配線層および層間絶縁層を形成す
る。図６（ｆ）に、配線２２ａ，２２ｂ，２２ｃを含む
第２配線層２２と、下地膜３４、第２配線層２の配線間
を埋め込む低誘電率膜３６、および、キャップ膜３８か
らなる第２層間絶縁層４０とを形成した状態の断面図を
示す。その後、表面保護膜およびボンディングパッドを
形成し、半導体集積回路のウエハ製造工程を完了する。

【００６０】本実施例では、配線層１８，２２間の絶縁
にはフッ素化シリコン酸化膜からなるキャップ膜３０が
使用され、配線層１８，２２間を接続するヴィア孔は、
このキャップ膜３０に形成される。このため、従来のシ
リコン酸化膜を使用して層間絶縁層を形成した場合と同
様の方法でヴィア孔を形成することが可能である。ま
た、キャップ膜３０の表面上に形成する第２配線層２２
の配線の密着性も従来と同程度であり、何の問題もな
い。しかも、フッ素化シリコン酸化膜は、従来のシリコ
ン酸化膜に比較すると低い誘電率を有するため、配線層
１８，２２間の静電容量を効率的に低減することができ
る。従って、本実施例の配線構造は、従来の製造技術と
の整合性を保ちながら、配線間および配線層１８，２２
間の静電容量を効果的に削減することができる。

【００６１】なお、本実施例では、低誘電率膜２８を形
成するためにシロキサンＳＯＧを使用しているが、本発
明はこれに限定されず、その他各種の低誘電率材料を使
用することができる。例えば、３．２程度以下、さらに
好ましくは３．０もしくは２．５程度以下、最も好まし
くは２．０程度以下の誘電率を有する低誘電率材料を使
用するのがよい。また、高密度プラズマＣＶＤ法で堆積
したフッ素化シリコン酸化膜を使用して低誘電率膜２８
を形成することも可能である。この場合、堆積条件を調
整して、下地膜２６およびキャップ膜３０を形成する場
合に比較してフッ素濃度を増加させ、３．２程度以下、
さらに好ましくは３．０程度以下に誘電率を低減させ
る。フッ素化シリコン酸化膜は、誘電率を下げるにつれ
て吸湿性等の点で膜質が劣化するが、本実施例の配線構
造では低誘電率膜が配線と直接接触しないため、誘電率
を重視して形成条件を設定したフッ素化シリコン酸化膜
を使用することも可能である。

【００６２】また、本実施例では、高密度プラズマＣＶ
Ｄ法で堆積したフッ素化シリコン酸化膜をキャップ膜３
０とし、配線層１８，２２間の絶縁のために使用してい
るが、本発明はこれに限定されず、通常のプラズマＣＶ
Ｄ法で堆積したシリコン酸化膜やフッ素化シリコン酸化
膜を使用することも可能である。ただし、配線間および
配線層１８，２２間の静電容量を低減するためにはキャ
ップ膜３０の誘電率が低い方が好ましい。このために
は、高い膜質を保ったままで３．５程度以下の低い誘電
率が得られる高密度プラズマＣＶＤ法を使用して堆積し
たフッ素化シリコン酸化膜を使用するのが好ましい。

【００６３】本実施例では、高密度プラズマＣＶＤ法で
堆積したフッ素化シリコン酸化膜を下地膜２６として使
用しているが、本発明はこれに限定されない。配線の側
壁上で順方向の傾斜を形成し、さらに好ましくは配線上
端のコーナー部にファセットを形成し、配線間の間隔が
微細になった場合にも低誘電率膜２８によって配線間を
良好に埋め込むことを可能にする目的のためには、例え
ば基板バイアスを併用した高密度プラズマＣＶＤ法で形
成した、フッ素を含んでいないシリコン酸化膜を使用す
ることも可能である。高密度プラズマＣＶＤ法以外の方
法でも、配線の側壁上で順方向の傾斜や、さらに好まし
くは配線上端のコーナー部のファセットを形成できる方
法であれば、使用することができる。また、低誘電率膜
２８のＣＭＰの際のエッチングストッパとして使用する
目的のためにも、フッ素を含んだ膜を使用することは必
須ではない。ただし、配線間の静電容量を低減するため
には下地膜２６の誘電率が低い方が好ましい。このため
には、高い膜質を保ったままで３．５程度以下の低い誘
電率が得られる高密度プラズマＣＶＤ法を使用して堆積
したフッ素化シリコン酸化膜を使用するのが好ましい。

【００６４】また、本発明においては、低誘電率膜２８
の表面をＣＭＰで平坦化して配線間を埋め込む低誘電率
膜３０を形成した後、再び低誘電率材料の膜を形成する
ことによって層間絶縁層３２を形成することも可能であ
る。配線層１８，２２間にも低誘電率材料の膜を形成す
ることにより、配線層１８，２２間および配線間の静電
容量をさらに低減することができる。この場合、配線間
を埋め込むために使用する低誘電率膜２８と同一の材料
を使用することも可能であるし、異なる材料を使用する
ことも可能である。配線間の低誘電率膜２８を形成する
ためには、微細な隙間を埋め込むことができ、かつ、凹
凸を有する基板上に均一に形成することができる材料を
選択することが必要である。これに対して、配線層１
８，２２間の低誘電率材料膜は、平坦化された基板上に
形成するため、高い埋め込み性や凹凸基板上へ形成可能
性は不要であり、異なった材料を使用することが可能で
ある。例えば、低誘電率性やヴィア孔形成の容易性を重
視して材料を選択することができる。

【００６５】（実施例３）図７（ａ），（ｂ），
（ｃ）、図８（ｄ），（ｅ），（ｆ）および図９（ｇ）
は、本発明の配線構造の各形成工程を表す第３の実施例
の断面図である。図７（ａ）に示すように、実施例２の
場合と同様に、トランジスタやフィールド酸化膜等の構
造を形成した半導体基板１０上に、ＢＰＳＧ膜等を使用
して下地絶縁層１２を形成し、この基板上に、第１配線
層を形成するための金属膜１４を堆積する。その後、本
実施例においては、この金属膜１４上にさらに、プラズ
マＣＶＤ法でシリコン酸化膜４２を形成する。

【００６６】次に、図７（ｂ）に示すように、レジスト
パターンを形成し、フッ素系のガスを利用した異方性プ
ラズマエッチングでシリコン酸化膜４２をパターンニン
グした後、アッシングでレジストパターンを除去する。
続いて、塩素系のガスを利用した異方性プラズマエッチ
ング技術によって、パターンニングしたシリコン酸化膜
４２をマスクとして金属膜１４をパターンニングし、配
線１８ａ，１８ｂ，１８ｃを含む第１配線層１８を形成
する。同様に、ここでは、第１配線層１８の配線の高さ
をｈ１、配線間の間隔をｓ１とする。

【００６７】続いて、図７（ｃ）に示すように、必要に
応じて、第１配線層１８の配線の側壁に堆積した堆積物
を例えばアッシングによって除去した後、再びフッ素系
のガスを使用した異方性プラズマエッチングを行い、配
線間の下地絶縁層１２の表面の膜厚ｄ１の部分をエッチ
ングする。この工程の後の配線上のシリコン酸化膜４２
の膜厚をｄ２とする。下地絶縁層１２の表面の部分のエ
ッチングの際に、配線上のシリコン酸化膜４２も部分的
にエッチングされるため、必要な膜厚が残るように、堆
積するシリコン酸化膜４２の膜厚を設定する。

【００６８】次に、図８（ｄ）に示すように、例えば高
密度プラズマＣＶＤ法を利用してフッ素化シリコン酸化
膜を堆積し、下地膜２６を形成する。同様に、ここで
は、第１配線層１８の密集した配線間の下地絶縁層１２
上に形成された下地膜２６の膜厚をｔ１、配線上のシリ
コン酸化膜４２上に形成された下地膜２６の膜厚をｔ２
とする。

【００６９】次に、図８（ｅ）に示すように、基板表面
全面に、例えばシロキサンＳＯＧからなる低誘電率材料
膜を形成し、第１配線層１８の配線上の低誘電率材料膜
が除去されるまでＣＭＰを行い、配線間を埋め込む低誘
電率膜２８を形成する。十分な平坦性を得るため、実施
例２の場合に比較してＣＭＰ前の低誘電率材料膜２８の
膜厚をｄ２だけ厚くするのが好ましい。

【００７０】続いて、図８（ｆ）に示すように、再び高
密度プラズマＣＶＤ法でフッ素化シリコン酸化膜を堆積
し、キャップ膜３０を形成する。以上の工程により、下
地膜２６、第１配線層１８の配線間を埋め込む低誘電率
膜２８、および、キャップ膜３０からなる層間絶縁層４
４を形成する。

【００７１】本実施例の配線構造では、第１配線層１８
の配線間に埋め込まれた低誘電率膜２８の下面の高さ
が、配線の下面の高さよりも（ｄ１−ｔ１）だけ低いこ
とに加えて、低誘電率膜２８の上面の高さが、配線の上
面の高さよりも（ｔ２＋ｄ２）だけ高い。従って、実施
例２の場合よりもさらに配線間の静電容量を低減するこ
とができる。なお、配線間の静電容量を効果的に減少さ
せるためには、（ｔ２＋ｄ２）の値を配線間隔ｓ１に対
して２０％程度以上に、さらに好ましくは５０％程度以
上にするのがよい。

【００７２】この後、必要に応じて、同様の工程を繰り
返し、第２層以降の配線層および層間絶縁層を形成す
る。図９（ｇ）には、配線２２ａ，２２ｂ，２２ｃを含
む第２配線層２２と、下地膜３４、第２配線層２２の配
線間を埋め込む低誘電率膜３６、および、キャップ膜３
８からなる第２層の層間絶縁層４８とを形成した状態の
断面形状を示す。第２配線層２２上にもシリコン酸化膜
４６を形成し、第２配線層２２の配線間に埋め込まれた
低誘電率膜４６の上面の高さを配線の上面の高さよりも
高くしている。このため、第２配線層２２の配線間の静
電容量が実施例２の場合と比較してさらに削減されてい
る。

【００７３】その後、表面保護膜およびボンディングパ
ッドを形成し、半導体集積回路のウエハ製造工程を完了
する。なお、図示していないが、層間絶縁層４４には、
第１配線層１８の配線と第２配線層２２の配線とを接続
するヴィア孔が形成され、例えばＷからなるプラグが埋
め込まれている。

【００７４】なお、上述する本実施例では、配線間を埋
め込む低誘電率膜の表面の高さを配線上面の高さよりも
高くするため、配線上にシリコン酸化膜を形成したが、
本発明はこれに限定されず、例えばシリコン酸化膜より
も誘電率の低いフッ素化シリコン酸化膜を使用すること
により、さらに配線間および配線層１８，２２間の静電
容量を低減することができる。また、さらに誘電率の低
い低誘電率材料の膜を使用することも可能である。ま
た、本実施例では、配線上のシリコン酸化膜をパターン
ニングした後にレジストパターンを除去したが、配線形
成後、もしくは下地絶縁層の表面領域のエッチングを行
った後で除去することも可能である。

【００７５】（実施例４）図１０（ａ），（ｂ），
（ｃ）および図１１（ｄ）は、本発明の配線構造の各形
成工程を表す第４の実施例の断面図である。図１０
（ａ）に示すように、実施例２の場合と同様の工程で、
半導体基板１０上に、下地絶縁層１２、および、配線１
８ａ，１８ｂ，１８ｃを含む第１配線層１８を形成した
後、第１配線層１８の配線間の下地絶縁層１２の表面の
膜厚ｄ１の領域をエッチングする。続いて、例えば高密
度プラズマＣＶＤ法を利用してフッ素化シリコン酸化膜
を堆積し、下地膜２６を形成する。

【００７６】次に、図１０（ｂ）に示すように、基板表
面全面に、例えばフッ素化ポリイミドの前駆物質を含む
溶液を塗布し、キュアを行うことによってフッ素化ポリ
イミドからなる低誘電率膜２８を形成する。

【００７７】続いて、図１０（ｃ）に示すように、ＣＭ
Ｐ法によって低誘電率膜２８表面の平坦化を行う。本実
施例の場合、実施例２の場合とは異なり、第１配線層１
８の配線上の低誘電率膜２８が除去されるまでＣＭＰを
続けるのではなく、表面が平坦化された段階でＣＭＰを
終了する。この段階での配線上の低誘電率膜２８の膜厚
をｔ３とする。最後に、例えば高密度プラズマＣＶＤ法
でフッ素化シリコン酸化膜を堆積し、キャップ膜３０を
形成する。以上の工程により、下地膜２６、第１配線層
１８の配線間を埋め込むとともに、配線上に所定の膜厚
を有する低誘電率膜２８、および、キャップ膜３０から
なる第１層の層間絶縁層５０が形成される。実施例２の
場合とは異なり、層間絶縁層５０を構成する低誘電率膜
２８は、配線間を埋め込むだけではなく、配線上にも形
成される。このため、実施例２の場合よりもさらに配線
間および配線層間の静電容量が減少する。

【００７８】なお、ＣＭＰ後の低誘電率膜２８の配線上
の膜厚ｔ３が不足する場合には、例えばフッ素化シリコ
ン酸化膜３０の膜厚を増やすことも可能である。また、
低誘電率膜２８表面上に別の低誘電率材料の膜を形成す
ることも可能である。

【００７９】本実施例では、第２の実施例の場合とは異
なり、低誘電率膜２８のＣＭＰの際に、第１配線層１８
の配線上の下地膜２６をエッチングストッパとして使用
しないため、制御性および均一性の高い条件でＣＭＰを
行うことが必要である。低誘電率膜２８の形成方法の選
択によってＣＭＰの制御性を向上させることも可能であ
る。例えば、基板バイアスを印加した高密度プラズマＣ
ＶＤ法で堆積したフッ素化アモルファスカーボンで低誘
電率膜２８を形成することにより、幅広の配線上に凸部
が形成されることを除いて、堆積後の表面をほぼ平坦な
状態にすることができる。この場合、例えば米国特許第
５０３６０１５号に開示されたように、幅広の配線上の
凸部が除去され、低誘電率膜２８全面がほぼ平坦になっ
た時点を、ＣＭＰ装置のモータ電流の変化によって検出
することが可能である。また、J.M. Neirynck et al.,
Materials Research Society Symposium Proceedings,
Vol. 381 (1995) p. 229に開示されたように、低誘電率
材料のＣＭＰ特性はキュア状態によっても変化する。低
誘電率材料の種類によっては、溶剤を除去するための熱
処理（１５０℃程度以下の温度での加熱）を行った後、
もしくは、さらに部分的なキュアを行うための熱処理
（２００〜３００℃程度での加熱）を行った後にＣＭＰ
を行い、さらにその後、完全にキュアを行うために、さ
らに高い温度での熱処理（３５０〜４５０℃程度での加
熱）を行うことが好ましい場合もある。

【００８０】続いて、層間絶縁層５０にヴィア孔を形成
し、プラグを形成する（図示せず）。この時、キャップ
膜３０を、低誘電率膜２８にヴィア孔を形成するための
マスクとして使用することができる。すなわち、ヴィア
孔に対応するレジストパターンをキャップ膜３０上に形
成し、フッ素系のガスを使用した異方性プラズマエッチ
ングにより、ヴィア孔に対応する開口部をキャップ膜３
０に形成した後、酸素イオンを使用した異方性エッチン
グにより、低誘電率膜２８にヴィア孔を形成する。この
方法により、アッシングに対する耐性に乏しい材料で低
誘電率膜２８を形成した場合にもヴィア孔を形成するこ
とが可能である。従来技術の説明において述べた３）の
低誘電率材料に分類される有機材料の多くはアッシング
耐性が乏しい。また、有機質の多孔質材料や水素化シル
セスキオキサンＳＯＧ等もアッシング耐性が乏しい。

【００８１】酸素イオンを使用した異方性エッチングに
は、例えば酸素ガスもしくは酸素ガスにＮ₂ Ｏ，Ｈ
₂ Ｏ，ＣＯ等を添加したガス雰囲気を使用し、平行平板
型ＲＩＥ装置や、ＩＣＰプラズマエッチング装置、ＥＣ
Ｒプラズマエッチング装置、ヘリコンプラズマエッチン
グ装置等が好適に使用可能である。平行平板型ＲＩＥ装
置以外では、基板バイアスを併用して、イオンを、基板
に垂直な方向に、適切なエネルギーに加速する。異方性
を高めるため、エッチング中の基板温度を低く（１００
℃程度以下、好ましくは５０℃程度以下、さらに好まし
くは２０℃程度以下、もっとも好ましくは０℃程度以
下）保ち、酸素ラジカルによる等方性エッチングの速度
を低くする。また、酸素イオンの方向性を高めるため、
エッチング雰囲気の圧力を低く（１００ｍｔｏｒｒ程度
以下、好ましくは２０ｍｔｏｒｒ程度以下、さらに好ま
しくは１０ｍｔｏｒｒ程度以下、もっとも好ましくは５
ｍｔｏｒｒ程度以下）保つ。このような低温、低圧の条
件下で実用的なエッチング速度を得るためには、高いイ
オン密度が得られる、ＩＣＰ，ＥＣＲ，ヘリコン等の高
密度プラズマエッチング装置を使用することが好まし
い。また、低誘電率膜２８の材料によっては、ＣＦ₄ ，
Ｃ₂ Ｆ₆ 等のフッ素化合物ガスをエッチング雰囲気に添
加することも、エッチング速度を高めるために有効であ
る。

【００８２】このような酸素イオンを使用した異方性エ
ッチングではレジストもエッチングされるため、レジス
トパターン除去のためのアッシング工程を行わなくて
も、低誘電率膜２８へのヴィア孔形成と同時にレジスト
パターンを除去することが可能である。一方、フッ素化
シリコン酸化膜からなるキャップ膜３０は、酸素イオン
を使用した異方性エッチングではほとんどエッチングさ
れない。従って、ヴィア孔形成が終了する以前にレジス
トパターンが除去されたとしても、キャップ膜３０がマ
スクとして作用するため、ヴィア孔の形成には問題な
い。逆に、ヴィア孔形成終了の時点でレジストパターン
の除去が終了していないと、レジストパターンが除去さ
れるまでオーバーエッチング時間を長くすることが必要
である。従って、ヴィア孔形成が終了する以前にレジス
トパターン除去が終了するように、エッチング条件、お
よびレジストの膜厚と配線１８ａ，１８ｂ，１８ｃ上の
低誘電率膜２８の膜厚との関係を適切に設定することが
好ましい。

【００８３】なお、マスクとして使用する目的のために
は、キャップ膜の材料はフッ素化シリコン酸化膜には限
られず、各種の無機質の材料を使用することができる。
例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸
窒化膜等を使用することができる。また、高密度プラズ
マＣＶＤ法で堆積した膜に限られず、例えばプラズマＣ
ＶＤ法で堆積した膜、ＳＯＧ膜等を使用することが可能
である。ただしもちろん、配線間および配線層間の静電
容量を削減するためには、誘電率の低い、フッ素化シリ
コン酸化膜を使用することが好ましい。

【００８４】また、ヴィア孔に対応する開口部をキャッ
プ膜３０に形成した後、アッシングによってレジストを
除去してから、酸素イオンを使用した異方性エッチング
によって低誘電率膜２８にヴィア孔を形成することも可
能である。ただしアッシング条件によっては、キャップ
膜３０の開口部から等方的に低誘電率膜２８がエッチン
グされるので、アッシング条件の調整が必要である。ま
た、レジストは溶解するが低誘電率膜２８は溶解しない
ような溶剤を使用して、レジストを除去することも可能
である。

【００８５】一方、メチルシロキサンＳＯＧや無機質の
多孔質材料等は比較的高いアッシング耐性を有する。こ
れらの材料を低誘電率膜２８に使用した場合には、レジ
ストをマスクとしてフッ素系のガスを使用した異方性プ
ラズマエッチングでヴィア孔を形成することが可能であ
る。ただし、このような材料を使用した場合にも、ヴィ
ア孔のエッチングを行った後、レジストを除去するため
のアッシングを行った際に、ヴィア孔側壁に露出した低
誘電率材料表面の劣化が生じ、吸湿性が増大するおそれ
がある。このため、Ito et al., Journal of the Elect
rochemical Society, Vol. 137 (1990) p. 1212 に開示
されたように、低温（１００℃程度以下、好ましくは５
０℃程度以下、さらに好ましくは２０℃程度以下）、低
圧（１００ｍｔｏｒｒ程度以下、好ましくは２０ｍｔｏ
ｒｒ程度以下、さらに好ましくは１０ｍｔｏｒｒ程度以
下）での、方向性を持つ酸素イオンを含むプラズマを使
用した安定化処理を行うことが好ましい。その後に通常
のアッシングを行うことも、酸素イオン処理の時間を長
くしてレジスト除去を行うことも可能である。また、溶
剤によるレジスト除去を行い、プラズマによるアッシン
グを省略するか、もしくはその時間を短縮することも可
能である。

【００８６】さらに、必要に応じて、同様の工程を繰り
返し、第２層以降の配線層および層間絶縁層を形成す
る。図１１（ｄ）には、配線２２ａ，２２ｂ，２２ｃを
含む第２配線層２２と、下地膜３４、第２配線層２２の
配線間および配線上に形成された低誘電率膜３６、なら
びに、キャップ膜３８からなる第２層の層間絶縁層５２
を形成した状態の断面図を示す。

【００８７】キャップ膜３０は、層間絶縁層５０に対す
る第２配線層２２の密着性改善膜としても機能する。さ
らに、低誘電率膜２８から放出される水分が第２配線層
２２に拡散することを防止する機能も有する。高密度プ
ラズマＣＶＤで堆積したフッ素化シリコン酸化膜は高い
水分散防止効果を有し、必要な拡散防止効果を得るため
に必要な膜厚が小さいため、キャップ膜３０の膜厚を削
減し、第２配線層２２の配線間の静電容量、および、第
１配線層１８の配線と第２配線層２２の配線との間の静
電容量を低減することができる。具体的には、高密度プ
ラズマＣＶＤで堆積したフッ素化シリコン酸化膜の膜厚
は２５ｎｍ程度以下、条件によっては１０ｎｍ程度まで
薄くすることができる。もちろん、密着性および水分放
出の問題が無く、レジストをマスクとしてヴィア孔を形
成することが可能な材料を使用して低誘電率膜２８を形
成した場合には、キャップ膜３０を省略することも可能
である。また、密着性向上および水分拡散防止のために
は、フッ素を含まないシリコン酸化膜や窒化シリコン
膜、窒化シリコン酸化膜等をキャップ膜３０として使用
することも可能である。シリコン酸化膜を使用する場合
には、高密度プラズマＣＶＤ法を使用して堆積した、高
い水分拡散防止効果を有する膜を使用し、膜厚を薄くす
ることが、静電容量を低減するために好ましい。

【００８８】その後、表面保護膜を形成し、ボンディン
グパッドを形成し、半導体集積回路のウエハ製造工程を
完了する。

【００８９】（実施例５）図１２（ａ），（ｂ），
（ｃ）および図１３（ｄ）は、本発明の配線構造の各形
成工程を表す第５の実施例の断面図である。図１２
（ａ）に示すように、実施例４の場合と同様の工程で、
配線１８ａ，１８ｂ，１８ｃを含む第１配線層１８を形
成し、下地膜２６、第１配線層１８の配線間および配線
上に形成された低誘電率膜２８、ならびに、キャップ膜
３０からなる層間絶縁層５０を形成する。ここでは、キ
ャップ膜３０の膜厚をｔ６とする。

【００９０】次に、図１２（ｂ）に示すように、層間絶
縁層５０にヴィア孔を形成し、プラグを形成する（図示
せず）。続いて、キャップ膜３０上に第２配線層の配線
を形成するための金属膜を形成する。この金属膜上にレ
ジストパターン５４を形成し、塩素系のガスを使用した
異方性プラズマエッチングによって配線２２ａ，２２
ｂ，２２ｃを含む第２配線層２２を形成する。ここで
は、第２配線層２２の配線間の間隔をｓ１１とする。な
お、このエッチングは、第２配線層２２の配線間のキャ
ップ膜３０が除去されない状態で終了する。

【００９１】次に、図１２（ｃ）に示すように、レジス
トパターン５４を除去した後、フッ素系のガスを使用し
た異方性プラズマエッチングによって、第２配線層２２
の配線間のキャップ膜３０を除去した後、酸素イオンを
使用した異方性プラズマエッチングによって、第２配線
層２２の配線間の低誘電率膜２８表面の厚さｄ１１の部
分を除去する。

【００９２】さらに、図１３（ｄ）に示すように、第１
層の層間絶縁層５０形成工程と同様の工程を繰り返し
て、下地膜３４、第２配線層２２の配線間および配線上
に形成された低誘電率膜３６、ならびに、キャップ膜３
８からなる第２層の層間絶縁層５６を形成する。ここで
は、第２配線層２２の配線間の下地膜３４の膜厚をｔ１
１、配線上の下地膜３４の膜厚をｔ１２とする。

【００９３】本実施例の配線構造では、実施例４の場合
とは異なり、第２配線層２２の配線間において、第１層
の層間絶縁層５０のキャップ膜３０が除去され、さらに
第１層の層間絶縁層５０の低誘電率膜２８表面の膜厚ｄ
１１の領域が除去されている。このため、第２配線層２
２の配線間において、第２層の層間絶縁層５６の低誘電
率膜３６の下面の高さは、第２配線層２２の配線の下面
の高さよりも低くなっている。従って、第２配線層２２
の配線間の電界の広がりが、低誘電率膜３６内に制限さ
れるため、第２配線層２２の配線間の静電容量が、実施
例４の場合に比較してさらに減少する。なお、第２配線
層２２の配線間の静電容量を効果的に減少させるために
は、（ｄ１１＋ｔ６−ｔ１１）の値を、配線間隔ｓ１１
に対して２０％程度以上に、さらに好ましくは５０％程
度以上にするのがよい。

【００９４】この後さらに、必要に応じて第３層以降の
配線層を形成し、表面保護膜層を形成し、ボンディング
パッドを形成して、ウエハプロセスを終了する。

【００９５】本実施例では、塩素系のガスを使用した異
方性プラズマエッチングによって第２配線層２２の配線
を形成し、レジストを除去した後、フッ素系のガスを使
用した異方性プラズマエッチングによって第２配線層２
２の配線間のキャップ膜３０を除去し、さらに、酸素イ
オンを使用した異方性プラズマエッチングによって低誘
電率膜２８の表面部分を除去した。しかし、本発明はこ
れに限定されず、例えば低誘電率膜２８の種類によって
は、フッ素系のガスを使用した異方性プラズマエッチン
グによってエッチングすることも可能である。

【００９６】また、本実施例では第２配線層２２の配線
間のキャップ膜３０を除去し、さらに、配線間の低誘電
率膜２８の表面領域を除去したが、第２配線層２２の配
線間のキャップ膜３０を除去するだけでも、実施例４の
場合に比較すれば、第２配線層２２の配線間の静電容量
をさらに減少させることができる。

【００９７】（実施例６）以上の実施例１〜５では第１
配線層１８の配線および第２配線層２２の配線をいずれ
もエッチング法によって形成したが、本発明はこれに限
定されず、例えば第２配線層２２の配線をダマシン法で
形成することも可能である。図１４（ａ），（ｂ），
（ｃ）、図１５（ｄ），（ｅ），（ｆ）および図１６
（ｇ）は、本発明の配線構造の各形成工程を表す第６の
実施例の断面図である。まず、図１４（ａ）に示すよう
に、実施例２と同様の工程で、配線１８ａ，１８ｂ，１
８ｃを含む第１配線層１８と、下地膜２６、第１配線層
１８の配線間を埋め込む低誘電率膜２８、および、キャ
ップ膜３０からなる層間絶縁層３２を形成する。

【００９８】次に、図１４（ｂ）に示すように、層間絶
縁層３２上に、第１配線層１８の配線と第２配線層の配
線とを接続するヴィア孔に対応するレジストパターン５
８を形成する。このレジストパターン５８をマスクとし
て、フッ素系のガスを使用した異方性プラズマエッチン
グを行い、層間絶縁層３２にヴィア孔６０を形成する。
ヴィア孔６０は、その側壁に第１層の層間絶縁層３２の
低誘電率膜２８が露出しない寸法に設定する。特に、低
誘電率膜２８としてアッシングに対する耐性に乏しい低
誘電率材料からなる膜を使用する場合には、例えばフォ
トリソグラフィー工程におけるマスク合わせずれが発生
した場合にも、低誘電率材料がヴィア孔６０側壁に露出
しないように、第１配線層１８の配線の寸法とヴィア孔
６０の寸法との関係を設定するのが好ましい。

【００９９】図１４（ｃ）に示すように、レジストパタ
ーン５８を除去した後、第１層の層間絶縁層５０上に、
例えばフッ素化ポリイミドの前駆物質を含む溶液を塗布
し、キュアすることによって、フッ素化ポリイミドから
なる低誘電率膜６２を形成する。この時、ヴィア孔６０
もフッ素化ポリイミドによって埋められる。第１層の層
間絶縁層５０の表面が平坦化されているため、低誘電率
膜６２の膜厚がヴィア孔６０の寸法（直径）に比較して
厚い場合には、低誘電率膜６２の表面もほぼ平坦にな
る。塗布およびキュアを行った後でＣＭＰを行い、さら
に平坦度を高めることも可能である。ここで、低誘電率
膜６２を、アッシング耐性に乏しい低誘電率材料を使用
して形成したものとする。そしてさらに、例えばフッ素
化シリコン酸化膜を低誘電率膜６２上に堆積してキャッ
プ膜６４を形成する。この、低誘電率膜６２およびキャ
ップ膜６４が、第２配線層の配線間の絶縁層６６を構成
する。

【０１００】続いて、図１５（ｄ）に示すように、キャ
ップ膜６４の上に第２配線層の配線を形成する溝に対応
するレジストパターン６８を形成し、フッ素系ガスを使
用した異方性プラズマエッチングによってキャップ膜６
４に開口部を形成する。

【０１０１】次に、図１５（ｅ）に示すように、酸素イ
オンを使用した異方性エッチングによって、低誘電率膜
６２に溝７０を形する。この時、ヴィア孔６０内の低誘
電率膜６２が除去されるように、オーバーエッチング量
を設定する。実施例４における低誘電率膜２８へのヴィ
ア孔形成の場合と同様に、レジストパターン６８は、あ
らかじめ除去しておくことも可能であるし、低誘電率膜
６２のエッチングとレジストパターン６８の除去とを同
時に行うことも可能である。

【０１０２】次に、図１５（ｆ）に示すように、基板表
面全体に、第１配線層１８の配線と第２配線層の配線と
を接続するプラグ、および、第２配線層の配線を形成す
るための金属膜７２を形成する。例えば、膜厚１０〜１
００ｎｍ程度のＴｉ膜、膜厚２０〜２００ｎｍ程度のＴ
ｉＮ膜、膜厚０．５〜２μｍ程度のＣｕ膜を、この順に
形成する。Ｔｉ膜およびＴｉＮ膜の堆積には、例えばイ
オン化スパッタ法（G.Dixit et al., International El
ectron Devices Meeting Digest of Technical Papers
(1996) p. 357）を、Ｃｕ膜の堆積にはＣＶＤ法を使用
する。この時、ヴィア孔６０および溝７０が埋め込まれ
るように、被覆性の高い堆積条件を選定する。

【０１０３】その後、図１６（ｇ）に示すように、キャ
ップ膜６４上に形成された金属膜７２を、例えばＣＭＰ
法で除去する。これにより、ヴィア孔６０内に埋め込ま
れて第１配線層１８の配線と第２配線層の配線とを接続
するプラグ７４、および、溝７０内に埋め込まれた第２
配線層２２の配線が形成される。また、必要に応じて、
例えばK. Ueno et al., Symposium on VLSI Technology
Digest of TechnicalPapers (1995) p. 27に開示され
たように、第２配線層２２の配線の表面に酸化防止層を
形成する。

【０１０４】本実施例では、第２配線層２２の配線とし
てＣｕ膜を主体とするＣｕ系の配線が形成される。本実
施例では純Ｃｕ膜を使用したが、Ｃｕ−Ｔｉ，Ｃｕ−Ｚ
ｒ合金等、各種のＣｕ含有膜を使用することも可能であ
る。一方、Ｔｉ膜は、第２配線層２２の密着性を向上さ
せるとともに、第１配線層１８の配線と第２配線層２２
の配線との間のコンタクト抵抗を低減する機能を有す
る。ＴｉＮ膜は、Ｃｕの拡散を防止する機能を有する。
なお、Ｔｉ膜の代わりにＺｒ，Ｈｆ，Ｔａ，Ｗ等の高融
点金属の膜を使用することもできる。また、密着性やコ
ンタクト抵抗の問題がなければ、この膜を省略すること
も可能である。ＴｉＮ膜の代わりにＺｒＮ，ＨｆＮ，Ｔ
ａＮ，ＷＮ等の高融点金属窒化物や、ＴｉＳｉＮ，Ｔａ
ＳｉＮ，ＷＳｉＮ等の高融点金属の珪化窒化物の膜を使
用することも可能である（これらの窒化物、珪化窒化物
は、化学両論比をとる物質には限定されない）。高融点
金属の内、少なくともＴａ，Ｗ等は単層の膜で（密着性
向上および拡散防止のために）使用することも可能であ
る。

【０１０５】この後さらに、必要に応じて第３層以降の
配線層を形成し、表面保護膜およびボンディングパッド
を形成し、半導体集積回路のウエハ製造工程を終了す
る。

【０１０６】本実施例では、溝７０形成の際に、フッ素
系のガスを使用した異方性プラズマエッチングでキャッ
プ膜６４に開口を形成し、その後、酸素イオンを利用し
た異方性プラズマエッチングによって低誘電率膜６２の
エッチングを行っている。酸素イオンを使用した異方性
エッチングでは、フッ素化シリコン酸化膜のエッチング
速度は極めて小さいため、オーバーエッチングの際に
も、溝７０の底に露出するフッ素化シリコン酸化膜から
なるキャップ膜３０はほとんどエッチングされない。従
って、溝７０の深さは低誘電率膜６２の膜厚によって自
動的に決定される。また、図１５（ｅ）に示したよう
に、溝７０形成のためのマスクを、ヴィア孔６０と重な
る部分において、合わせずれを考慮してヴィア孔形成の
ためのマスクよりも広くした場合にも、溝７０形成の際
にヴィア孔６０が広がることは無い。さらに、図１７に
模式的に示すように、ヴィア孔６０に対して溝７０形成
のためのマスクがずれたとしても、ヴィア孔６０の寸法
が狭まることはあっても広がることは無い。この意味
で、本実施例の方法はマスク合わせずれに対する余裕度
が大きいという利点がある。

【０１０７】なお、本実施例では、ヴィア孔６０および
溝７０を形成した後、金属膜７２を形成し、ＣＭＰを行
うことによってプラグ７４および第２配線層２２の配線
を同時に形成しているが、本発明はこれに限定されず、
ヴィア孔６０を形成した段階で金属膜の形成およびＣＭ
Ｐを行ってプラグ７４を形成し、その後、溝７０を形成
し、第２配線層２２の配線を形成することも可能であ
る。また、本実施例では、キャップ膜６４を、第２配線
層２２の配線間の絶縁層６６の一部として残している
が、本発明はこれに限定されず、例えば第２配線層２２
の配線を形成するためのＣＭＰの条件を適切に設定する
ことにより、キャップ膜６４を除去することも可能であ
る。

【０１０８】また、本実施例では、第１配線層１８の配
線として、エッチング法で形成したＡｌ系配線を使用
し、第２配線層２２の配線として、ダマシン法で形成し
たＣｕ系配線を使用しているが、本発明はこれに限定さ
れるものではない。

【０１０９】従来の半導体集積回路では、エッチング法
によって形成したＡｌ系配線が一般的に使用されてい
た。Ａｌ系配線をダマシン法で形成することも可能であ
るが、ＣＭＰ装置等の新たな設備の導入を必要とするた
め、Ａｌ系配線は、一般的に、従来技術を踏襲してエッ
チング法で形成するのが好ましい。一方、Ｃｕ系配線
は、エッチング法で形成することは困難であり、ダマシ
ン法で形成するのが好ましい。なお、Ｗ系配線も、ダマ
シン法を用いて形成するのが好ましい。

【０１１０】また、本発明の配線構造では、Ａｌ系配線
およびＣｕ系配線の一方もしくは両方を複数層設けるこ
とも可能である。さらに、他の配線、例えばＷ系配線を
設けることも可能である。Ｗ系配線は、抵抗は高いが微
細に形成することが可能であり、例えばＤＲＡＭセルア
レイ内のビット線配線や、ＳＲＡＭセル内の局所配線
（例えば、T. Ueda et al., Symposium on VLSI Techno
logy Digest of Technical Papers (1996) p. 142, K.
Furumochi et al., International Solid-StateCircuit
s Conference Digest of Technical Papers (1996) p.
156）等に使用される。Ａｌ系配線は、従来のＬＳＩに
おいて広く使用されており、低コストで形成することが
でき、Ｗ系配線に比較して低い抵抗を有するため、信号
配線や電源配線等に一般的に使用することができる。ま
た、Ｃｕ系配線は、Ａｌ系配線に比較して抵抗が低いた
め、例えば長距離（１ｍｍ以上）の信号配線に利用すれ
ば、ＬＳＩの動作速度を向上させることが可能である
し、クロック信号分配のための配線に使用すれば、クロ
ック信号の遅れによる半導体チップ内での動作タイミン
グのずれを低減して動作速度を向上させることが可能で
あるし、電源配線に使用すれば、電圧低下を低減して動
作安定性を向上させることも可能である。

【０１１１】上記のように、Ｃｕ系配線を使用すること
により半導体集積回路の性能を向上させることが可能で
ある。しかし、Ｃｕ系配線は、現状では量産での実績に
乏しく、トランジスタ特性に対する影響、生産性、コス
ト、歩留まり等の点でまだ検討すべき課題が残されてい
る。これらの課題は技術的には解決可能であるとして
も、量産のためには、Ｃｕ膜成膜工程やダマシン工程を
実施するための装置を新たに導入することが必要であ
る。特に、Ｃｕはトランジスタ特性を劣化させる可能性
があり、相互汚染を防止するために、クリーンルーム内
の装置レイアウトに制限が加わる。このため、既存の生
産工場の改装によって、Ｃｕ系配線を有するＬＳＩを大
量に生産することは困難である。また、新規に工場を建
設する場合にも、実績に乏しい工程を必要とするため、
装置およびプロセス開発のコストが大きい。さらに、材
料のコストもＡｌ系配線に比較して高い。

【０１１２】このため、少なくとも現状では、Ｃｕ系配
線はＡｌ系配線に比較してコストの点で不利である。従
って、Ｃｕ系配線を利用した高性能の半導体集積回路に
対する需要はあるとしても、それ以上に、Ｃｕ系配線を
使用しない（Ａｌ系配線のみ、もしくはＡｌ系配線とＷ
系配線等とを使用した）低コストの半導体集積回路に対
する需要が大きい。半導体集積回路の生産者はこのよう
な現実の需要に応えることが要求される。特に、ゲート
アレイやスタンダードセル、エンベッディドセルアレイ
等のＡＳＩＣ事業においては、様々な顧客のニーズに合
わせた製品をフレキシブル、かつ低コストで生産するこ
とが求められる。このような要求に応えるためには、Ｃ
ｕ系配線を使用しない製品とＣｕ系配線を使用する製品
とを、互いに他を生かし合うような形態で生産すること
が必要である。

【０１１３】ゲートアレイ型ＡＳＩＣでは、理論的に
は、決まった個数および形状のトランジスタを配置した
基本セルを用意すれば、その基本セル内のトランジスタ
を使って様々な顧客のニーズに応える製品を製造するこ
とができる。しかし、現実には、個々の顧客からの注文
を受けてから、必要な回路ブロックのすべてを開発して
いたのでは、開発期間が長くなるし、開発コストも高く
なる。また、十分な開発期間が確保できなければ、高い
性能の製品を開発することは困難である。このような問
題を解決するために、基本セルのみではなく、加算器、
乗算器、ＳＲＡＭ，ＣＰＵ，ＤＳＰ等の、頻繁に使用さ
れる機能を実現するための回路ブロックをあらかじめ開
発し、マクロセルとして用意しておくことが必要であ
る。顧客からの注文を受けた時に、適切なマクロセルを
選択し、基本セルを使用して新たに設計した回路ブロッ
クと組み合わせて、必要な機能を有する半導体集積回路
を生産することにより、納期短縮および開発費削減を実
現することができる。すなわち、性能が高く、汎用性に
優れた多数のマクロセルからなるマクロセルライブラリ
を整えておくことが、顧客からの様々な要求を満足する
製品を短納期、低開発費で供給し、高い競争力を得るた
めに必須である。

【０１１４】ゲートアレイにおいては、マクロセルも、
基本セル内のトランジスタを使用して形成される。一
方、スタンダードセルやエンベッディドセルアレイにお
いては、それぞれのマクロセルの要求にあわせて寸法、
形状を決めたトランジスタを使用して形成される。スタ
ンダードセルやエンベッディドセルアレイにおいては、
マクロセル（機能セル）を基本にして個々の顧客の要求
する機能を実現するため、ゲートアレイの場合よりもさ
らに、マクロセルの重要度は高い。

【０１１５】多数のマクロセルを、Ｃｕ系配線を使用し
ない製品用と、Ｃｕ系配線を使用する製品用とで別個に
開発するためには、長い開発期間と多大な費用とを必要
とする。従って、可能な限り、Ｃｕ系配線を使用する製
品と使用しない製品とで共通のマクロセルを使用するの
が好ましい。現実には、ＡＳＩＣメーカは、既にＡｌ系
配線を前提にして設計し、動作確認を行った多数のマク
ロセルからなるライブラリを有している。さらに近年で
は、マクロセルをＩＰ（Intellectual Property ）とし
てメーカ間で共用しようとする動きも広がっている。多
くのユーザが必要とする性能の高いマクロセルを共用す
ることにより、メーカ間での交換性を高め、ユーザの便
宜を図るとともに、個々のメーカのマクロセル開発負担
を低減することが目的である。従って、Ａｌ系配線を前
提にして設計し動作確認したマクロセルを、Ｃｕ系配線
を使用する製品において、ＩＰの交換性を保ったまま、
低コストで、かつ、Ｃｕ系配線の低抵抗性や高エレクト
ロマイグレーション耐性を生かしながら使用する方法を
見いだすことが望まれる。

【０１１６】そこで以下、Ｃｕ系配線を使用する製品に
おいて、どのような部分にＣｕ系配線を使用するのが最
も効率的であるのかを考察する。

【０１１７】Ｃｕ系配線が使用可能な製品においても、
以下の理由により、このようなマクロセル内の接続にＣ
ｕ配線を使用する効果は小さい。まず、規模が小さいマ
クロセルでは、Ａｌ系配線をＣｕ系配線に置き換えるこ
とによって配線抵抗が低減されても、特性はほとんど改
善されない。主としてトランジスタの性能および配線容
量によって性能が決まっているからである。一方、規模
の大きなマクロセルでは、配線抵抗が特性に対して影響
を持つ場合もある。このようなマクロセルでは、Ａｌ系
配線をＣｕ系配線に置き換えることによって特性が向上
する可能性はあるが、Ａｌ系配線を前提にして設計され
たマクロセルである限り、単に配線をＣｕ系配線に置き
換えても、大きな特性改善が実現できる可能性は低いと
いえる。

【０１１８】また、Ａｌ系配線を前提として設計された
マクロセルをＣｕ系配線で使用するためには、実際に製
品に使用する前に、テストデバイスを製造し、特性を評
価し、必要な特性が得られていることを確認する必要が
ある。たとえ、Ａｌ系配線とＣｕ系配線との配線抵抗の
差からは顕著な特性の変化が予想されないとしても、プ
ロセスの変化が予想外の特性の変化を招く可能性は否定
できない。その理由は、エッチング法を使用するＡｌ系
配線をダマシン法を使用するＣｕ系配線に置き換えるこ
とによって、単なる材料の変更にはとどまらない大きな
プロセス上の変化が発生するからである。

【０１１９】さらに、Ｃｕは、Ｓｉ内にディープレベル
を形成することが知られている。このため、Ｃｕ系配線
を使用した場合、配線内のＣｕがトランジスタに拡散
し、トランジスタの特性を劣化させることが懸念され
る。もちろん、このような現象を防止するために、Ｃｕ
系配線形成においては、例えばＴｉＮ膜等からなる拡散
防止層が使用される。しかし、特にトランジスタに近い
下層側の配線層をＣｕ系配線層にする場合には注意が必
要である。たとえ、現実にはＣｕ拡散によるトランジス
タ特性劣化の問題はないとしても、Ｃｕ系配線を実際に
使用する以前に、トランジスタ特性および信頼性に対す
るＣｕ系配線の影響を評価し、確認を行うことが必須で
あり、このような評価には通常数ヶ月以上の期間を必要
とする。従って、このような評価、確認作業を実施する
コストに見合うだけの特性改善が得られないとすれば、
マクロセル内のＡｌ系配線をＣｕ系配線に置き換える価
値は小さいといえる。

【０１２０】もちろん、Ｃｕ系配線の低抵抗性、高エレ
クトロマイグレーション耐性を前提として配線寸法を縮
小すれば、マクロセルの面積を削減し、特性を向上させ
ることが可能である。しかし、このためには、マスク設
計を新たに行い、試験用素子を製造して動作確認を行う
必要があるが、この作業には通常数カ月以上の期間を必
要とする。例えば、重要性の高い限られた種類のマクロ
セルのみをＣｕ系配線を前提に再設計し、動作確認を行
い、Ｃｕ系配線を使用する製品のための第２のマクロセ
ルライブラリとして準備しておくことは可能である。し
かし、ライブラリ内の大量のマクロセルの全てを、Ｃｕ
系配線用に設計し直し、動作確認を行うためには大きな
コストを要し、現実的ではない。

【０１２１】これに対し、例えば以下の配線について
は、Ａｌ系配線をＣｕ系配線に置き換えることによって
大きな効果が得られる。

【０１２２】１）長距離の信号配線 マクロセルやその他の回路ブロック内の配線は、長い場
合でも１００μｍからせいぜい数ｍｍ程度の距離しか持
たない。これに対して、回路ブロック間や、Ｉ／Ｏセル
（半導体集積回路の外部との信号のやりとりを行う）と
回路ブロックとの間を接続する配線は、短いものでも１
ｍｍ程度以上の距離を持ち、さらに、半導体集積回路の
チップ寸法と同程度（例えば１ｃｍ以上）の距離を持つ
配線も存在する。配線の抵抗および静電容量は配線の長
さに比例するため、このような長距離の配線は大きな抵
抗および静電容量を持つ。このため、大きな信号遅延の
原因になり、しばしば半導体集積回路全体の動作速度を
制限する。

【０１２３】これに対し、例えばこのような長距離の配
線に抵抗の低いＣｕ系配線を使用して配線抵抗を低減す
るか、もしくは、Ｃｕ系配線の低抵抗性を前提として配
線寸法を縮小し、静電容量を低減することにより、信号
遅延を低減し、半導体集積回路の動作速度を向上させる
ことができる。このような長距離の信号配線に対して、
実施例１〜６において説明した、配線間容量を削減する
本発明の配線構造を併用することが、さらに動作速度を
向上させるために有効であることは言うまでもない。

【０１２４】２）クロック配線 半導体集積回路中の多くの回路ブロックは、共通のクロ
ック信号に同期して動作する。しかし、このクロック信
号を半導体集積回路内に分配するクロック配線は、半導
体チップの寸法と同程度以上の距離（１ｃｍ程度以上）
を有し、大きな抵抗および静電容量を有する。従って、
クロック配線によるクロック信号の遅延によって、半導
体集積回路内の異なる回路ブロックに伝達されるクロッ
ク信号のタイミングがずれ（「スキューが発生する」と
言われる）、同期動作に異常が発生する。動作異常を防
止するためにタイミングの余裕を大きくすると、動作速
度が低下する。

【０１２５】このようなクロック配線にＣｕ系配線を使
用して抵抗を低減するか、もしくは配線寸法の縮小によ
って静電容量を低減することにより、半導体チップ内の
様々な位置に配置された回路ブロック間のクロック信号
のスキューを低減することができる。これにより、半導
体集積回路の動作速度向上が実現できる。このような配
線に対して、実施例１〜６において説明した、配線間容
量を削減する本発明の配線構造を併用することが、さら
に動作速度を向上させるために有効であることは言うま
でもない。

【０１２６】３）電源バス配線 半導体集積回路を動作させるために、半導体集積回路内
の全ての素子に電源を供給する必要があることは言うま
でもない。電源を供給するために、多くの配線が階層的
に設けられるが、その中で多数の素子に電源を供給する
ために共通に設けられた配線は、一般的に電源バスと呼
ばれる。例えば、米国特許第４５１１９１４号には、ゲ
ートアレイ内の基本セルに電源を供給するために格子状
に設けられた電源バスの例が、米国特許第５０４０１４
４号には、メモリアレイに電源を供給するために格子状
に設けられた電源バスの例が開示されている。

【０１２７】このような電源バス配線は、半導体チップ
の寸法と同程度以上の長さ（１ｃｍ以上）を有すること
が多く、かつ、多くの素子に電源を供給するため、大き
な直流（より正確には、脈流）電流が流れる。このた
め、エレクトロマイグレーション不良が発生する可能性
が高い。また、抵抗が高いと、多くの素子が同時に動作
して大きな電流が流れた時に電圧降下が発生し、動作不
良の原因となる。このような問題を解決するために、抵
抗が低くかつエレクトロマイグレーション耐性が高い、
Ｃｕ系配線を使用する効果は大きい。

【０１２８】ところで、現在の半導体集積回路には、２
層もしくはそれ以上の配線層を含む多層配線が使用され
るのが通例である。上記のマクロセルは、例えば第１お
よび第２のＡｌ系配線層に、それぞれ互いに直交する方
向の配線を主として形成し、トランジスタ間の接続を行
うことにより形成される。また、その上にさらに、１層
もしくはそれ以上のＡｌ系配線層が設けられる場合もあ
る。

【０１２９】従って、マクロセル内の接続に使用してい
る例えば２層のＡｌ系配線層をそのまま使用し、それよ
りも上層側のＡｌ系配線をＣｕ系配線に置き換え、もし
くはその上に１層もしくはそれ以上のＣｕ系配線層を追
加し、それを、上記の長距離信号配線、クロック配線、
電源バス配線等に使用することが可能である。なお、２
層を超えるＡｌ系配線層を使用してマクロセルが形成さ
れている場合には、それらの配線層をそのまま使用し
て、その上にＣｕ系配線層を設けることも可能である。
また、上層側の配線層、例えば第３配線層が、限られた
用途のみに、例えばマクロセル内部の回路ブロック間の
接続にのみに主として使用されている場合には、この配
線層をＣｕ系配線層に置き換えることも可能である。上
層側の配線層のみであれば、Ｃｕ系配線層に置き換えて
もトランジスタ特性に対して悪影響を与える可能性は小
さい。

【０１３０】図２６（ａ）および（ｂ）は、Ｃｕ系配線
を使用しない製品と使用する製品それぞれの配線層構成
の一例を模式的に示す断面図である。図２６（ａ）はＣ
ｕ系配線を使用しない製品の配線層構成であり、Ｓｉ基
板１０上に、下から順に第１、第２、第３のＡｌ系配線
層１０６，１０８，１１０が形成されている。Ｓｉ基板
１０と第１層のＡｌ系配線層１０６との間、およびそれ
ぞれの配線層の間には層間絶縁層が形成されている。第
１層のＡｌ系配線層１０６の下に、例えば１層のＷ系配
線層を設けることも可能である。個々の回路ブロック内
の接続のためには、主として、２層のＡｌ系配線層１０
６，１０８に互いに直交する方向に狭い間隔で形成した
配線を使用する。第３層のＡｌ系配線層１１０は主とし
て、例えば、回路ブロック間の長距離の信号配線や、電
源バス配線、クロック配線等を形成するために使用す
る。これらの配線は、低い配線抵抗および配線容量を有
することが好ましい。従って、第１および第２層のＡｌ
系配線層に形成した回路ブロック内の配線に比較して、
配線幅および間隔を大きくする。また、配線抵抗を低減
するため、配線の高さ（配線を形成するために使用する
金属膜の膜厚）を、第１および第２のＡｌ系配線に比較
して大きくする。

【０１３１】これに対して、Ｃｕ系配線を使用する製品
は、例えば図２６（ｂ）に示されたような配線層構造を
有する。すなわち、図２６（ａ）の第１および第２のＡ
ｌ系配線層１０６，１０８はそのまま使用し、第３層の
Ａｌ系配線層を第１層のＣｕ系配線層１１２に置き換
え、さらに第２層のＣｕ系配線層１１４を追加する。第
１および第２層のＡｌ系配線層に形成された、個々の回
路ブロック内の配線は原則としてそのまま使用する。す
なわち、Ｃｕ系配線を使用しない製品と共通のマスクパ
ターンを使用する。ただしもちろん、細かな性能向上の
ための修正は、必要に応じて行われる。そして、第１お
よび第２層のＣｕ系配線層１１２，１１４を使用して、
回路ブロック間の長距離の信号配線、電源バス配線、ク
ロック配線等を形成する。

【０１３２】もちろん、図２６（ａ）の第３のＡｌ系配
線層に形成されていた配線をそのまま置き換えるだけで
あれば、第２のＣｕ系配線層１１４は不要である。しか
し、例えば長距離の信号配線にＣｕ系配線の低抵抗性を
生かし、高い性能の製品を得るためには、２層のＣｕ系
配線層を設け、互いに直交する方向の配線形成の自由度
を高めることが有効である。必要に応じて、３層もしく
はそれ以上のＣｕ系配線層を設けることも可能である。
逆に、Ｃｕ系配線の使用によって配線層数を削減し、コ
ストを低減することが可能な場合もある。具体的には例
えば、Ｃｕ系配線を使用しない製品において２層の配線
層（例えば第３および第４の配線層）を必要としていた
配線を、Ｃｕ系配線の低抵抗性、高エレクトロマイグレ
ーション耐性を前提にして配線幅を縮小し、配線密度を
高めることにより、１層のＣｕ系配線層内に形成するこ
とができれば、配線層数を１層削減できる。

【０１３３】図２７には長距離の信号配線の例を模式的
に示す。半導体集積回路チップ１１６内に複数の回路ブ
ロック１１８が配置され、周辺部には多数のＩ／Ｏセル
１２０が配置される。そして、回路ブロック１１８の間
の信号伝達を行うため、長距離の信号配線１２２が設け
られ、さらに、それぞれの回路ブロック１１８に半導体
集積回路外部からの信号のやりとりを行うために長距離
の信号配線１２４が設けられる。それぞれの配線は、図
では１本の線で表記されているが、例えば３２ビットの
信号を伝達するためには、３２本の配線が設けられる。

【０１３４】図２８にはクロック配線の例を模式的に示
す。半導体集積回路チップ１１６内に複数の回路ブロッ
ク１２６が配置される。また、チップ中央にはクロック
信号を発生するための発振回路１２８が設けられる。そ
して、この発振回路１２８からそれぞれの回路ブロック
１２６へ、階層的に設けられたクロック配線１３０を通
じて、クロック信号が分配されている。クロック信号
は、まず発振回路に直接接続された幹の配線を通じて分
配され、さらに、その配線に接続された枝部の配線を通
じてそれぞれの回路ブロックに分配される。それぞれの
回路ブロック内では、低位の配線（図示しない）を通じ
て個々のゲート回路に分配される。このような階層的な
クロック配線の中の高位の部分にＣｕ系配線を使用する
ことが特に効果的である。すなわち、発振回路（もしく
はクロック信号を入力するパッド）から複数の回路ブロ
ックに分配する部分である。

【０１３５】このように、本発明の半導体集積回路で
は、Ａｌ系配線を前提にして設計し動作確認を行ったマ
クロセルを、Ａｌ系配線のままで使用し、かつ、Ｃｕ系
配線の低抵抗性、高エレクトロマイグレーション耐性を
生かして、高性能の半導体集積回路を実現することがで
きる。しかも、トランジスタに隣接して設けられた下層
側の配線層は従来のＡｌ系配線層のままであるため、Ｃ
ｕ系配線からのＣｕの拡散によるトランジスタ特性劣化
が起きる可能性は低い。この結果、ＩＰの交換性を維持
することができる。すなわち、例えば、Ａｌ系配線を前
提にして開発されたＩＰを、大幅な変更を行うことな
く、Ｃｕ系配線を使用する製品および使用しない製品の
両方で使用することができる。

【０１３６】従って、下層側の配線層にＣｕ系配線層を
設ける場合と比較すると、Ｃｕ拡散を防止するために設
ける拡散防止層の膜厚を削減したり、もしくは、拡散防
止層形成のための工程を簡略化することが可能である。
また、Ｃｕ系配線の影響を評価するための試験も簡略化
することができる。すなわち、例えば３層目にＣｕ系配
線を設けた、限られた種類のテストデバイスを使用し
て、Ｃｕ拡散によるトランジスタ特性に対する影響に関
する試験をのみを行えばよい。マクロセル内部の配線は
Ａｌ系配線のままであるため、Ｃｕ系配線使用による個
々のマクロセルの特性変化に関する試験は省略すること
ができる。また、複数のＣｕ系配線層を設け、そのそれ
ぞれを特定の目的に主として使用することにより、より
配線の自由度を向上させることができ、半導体集積回路
の性能を向上させることが可能である。また、長距離の
信号配線を形成するためには、主として互いに直交する
方向への配線を形成するために、２層、もしくは２層を
組として偶数層のＣｕ系配線層を設けるのが好ましい。

【０１３７】電源バス配線の内、階層が低い（深い）部
分は、例えばマクロセル内の接続に使用されている下層
側の配線層にも形成されていることが多い。このような
部分の配線はそのまま使用し、それらの配線と概略平行
する配線をＣｕ系配線層に形成し、電気的に並列にして
使用することが可能である。これにより、エレクトロマ
イグレーション耐性を向上させるとともに、電圧降下を
低減して、回路動作を安定させることが可能である。す
なわち、Ａｌ系配線を補強する目的でＣｕ系配線を使用
することも可能である。また、それぞれのＡｌ系配線に
対して専用の補強用Ｃｕ系配線を設けることも可能であ
るし、複数のＡｌ系配線に対して共通の補強用Ｃｕ系配
線を設けることも可能である。一方、電源バス配線の階
層の高い（浅い）部分、例えば、ゲートアレイの全ての
基本セルに電力を供給するために半導体チップの周辺部
を取り囲むように設ける電源バスは、特に距離が長く、
流れる電流も大きいため、Ｃｕ系配線層を使用する効果
が大きい。また、電源電位（ＶＤＤ）供給用とグラウン
ド電位（ＶＳＳ）供給用とにそれぞれ別のＣｕ系配線層
を設けることも有効である。

【０１３８】図２９には電源バス配線の例を模式的に示
す。図には、ゲートアレイ型半導体集積回路に設けられ
る三つの階層の電源バスが示される。半導体集積回路チ
ップ１１６の周辺部にはＩ／Ｏセル１２０が配置され、
内部には多数の基本セルが、縦、横に一定間隔で配置さ
れたセルアレイ１３２が設けられる。図には、このセル
アレイに電源を供給するための電源バスを示す。１次電
源バス１３４は、セルアレイ全体を取り囲むように設け
られており、集積回路の主要部分、すなわち、すべての
基本セルに電源を供給するために共通に設けられる。集
積回路のその他の部分、例えばＩ／Ｏセルのために、別
個の電源バスを設けることも可能である。３次電源バス
１３８は、それぞれ対応する列の基本セル上に配置さ
れ、その列の基本セル内のトランジスタに電源を供給す
る。２次電源バス１３６は、１次電源バスの向かい合う
辺の間を結ぶように設けられており、それぞれの３次電
源バスに接続されている。２次電源バスは、１次電源バ
スと３次電源バスとの間のインピーダンスを低減し、多
数の基本セル内のトランジスタが同時に動作した場合の
電圧降下を低減する役目を果たす。

【０１３９】Ｃｕ系配線を使用する製品において、この
ように階層的に設けられた電源バスの内、階層の高い部
分、例えば１次電源バス１３４および２次電源バス１３
６をＣｕ系配線層に形成する。もしくは、Ａｌ系配線層
の電源バス配線はそのまま使用して、Ｃｕ系配線層に補
強用配線を形成する。一方階層の低い部分、例えば３次
電源バス１３８は、Ａｌ系配線層に形成する。もちろん
３次電源バス１３６を補強する配線をＣｕ系配線層に設
けることも可能である。なお、図には１系統の電源バス
配線のみが表示されているが、実際には、例えばＶＤＤ
電位供給とＶＳＳ電位供給用との２系統、もしくはそれ
以上の系統の電源バスが設けられる。

【０１４０】また、必要な階層数のＣｕ系配線層を形成
した上に、さらにＡｌ系配線層を形成することも可能で
ある。例えば、最上層の配線としては、ボンディングに
よるパッケージへの接続において実績がある、Ａｌ系配
線層を使用することが好ましい。

【０１４１】このように、Ｃｕ系配線を使用しない製品
と共通のライブラリのマクロセルを利用し、マクロセル
内部の配線のために使用しているＡｌ系配線層を原則と
してそのまま使用し、その上に１層もしくは複数層のＣ
ｕ系配線を設けて、Ｃｕ系配線を使用する製品を生産す
ることにより、以下のような効果を得ることができる。

【０１４２】１）長距離の信号配線、クロック配線、電
源バス配線等の低抵抗性、高エレクトロマイグレーショ
ン耐性を生かせる特定の部分にＣｕ系配線を使用し、高
性能の集積回路を製造することができる。 ２）Ａｌ系配線を前提にして開発し、動作確認を行った
マクロセルの資産を生かし、開発期間および開発費を削
減することができる。 ３）他メーカと共用したＩＰの交換性を維持しながら、
かつ、集積回路製品全体としての性能を高めることがで
きる。 以上の効果により、高性能の製品を、短い開発期間およ
び低開発コストで供給することができる。

【０１４３】実際には、このようにＣｕ系配線を使用す
る品種を高性能グレード品種として用意し、性能を重視
する顧客の要望に応える。一方、Ｃｕ系配線を使用しな
い品種を普及グレード品種として用意し、コストを重視
する顧客の要望に応える。そして、この高性能グレード
品種と普及グレード品種とでマクロセルライブラリを共
有する。また、両方のグレードの品種は、Ｃｕ系配線工
程（ダマシン法のための溝形成工程等を含む）以外は可
能な限り共通化し、コスト削減を図る。例えば、トラン
ジスタ形成のためのプロセスや基本セルのレイアウトを
共通化し、共通化された工程は、原則として共通の製造
ラインを使用して行う。

【０１４４】標準グレードの製品を設計する場合には、
ライブラリから必要なマクロセルを選択し、半導体集積
回路チップ上に配置する。マクロセルはその内部の接続
に必要な配線を含んでいる。さらに、マクロセルの外側
の接続のための配線を、Ａｌ系配線層に形成する。

【０１４５】高性能グレードの製品を設計する場合に
も、同様に、必要なマクロセルをライブラリから選択し
てチップ上に配置する。マクロセル内の配線の内、下方
（例えば第１層および第２層）の配線層に形成された部
分はそのまま使用される。すなわち、この部分の配線は
１層もしくは複数層のＡｌ系配線層に形成される。そし
て、上方（例えば第３層）の配線層に形成された部分の
み、１層もしくは複数層のＣｕ系配線層に形成される。
この結果、マクロセル内の接続は主としてＡｌ系配線層
内の配線によって行われる。一方、マクロセルの外側の
接続は主として１層もしくは複数層のＣｕ系配線層に形
成される配線によって行われる。マクロセルの外側の配
線には、Ｃｕ系配線の低抵抗性および高エレクトロマイ
グレーション耐性が生かされる部分が含まれる。例え
ば、マクロセル間もしくはマクロセルとＩ／Ｏセルとの
間の長距離信号配線、電源バス配線（特に、階層的に設
けられた電源バスの高位の部分）、クロック配線（特
に、複数の回路ブロックにクロック信号を配分する部
分）等が、Ｃｕ系配線層に形成される。この結果、標準
グレードの製品と共通のライブラリから選んだマクロセ
ルを使用するにも関わらず、高い性能が実現できる。も
ちろん、マクロセルに対してある程度の改善を行うこと
も可能である。しかし通常は、開発コストを低減するた
め、マクロセルの大幅な変更もしくは再設計は避けるべ
きである。

【０１４６】以上の設計作業は、実際にはＣＡＤ（comp
uter aided design ）システム上で行われる。設計結果
を基にマスクが作成され、そのマスクを使用して実際の
半導体集積回路が製造される。

【０１４７】このように下層側のＡｌ系配線層と、上層
側のＣｕ系配線層とを併用することにより、Ｃｕ系配線
を使用しないことを前提にした製品においても、例えば
以下のような効果を得ることができる。

【０１４８】１）Ａｌ系配線を前提にして開発を行って
いて、初期段階での見積もりに比較して配線の本数、例
えば電源バスの本数が増大し、定められたチップサイズ
の上限に納めることが困難であることが判明したような
場合の対策として、Ｃｕ系配線層を利用することができ
る。すなわち、電源バスに主として使用する配線層をＣ
ｕ系配線層に置き換え、Ｃｕ系配線の低抵抗性、高エレ
クトロマイグレーション耐性を前提に配線幅を削減すれ
ば、予定していたチップサイズに納めることが可能にな
る場合もある。チップサイズの増大によってパッケージ
を変更したり、予定されたチップサイズに納めるために
最初から設計をやり直す場合に比較すれば、Ｃｕ系配線
自体のコストはＡｌ系配線に比較して高いとしても、開
発コストを含めた総コストは削減できる。

【０１４９】２）ある機能を有する半導体集積回路を、
コストを重視してＣｕ系配線を使用しないで開発した後
に、より高性能の製品が必要になった場合に、迅速に対
応することができる。すなわち、最初に開発した製品の
回路およびレイアウトには大きな変更を加えずに、Ａｌ
系配線層上にＣｕ系配線層を追加して、もくしは、Ａｌ
系配線層の内、高い層の配線層をＣｕ系配線層に置き換
えて、このＣｕ系配線層に長距離信号配線等の、特性に
対して大きな影響を持つ配線を形成することにより、容
易に、性能向上を実現することができる。もちろん、全
てのＡｌ系配線層をＣｕ系配線層に置き換え、Ｃｕ系配
線の使用を前提に設計をやり直せば、さらに大きな特性
改善が期待できる。しかし、このためには長い開発期間
が必要であり、開発コストも上昇する。

【０１５０】以上、ゲートアレイ、スタンダードセル、
エンベッディドセルアレイ等のＡＳＩＣ製品を例にし
て、下層側のＡｌ系配線層と上層側のＣｕ系配線層とを
併用して半導体集積回路を製造することの効果を説明し
た。しかし、ＡＳＩＣ製品に限らず、多くの半導体集積
回路において、高性能、短い開発期間、低開発コストに
対する強い要求が存在することは言うまでもない。従っ
て、このような下層側のＡｌ系配線層と上層側のＣｕ系
配線層との併用は、さまざまな種類の半導体集積回路に
おいて有効である。

【０１５１】例えば、ＡＳＩＣ製品の一種であるＦＰＧ
Ａ（field programmable gate array ）製品において
も、同様のＡｌ系配線とＣｕ系配線との併用は有効であ
る。以上の説明の回路ブロックをプログラマブル論理ブ
ロックに、長距離配線をプログラマブル論理ブロック間
およびプログラマブル論理ブロックとＩ／Ｏセルとの間
のプログラマブル配線に当てはめて考えることができ
る。すなわち、個々のプログラマブル論理ブロック内の
配線を、下層側のＡｌ系配線層を主として使用して形成
し、プログラマブル論理ブロック間およびプログラマブ
ル論理ブロックとＩ／Ｏセルとの間のプログラマブル配
線を上層側のＣｕ系配線を利用して形成することによ
り、このような配線の距離が長くなりがちなＦＰＧＡの
動作速度を高めることができる。クロック配線や電源バ
ス配線へのＣｕ系配線の使用によっても同様の効果が得
られる。

【０１５２】一方、図３０には、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）とロジック回路とを同一チップ上
に混載した半導体集積回路にＣｕ系配線を使用した例を
模式的に示す。半導体集積回路チップ１１６内には、メ
モリセルアレイ１４０とセンスアンプアレイ１４２とを
含むＤＲＡＭ１４４と、例えば画像処理を行うためのロ
ジック回路ブロック１４６とが配置されている。そして
このＤＲＡＭ１４４とロジックブロック１４６との間の
信号を伝送するために、複数のデータ配線１４８が設け
られている。回路画像処理を行うためには、大量のデー
タを一次的に記録するために、大容量のメモリが必要で
ある。さらに、例えばリアルタイムの動画像処理を行う
ためには、このような大量の画像データを、画像処理回
路とメモリとの間で短時間に伝送することが必要であ
る。このような目的のため、抵抗の低いＣｕ系配線を使
用することが有効である。

【０１５３】コスト低減のために、メモリセルアレイ１
４０は、単体のＤＲＡＭ製品のメモリセルアレイと共通
の製造プロセスを使用して製造することが望ましい。単
体ＤＲＡＭのメモリセルアレイ部の配線には通常高々２
層の配線層しか使用しない。従って、この部分の配線を
従来通りのＡｌ系配線層に形成し、その上にＣｕ系配線
層を設け、その配線層にデータ配線１４８を形成するこ
とによって、単体ＤＲＡＭ製品の製造プロセスとの共通
性を高めることが可能である。また、汚染に対して敏感
なメモリセルに近い、低い層の配線層をＡｌ系配線層に
することにより、Ｃｕの拡散による特性劣化を防止する
ことも可能である。同様のデータ配線へのＣｕ系配線の
利用は、例えばマイクロプロセッサにおける、ＣＰＵと
キャッシュメモリとの間で高速にデータを伝送するため
にも有効である。

【０１５４】なお、このように、低コストを求める顧客
に対してはＣｕ系配線を使用しない製品を供給し、高性
能を求める顧客に対してのみＣｕ系配線を使用する製品
を供給し、しかも、Ｃｕ系配線を使用する製品において
も、上層側の配線層にのみＣｕ系配線層を使用する場
合、Ｃｕ系配線を形成するための生産設備に要求される
生産能力は、Ｃｕ系配線を使用しない製品を生産するた
めの設備に要求される生産能力に比較して小さい。従っ
て、例えばＣｕ系配線を使用しない製品を生産するため
のラインを複数用意し、その全てに対して共通に、Ｃｕ
系配線を形成する生産ラインを設けることも可能であ
る。また、新規に工場を建設する際に、Ａｌ系配線を形
成する設備と、Ｃｕ系配線を形成する設備とを設け、Ｃ
ｕ系配線を形成するための設備を、その工場、および、
Ｃｕ系配線を形成するための設備を有さない既存の工場
とで共用することも可能である。

【０１５５】（実施例７）図１４（ａ）〜（ｃ）、図１
５（ｄ）〜（ｆ）および図１６（ｇ）に示された構造の
第１層の層間絶縁膜３２では、第１配線層１８の配線間
を埋める部分にのみ低誘電率膜２８が形成されている。
これに対して、第１配線層１８の配線間のみではなく配
線上にも低誘電率膜を形成した場合にも、第２配線層２
２の配線をダマシン法で形成することが可能である。こ
こで、図１８（ａ），（ｂ），（ｃ）、図１９（ｄ），
（ｅ），（ｆ）、図２０（ｇ），（ｈ），（ｉ）および
図２１（ｊ）は、本発明の配線構造の各形成工程を表す
第７の実施例の断面図である。図１８（ａ）に示すよう
に、実施例４の場合と同様にして、第１配線層１８を形
成し、下地膜２６、第１配線層１８の配線間および配線
上に形成した低誘電率膜２８、ならびに、キャップ膜３
０からなる第１層の層間絶縁層５０を形成する。ここ
で、低誘電率膜２８の表面は平坦化されている。また、
低誘電率膜２８は、アッシングに対する耐性の乏しい材
料で形成したものとする。

【０１５６】次に、図１８（ｂ）に示すように、ヴィア
孔に対応するレジストパターン５８を形成し、フッ素系
のガスを使用した異方性のプラズマエッチングで、ヴィ
ア孔に対応する位置のキャップ膜３０を除去する。続い
て、図１８（ｃ）に示すように、酸素イオンを使用した
異方性エッチングで、低誘電率膜２８にヴィア孔６０を
形成する。この時、キャップ膜３０がマスクとして機能
する。

【０１５７】次に、図１９（ｄ）に示すように、第２配
線層の配線間を絶縁する配線間絶縁層６６を形成するた
めに、基板表面全面に低誘電率膜６２およびキャップ膜
６４を順に形成する。低誘電率膜６２の形成には、例え
ば塗布法を使用する。低誘電率膜６２はヴィア孔６０内
にも形成される。第１層の層間絶縁層５０の表面が平坦
化されているため、低誘電率膜６２の表面もほぼ平坦に
なる。続いて、図１９（ｅ）に示すように、第２配線層
の配線をその中に形成する溝に対応するレジストパター
ン６８を形成し、フッ素系のガスを使用した異方性プラ
ズマエッチングによってキャップ膜６４のエッチングを
行う。

【０１５８】図１９（ｆ）に示すように、酸素イオンを
使用した異方性エッチングによって、低誘電率膜６２に
溝７０を形成する。この時、ヴィア孔６０内に形成され
た低誘電率膜６２も除去されるようにオーバーエッチン
グ時間を設定する。なお、溝７０の底には第１層目の層
間絶縁層５０のキャップ膜３０が存在する。このキャッ
プ膜３０を形成するフッ素化シリコン酸化膜は、酸素イ
オンを使用した異方性エッチングによってほとんどエッ
チングされないため、溝７０の深さを正確に制御するこ
とができる。また、キャップ膜３０がマスクとして機能
するため、溝７０形成の際のヴィア孔の拡大も防止でき
る。そしてさらに、フッ素系のガスを使用した異方性の
プラズマエッチングを行い、ヴィア孔６０底に露出し
た、第１層の層間絶縁層５０の下地膜２６を除去し、第
１配線層１８の配線の表面をヴィア孔６０底に露出させ
る。この時、第１層の層間絶縁層５０のキャップ膜３０
および第２配線層の配線間の絶縁層６６のキャップ膜６
４も同時にエッチングされるため、この両者の膜厚およ
びエッチング条件を適切に設定する。なお、同図には、
第１層のキャップ膜３０および第２層のキャップ膜６４
を残す例を示した。

【０１５９】次に、図２０（ｇ）に示すように、実施例
６の場合と同様の工程（ダマシン法）で、ヴィア孔６０
および溝７０内にプラグ７４および第２配線層２２の配
線を形成する。

【０１６０】この後さらに、必要に応じて、第３層以降
の配線を形成する。図２０（ｈ），（ｉ）および図２１
（ｊ）には、ダマシン法によって第３配線層を形成する
工程の例を示す。まず、図２０（ｈ）に示すように、第
２配線層２２と第３配線層との間を絶縁する絶縁層（第
２の層間絶縁層）７６を形成するために、下地膜７８、
低誘電率膜８０およびキャップ膜８２を形成順に形成す
る。そして、第１配線層１８の配線と第２配線層２２の
配線とを接続するためのヴィア孔６０の形成と同様の方
法によって、第２配線層２２の配線と第３配線層の配線
とを接続するためのヴィア孔８４を形成する。

【０１６１】続いて、図２０（ｉ）に示すように、第３
配線層の配線間を絶縁する絶縁層８６を形成するために
低誘電率膜８８およびキャップ膜９０を順に形成する。
この時、ヴィア孔８４内にも低誘電率膜８８は形成され
る。そして、第２層の溝７０の形成と同様の方法で、第
３層配線をその中に形成する溝９２を形成する。その
後、ヴィア孔８４の底に露出した、第２配線層２２と第
３配線層との間の層間絶縁層７６の下地膜７８を除去す
る。なお、同図には、下地膜７８の除去工程において、
溝９２の底のキャップ膜８２および第３配線層の配線間
の絶縁層８６のキャップ膜９０が残るように、これらの
膜の膜厚および除去条件を設定した例を示した。

【０１６２】そして、図２１（ｊ）に示すように、ダマ
シン法によってヴィア孔８４内および溝９２内に第２層
配線層２２の配線と第３配線層９６の配線とを接続する
プラグ９４、および、第３配線層９６の配線を形成す
る。この後さらに、必要に応じて第４層以降の配線層を
形成し、表面保護膜およびボンディングパッドを形成
し、半導体集積回路のウエハ製造工程を終了する。

【０１６３】なお、本実施例では、低誘電率膜２８，６
２，８０，８８としてアッシングに対する耐性に乏しい
材料の膜を使用し、ヴィア孔６０，８４および溝７０，
９２を、キャップ膜３０，６４，８２，９０をマスクと
して、酸素イオンを使用した異方性エッチングによって
形成したが、本発明はこれに限定されず、低誘電率膜２
８，６２，８０，８８をアッシング耐性を有する材料
（例えばシロキサンＳＯＧ）で形成し、レジストをマス
クとして、フッ素系ガスを使用した異方性プラズマエッ
チングでヴィア孔６０，８４や溝７０，９２を形成する
ことも可能である。この場合、キャップ膜３０，６４，
８２，９０を省略することも可能である。

【０１６４】また、本実施例では、ヴィア孔６０，８４
および溝７０，９２の形成を酸素イオンを使用した異方
性エッチングを利用して行っている。酸素イオンを使用
した異方性エッチングではレジストもエッチングされる
ため、レジストパターン除去のためのアッシング工程を
省略し、ヴィア孔６０，８４もしくは溝７０，９２形成
のためのエッチング工程でレジストパターン除去を同時
に行うことも可能である。これにより、工程削減が可能
である。この目的のためには、低誘電率膜２８，６２，
８０，８８のエッチングが終了した時点でレジストの除
去がすでに終了しているように、低誘電率膜２８，６
２，８０，８８およびレジストの膜厚と、プラズマエッ
チングの条件を設定することが好ましい。レジストの除
去が先に終了しても、キャップ膜３０，６４，８２，９
０が低誘電率膜２８，６２，８０，８８上に存在し、マ
スクとして機能するため、ヴィア孔６０，８４および溝
７０，９２の寸法精度は劣化しない。

【０１６５】また、本実施例においては、ヴィア孔６
０，８４を形成する際にも、溝７０，９２を形成する際
にも、基板の表面は平坦化されている。従って、レジス
トパターン５８，６８等を形成するためのレジストの膜
厚を薄くしても、均一に塗布することが可能である。レ
ジスト膜厚を薄くすることによって、上記のようにヴィ
ア孔６０，８４および溝７０，９２のエッチングとレジ
ストの除去とを同時に行う工程が容易になるし、解像度
も高めることができる。例えば、０．５μｍ程度以下に
までレジスト膜厚を薄くすることは容易であるし、０．
３μｍ程度以下にまで薄くすることも可能である。低誘
電率膜のエッチングが終了した時点でレジストの除去が
すでに終了しているためには、レジストの膜厚をエッチ
ングすべき低誘電率膜の膜厚、すなわちヴィア孔６０，
８４形成の際にはヴィア孔の深さ、溝７０，９２形成の
際には溝の深さとヴィア孔の深さとの合計に対して、同
程度以下、好ましくは７０％程度以下、さらに好ましく
は５０％程度以下、もっとも好ましくは３０％程度以下
にする。

【０１６６】また、本実施例では、第１層の層間絶縁層
５０の下地膜２６を残して低誘電率膜２８にヴィア孔６
０を形成し、その後、第２配線層２２の配線間の絶縁層
６６に溝７０を形成する際に、ヴィア孔６０底の下地膜
２６を除去している。しかし、第１層の低誘電率膜２８
にヴィア孔６０を形成するのに続いて、フッ素系のガス
を使用した異方性プラズマエッチングによって、ヴィア
孔６０底の下地膜２６を除去することも可能である。

【０１６７】また、本実施例では、第２配線層２２の配
線間の絶縁層６６の表面にキャップ膜６４を残している
が、本発明はこれに限定されず、例えば第１配線層１８
の配線と第２配線層２２の配線とを接続するヴィア孔６
０の底の下地膜２６を除去する際に第２配線層２２の配
線間のキャップ膜６４を除去することも可能である。第
２配線層２２の配線間のキャップ膜６４が除去されるこ
とによって、第２配線層２２の配線間の静電容量をさら
に削減することが可能である。この場合、第２配線層２
２の配線を形成するためのＣＭＰ条件を適切に設定し、
低誘電率膜６２表面にスクラッチが発生しないように注
意することが必要である。また、ヴィア孔６０の底の下
地膜２６を除去する際には、第２配線層２２の配線間の
キャップ膜６４が残るような条件を設定し、第２配線層
２２の配線を形成するためのＣＭＰの終了後、条件を変
更して、キャップ膜６４の除去を行うことも可能であ
る。少なくともこの場合には、キャップ膜６４を、例え
ば窒化シリコン等のＣＭＰ速度の低い材料で形成するこ
とも可能である。このような材料からなるキャップ膜６
４を、第２配線層２２形成のためのＣＭＰのエッチング
ストップ層として使用することにより、プロセス条件の
ばらつきによってオーバーエッチング量が大きくなった
場合にも、低誘電率膜６２表面にスクラッチが発生する
ことを防止することが可能である。窒化シリコンは、シ
リコン酸化膜に比較して高い誘電率を有するが、エッチ
ングストップ層として使用した後に、ＣＭＰ条件を変更
して除去すれば、配線間の静電容量の増大にはつながら
ない。

【０１６８】さらに、本実施例では、第１層の層間絶縁
層５０にヴィア孔６０を形成した後、第２配線層２２の
配線間の絶縁層６６を形成し、この配線間の絶縁層６６
に溝７０を形成したが、本発明はこれに限定されず、逆
に、例えば第２配線層２２の配線間の絶縁層６６に溝７
０を形成してから、第１層の層間絶縁層５０にヴィア孔
６０を形成することも可能である。この場合の本発明の
配線構造の各形成工程を表す一実施例の断面図を図２２
（ａ），（ｂ），（ｃ）および図２３（ｄ），（ｅ）に
示す。まず、図２２（ａ）に示すように、実施例４の場
合と同様の工程で、第１配線層１８と、下地膜２６、第
１配線層１８の配線間および配線上に形成された低誘電
率膜２８、ならびに、キャップ膜３０からなる第１層の
層間絶縁層５０とを形成する。その後、この層間絶縁層
５０上に、第２配線層の配線間を絶縁する配線間絶縁層
６６を構成する低誘電率膜６２およびキャップ膜６４を
形成する。

【０１６９】次に、図２２（ｂ）に示すように、第２配
線層の配線をその中に形成する溝に対応するレジストパ
ターンを形成し、フッ素系のガスを使用した異方性プラ
ズマエッチングによってキャップ膜６４に開口部を形成
し、酸素イオンを使用した異方性プラズマエッチングに
よって低誘電率膜６２に溝７０を形成する。

【０１７０】次に、図２２（ｃ）に示すように、ヴィア
孔に対応するレジストパターン９８を形成し、フッ素系
のガスを使用した異方性プラズマエッチングによってヴ
ィア孔に対応する部分の、第１層の層間絶縁層５０のキ
ャップ膜３０を除去する。続いて、図２３（ｄ）に示す
ように、酸素イオンを使用した異方性エッチングによっ
て低誘電率膜２８をエッチングし、フッ素系のガスを使
用した異方性のプラズマエッチングを行って下地膜２６
を除去してヴィア孔６０を形成する。

【０１７１】そして、図２３（ｅ）に示すように、ダマ
シン法によって第２配線層２２の配線および第１配線層
１８の配線と第２配線層２２の配線とを接続するヴィア
プラグ７４を形成する。この後さらに、必要に応じて第
３層以降の配線層を形成し、表面保護膜およびボンディ
ングパッドを形成し、半導体集積回路のウエハ製造工程
を終了する。

【０１７２】以上に説明した実施例では、第１層間絶縁
層５０の低誘電率膜２８はヴィア孔６０の側壁において
露出しており、第２配線間絶縁層６６の低誘電率膜６２
は溝７０の側壁において露出している。そして、第２配
線層２２の配線および、第１および第２配線層間を接続
するプラグ７４を形成するための金属膜が、このヴィア
孔および溝内に堆積される。この結果、プラグ７４はヴ
ィア孔６０の側壁において露出した低誘電率膜２８に接
触し、第２配線層２２の配線は溝７０の側壁において露
出した低誘電率膜６２に接触する。同様に、第２および
第３配線層間を接続するプラグ９４は、ヴィア孔８４の
側壁において第２層間絶縁層の低誘電率膜８０に接触
し、第３配線層の配線は、溝９２の側壁において第３配
線間絶縁層の低誘電率膜８８に接触する。しかし、材料
およびプロセス条件によっては、低誘電率膜がプラグお
よび配線に悪影響を与える可能性がある。例えば、低誘
電率膜が大量の水分を含む場合がある。このような場
合、プラグおよび配線を低誘電率膜に直接接触させない
ことが好ましい。

【０１７３】図２４（ａ），（ｂ），（ｃ）は、プラグ
および配線が低誘電率膜に直接接触しない配線構造の形
成工程を表す断面図である。まず、既に説明した実施例
と類似した工程によって、例えば図１９（ｆ）もしくは
図２３（ｄ）に示されるような、第１配線層１８、下地
膜２６、配線間および配線上に形成された低誘電率膜２
８およびキャップ膜３０からなる第１層間絶縁層５０、
低誘電率膜６２およびキャップ膜６４からなる第２配線
間絶縁層６６、第１層間絶縁層５０に形成されたヴィア
孔６０、第２配線間絶縁層６６に形成された溝７０を有
する構造を形成する。次に、図２４（ａ）に示すよう
に、例えばフッ素化シリコン酸化膜からなる被覆膜７１
を、ヴィア孔６０および溝７０の側壁を含めた基板表面
に堆積する。被覆膜７１は、例えば基板バイアスを併用
した高密度プラズマＣＶＤ法で堆積する。

【０１７４】続いて、例えばフッ素系ガス雰囲気を使用
した異方性プラズマエッチングを用いて、ヴィア孔６０
および溝７０の底において被覆膜７１が除去されるよう
にエッチバックを行う。この結果、図２４（ｂ）に示す
ように、溝の側壁に側壁膜７３が、ヴィア孔６０の側壁
には側壁膜７５が形成される。側壁膜７３は溝７０の側
壁に露出した低誘電率膜６２を被覆する。側壁膜７５は
ヴィア孔６０の側壁に露出した低誘電率膜２８を被覆す
る。

【０１７５】次に、図２４（ｃ）に示すように、ダマシ
ン法によって、ヴィア孔６０内にプラグ７４を、溝７０
内に配線２２を形成する。この構造において、ヴィア孔
６０および溝７０の側壁が側壁膜７３，７５で被覆され
ているため、プラグおよび配線は低誘電率膜２８および
６２とは接触しない。このような工程を繰り返して、ヴ
ィア孔および溝の側壁に側壁膜を有する第３層およびそ
れ以降の配線層を形成することができる。

【０１７６】本実施例においては、基板バイアスを併用
した高密度プラズマＣＶＤ法で被覆膜を堆積し、異方性
エッチバックを行うことによって側壁膜を形成する。従
って、ヴィア孔６０および溝７０の側壁がほぼ垂直に形
成されている場合であっても、側壁膜の表面は、上端の
コーナー部付近を除いたほぼ全領域にわたって実質的に
均一な順方向の傾斜を有する。別の言い方をすれば、側
壁膜の厚さは、上端のコーナー部付近を除いた側壁の上
部において下部よりも小さい。この順方向の傾斜によっ
て、ヴィア孔６０および溝７０内への金属膜の埋め込み
性が向上し、ヴィア孔および溝が微細になった場合にも
良好に金属膜を埋め込むことができる。十分な埋め込み
性改善効果を得るために、順方向の傾斜は、垂直面に対
して約２゜以上、好ましくは約４゜以上、さらに好まし
くは約６゜以上になるよう、高密度プラズマＣＶＤおよ
び異方性エッチバックの条件を設定する。しかし、この
角度を大きくしすぎる事は好ましくない。例えば約８゜
以上になると、ヴィア孔もしくは溝の中のかなりの部分
が側壁膜で占められるようになり、金属膜で埋め込むこ
とができる体積が減少する。

【０１７７】このような順傾斜の側壁膜は、金属膜の堆
積方法によっては特に顕著な埋め込み性向上効果をもた
らす。このような基板バイアスを併用した高密度プラズ
マＣＶＤ法を用いて形成した順方向の傾斜を有する側壁
膜上に、例えばイオン化スパッタ法によって、チタン／
窒化チタン、窒化チタン、タンタル、窒化タンタル、窒
化タングステン等の拡散防止層を、薄くかつ均一に堆積
することができる。高密度プラズマＣＶＤ法およびイオ
ン化スパッタ法の両者が、基板バイアスによって加速さ
れたイオンを利用しているからである。イオン化スパッ
タ法は、また、拡散防止層上に薄い銅膜を堆積する場合
にも好適に利用することができる。この薄い銅膜は、ヴ
ィア孔や溝を埋め込むための厚い銅膜をメッキ法によっ
て堆積するための、核生成層として利用することができ
る。同様に、他の低抵抗金属膜、例えば金膜をメッキ法
によって堆積する際にも、核生成層が必要である。

【０１７８】本実施例においては、高密度プラズマＣＶ
Ｄ法を利用して堆積した被覆膜によって側壁膜を形成し
ている。高密度プラズマＣＶＤ法によって堆積したシリ
コン酸化膜は、他の方法、例えば通常のプラズマＣＶＤ
法によって堆積した膜に比較して、高い水分拡散抑制効
果を有する。さらに、前述のように、Ｓｉ（−Ｆ）₂結
合が実質的に含まれない範囲にフッ素添加量を制限した
場合には、フッ素の添加によってさらに水分拡散抑制効
果が向上する。従って、低誘電率膜からの水分拡散を抑
制する効果を必要な範囲に保ちながら、側壁膜を薄くす
る事が可能である。この結果、微細なヴィア孔６０およ
び溝７０内への金属膜埋め込み性を高くすることができ
る。例えばヴィア孔もしくは溝の上部（低誘電率膜の上
面付近）での側壁膜の膜厚を約１５ｎｍ以下にすること
ができる。条件によっては約１０ｎｍ以下に、さらに、
約５ｎｍ以下にする事も可能である。

【０１７９】本実施例においては、シリコン酸化膜に比
較して低い誘電率を有するフッ素化シリコン酸化膜によ
って側壁膜を形成している。このため、シリコン酸化
膜、シリコン窒化膜等の、より高い誘電率を有する材料
で側壁膜を形成した場合に比較して、配線間の容量をよ
り効果的に減少させることができる。本実施例は、ヴィ
ア孔６０および溝７０の側壁に同時に側壁膜を形成して
いる。すなわち、ヴィア孔および溝の両者に被覆膜を堆
積し、異方性エッチバックを行うことによって側壁膜を
形成している。しかし、ヴィア孔の側壁膜を溝の側壁膜
とは別個の工程で形成することも可能である。また、場
合によっては、ヴィア孔と溝との一方のみに側壁膜を形
成することも可能である。

【０１８０】本実施例では、基板バイアスを併用した高
密度プラズマＣＶＤ法によって被覆膜７１を形成した
後、エッチバックを行うことによって側壁膜７３，７５
を形成している。この結果、以下の効果が得られる。 １）順方向に傾斜した側壁膜を形成することにより、ヴ
ィア孔および溝内への金属膜の埋め込み性を向上させる
ことができる。 ２）水分拡散に対する十分な抑制効果を確保しながら側
壁膜を薄くすることができる。この結果ヴィア孔および
溝内への金属膜の埋め込み性を向上させることができ
る。 ３）低い誘電率を有する側壁膜を形成することができ
る。この結果配線間の容量を効果的に低減することがで
きる。

【０１８１】しかし、上記の１）および２）の効果を得
るためには、他の様々な材料の膜を利用することができ
る。例えば、シリコン酸化膜、シリコン窒化膜、シリコ
ン酸窒化膜等を利用して被覆膜７１を形成することも可
能である。このような膜は基板バイアスを併用した高密
度プラズマＣＶＤ法で堆積することが好ましい。

【０１８２】（実施例８）図２５（ａ），（ｂ），
（ｃ）は、本発明の配線構造の各形成工程を表す第８の
実施例の断面図である。図２５（ａ）に示すように、実
施例４の場合と同様にして、半導体基板１０上の下地絶
縁層１２上に、配線１８ａ，１８ｂ，１８ｃを含む第１
配線層１８を形成する。第１配線層１８の配線間の下地
絶縁層１２の表面の膜厚ｄ１の部分は除去されている。
続いて下地膜２６を形成し、例えばフッ素化ポリイミド
の前駆物質を含む溶液を塗布し、加熱によってキュアを
行ってフッ素化ポリイミド膜を形成する。さらに、平坦
化を行い、第１配線層１８の配線間を埋め込むととも
に、配線上にも膜厚ｔ３の部分が残された低誘電率膜２
８を形成する。フッ素化ポリイミドからなる低誘電率膜
２８の熱伝導率は室温において０．２４Ｗ／ｍＫ程度で
あり、シリコン酸化膜の熱伝導率（室温において１．４
Ｗ／ｍＫ）に比較して１／６程度である。なお、第１配
線層１８の配線上の低誘電率膜２８の膜厚は、実施例４
の場合に比較して薄くする。また、第１配線層１８の配
線間の間隔をｓ１、配線の上面上の下地膜２６の膜厚を
ｔ２とする。

【０１８３】次に、図２５（ｂ）に示すように、例えば
プラズマＣＶＤ法で膜厚ｔ４の窒化シリコン膜を堆積
し、熱伝導性絶縁膜１００を形成する。窒化シリコンの
室温での熱伝導率は１９Ｗ／ｍＫ程度であり、シリコン
酸化膜の熱伝導率に比較して１４倍程度高い。このよう
にシリコン酸化膜に比較して熱伝導率の高い絶縁材料の
膜を以下「熱伝導性絶縁膜」と呼ぶ。続いて、第２の低
誘電率膜１０２を形成し、例えばフッ素化シリコン酸化
膜を堆積してキャップ膜３０を形成する。第２の低誘電
率膜１０２およびキャップ膜３０の膜厚はそれぞれｔ
５，ｔ６である。以上の工程によって、下地膜２６、低
誘電率膜２８、熱伝導性絶縁膜１００、第２の低誘電率
膜１０２、および、キャップ膜３０からなる層間絶縁層
１０４を形成する。

【０１８４】続いて、層間絶縁層１０４にヴィア孔を形
成し、プラグを形成する（図示せず）。さらに、必要に
応じて、同様の工程を繰り返し、第２層以降の配線層お
よび層間絶縁層を形成する。第２配線層２２を形成した
状態の断面図を図２５（ｃ）に示す。その後、表面保護
膜を形成し、ボンディングパッドを形成し、半導体集積
回路のウエハ製造工程を完了する。

【０１８５】例えば、実施例４の配線構造では、層間絶
縁層５０の大部分が、熱伝導率の低い低誘電率材料膜で
形成されている。このような構造では、エレクトロマイ
グレーション試験において、配線におけるジュール発熱
によって試験中の配線温度が上昇し、短時間でエレクト
ロマイグレーション不良が発生する問題が指摘されてい
た（例えば、K. Banerjee et al., International Elec
tron Devices Meeting, Digest of Technical Papers
(1996) p. 65 ）。これに対して、本実施例の配線構造
では、層間絶縁層の一部が窒化シリコンからなる熱伝導
性絶縁膜で形成されており、この熱伝導性絶縁膜を通し
た熱の拡散によって、ジュール熱発生による局所的な配
線温度の上昇が低減されるため、配線の信頼性が向上す
る。

【０１８６】ここで、局所的な温度上昇を低減する効果
を高めるためには、熱伝導性絶縁膜１００を第１配線層
１８の配線に近い位置に形成することが好ましい。一
方、第１配線層１８の配線間の静電容量を低減するため
には、熱伝導性絶縁膜１００を配線から離すことが好ま
しい。窒化シリコンの誘電率が高い（７．５程度）ため
である。現実には、ジュール熱を発生する配線の長さは
１００μｍ以上のオーダーである場合がほとんどである
のに対して、第１配線層１８の配線と熱伝導性絶縁膜１
００との距離（すなわち、半導体基板１０に対して垂直
な方向に測定した第１配線層１８の配線の上面から熱伝
導性絶縁膜１００の下面までの距離＝ｔ２＋ｔ３）はた
かだか１μｍのオーダーである。このため、現実的に
は、局所的な温度上昇を低減する効果において、熱伝導
性絶縁膜１００と第１配線層１８の配線との距離の重要
性は小さい。従って、熱伝導性絶縁膜１００と第１配線
層１８の配線との距離は、配線間の静電容量に対する影
響を重視して決定するべきである。具体的には、（ｔ２
＋ｔ３）はｓ１に対して約２０％以上、好ましくは約５
０％以上に選ぶのがよい。また（ｔ５＋ｔ６）は、ｓ１
１に対して約２０％以上、好ましくは約５０％以上に選
ぶのがよい。

【０１８７】また、配線層間の静電容量を低減するため
には、（ｔ３＋ｔ５）が大きい方が好ましい。具体的に
は、（ｔ３＋ｔ５）をｓ１およびｓ１１の大きい方に対
して同程度以上、好ましくは約２倍程度以上にすれば、
配線層間の静電容量の影響が、同一配線層内の配線間の
静電容量の影響に比較して小さくなる。また、熱伝導性
絶縁膜１００の膜厚は、局所的な温度上昇を低減する効
果を高めるためには、厚い方が好ましい。しかし、厚す
ぎると、配線層間を接続するヴィア孔のアスペクト比
（深さと開口寸法との比）が増大して接続歩留まりが低
下する。現実には、（ｔ２＋ｔ３）と同程度以上、好ま
しくは約２倍程度以上にするのがよい。

【０１８８】なお、本実施例では、熱伝導性絶縁膜１０
０として窒化シリコン膜を使用したが、本発明はこれに
限定されず、例えば酸化アルミニウム（アルミナ）膜も
使用可能である。アルミナは室温において２１Ｗ／ｍＫ
と、シリコン酸化膜の約１５倍の熱電導率を有する。そ
の他、シリコン酸化膜に比較して高い熱伝導率を有する
材料の膜、好ましくは、シリコン酸化膜に比較して３倍
程度以上好ましくは５倍程度以上の熱伝導率を有する材
料の膜を使用するのがよい。さらに、シリコン酸化膜に
比較して１０倍程度以上の熱伝導率を有する材料を使用
して熱伝導性絶縁膜１００を形成した場合に顕著な効果
が得られる。

【０１８９】また、本実施例では、低誘電率膜２８をフ
ッ素化ポリイミドで形成した例を示したが、本発明はこ
れに限定されず、その他様々な低誘電率材料を使用する
ことが可能である。これらの材料の熱伝導率は材料によ
って異なるが、多くの場合シリコン酸化膜に比較して低
い。本発明の効果はシリコン酸化膜に比較して１／３程
度以下の熱伝導率を有する材料を使用して低誘電率膜２
８，１０２を形成した場合に顕著である。さらに１／５
程度以下の熱伝導率の材料を使用する場合に特に顕著な
効果が得られる。

【０１９０】以上、本発明の配線構造、および、この配
線構造の形成方法、ならびに、この配線構造を適用する
半導体集積回路について詳細に説明したが、本発明は上
記実施例に限定されず、本発明の主旨を逸脱しない範囲
において、種々の改良や変更をしてもよいのはもちろん
である。

【０１９１】

【発明の効果】以上詳細に説明したように、本発明の配
線構造およびこの配線構造の形成方法は、基本的に、配
線層の配線間の第１絶縁層の上面の高さを、配線層の配
線の底面の高さよりも低く形成し、この第１絶縁層の低
く形成した領域および配線層の配線間に低誘電率膜を含
む第２絶縁層を形成したものである。従って、本発明の
配線構造およびこの配線構造の形成方法によれば、配線
間の電界の広がりが低誘電率の第２絶縁層内に制限さ
れ、配線間の実効誘電率を第２絶縁層の誘電率に近い値
まで下げることができるため、配線間の静電容量を効果
的に低減することができ、半導体装置を高速動作させる
ことができる。また、本発明の配線構造およびこの配線
構造の形成方法によれば、配線層の配線と低誘電率膜と
の間に下地膜を配線の側面の上端部における膜厚が下端
部における膜厚よりも薄く形成することによって、配線
間の間隔が微細になった場合にも、低誘電率膜で配線間
を良好に埋め込むことができるため、各種の新規な低誘
電率材料を使用して、配線間および配線層間の静電容量
をさらに効果的に削減することができる。さらに、本発
明の配線構造およびこの配線構造の形成方法によれば、
低誘電率膜の上に熱伝導性絶縁膜を形成することによっ
て、ジュール熱発生による局所的な配線温度の上昇を低
減し、エレクトロマイグレーション等の不良が発生する
のを防止することができ、配線の信頼性を向上させるこ
とができる。また、本発明の配線構造を適用する本発明
の半導体集積回路は、少なくとも２層以上の配線層を有
し、下層側の配線層の内、少なくとも１つの配線層にＡ
ｌ系配線を適用し、上層側の配線層の内、少なくとも１
つの配線層を銅系配線層としたものである。従って、本
発明の配線構造を適用する半導体集積回路によれば、Ａ
ｌ系配線を用いて開発されたマクロセル等の資産を生か
し、かつ、銅系配線による配線抵抗の削減の効果によっ
て、高速動作が可能な半導体集積回路を、短い開発期
間、かつ、低開発コストで製造することができるという
効果がある。

【図面の簡単な説明】

【図１】 従来の配線構造の例を表す断面図である。

【図２】 従来の配線構造の他の例を表す断面図であ
る。

【図３】 （ａ），（ｂ），（ｃ）は、本発明の配線構
造の各形成工程を表す第１の実施例の断面図である。

【図４】 （ｄ），（ｅ）は、本発明の配線構造の各形
成工程を表す第１の実施例の断面図である。

【図５】 （ａ），（ｂ），（ｃ）は、本発明の配線構
造の各形成工程を表す第２の実施例の断面図である。

【図６】 （ｄ），（ｅ），（ｆ）は、本発明の配線構
造の各形成工程を表す第２の実施例の断面図である。

【図７】 （ａ），（ｂ），（ｃ）は、本発明の配線構
造の各形成工程を表す第３の実施例の断面図である。

【図８】 （ｄ），（ｅ），（ｆ）は、本発明の配線構
造の各形成工程を表す第３の実施例の断面図である。

【図９】 （ｇ）は、本発明の配線構造の各形成工程を
表す第３の実施例の断面図である。

【図１０】 （ａ），（ｂ），（ｃ）は、本発明の配線
構造の各形成工程を表す第４の実施例の断面図である。

【図１１】 （ｄ）は、本発明の配線構造の各形成工程
を表す第４の実施例の断面図である。

【図１２】 （ａ），（ｂ），（ｃ）は、本発明の配線
構造の各形成工程を表す第５の実施例の断面図である。

【図１３】 （ｄ）は、本発明の配線構造の各形成工程
を表す第５の実施例の断面図である。

【図１４】 （ａ），（ｂ），（ｃ）は、本発明の配線
構造の各形成工程を表す第６の実施例の断面図である。

【図１５】 （ｄ），（ｅ），（ｆ）は、本発明の配線
構造の各形成工程を表す第６の実施例の断面図である。

【図１６】 （ｇ）は、本発明の配線構造の各形成工程
を表す第６の実施例の断面図である。

【図１７】 本発明の配線構造の形成工程を表す一実施
例の断面図である。

【図１８】 （ａ），（ｂ），（ｃ）は、本発明の配線
構造の各形成工程を表す第７の実施例の断面図である。

【図１９】 （ｄ），（ｅ），（ｆ）は、本発明の配線
構造の各形成工程を表す第７の実施例の断面図である。

【図２０】 （ｇ），（ｈ），（ｉ）は、本発明の配線
構造の各形成工程を表す第７の実施例の断面図である。

【図２１】 （ｊ）は、本発明の配線構造の各形成工程
を表す第７の実施例の断面図である。

【図２２】 （ａ），（ｂ），（ｃ）は、本発明の配線
構造の各形成工程を表す別の実施例の断面図である。

【図２３】 （ｄ），（ｅ）は、本発明の配線構造の各
形成工程を表す別の実施例の断面図である。

【図２４】 （ａ），（ｂ），（ｃ）は、本発明の配線
構造の各形成工程を表すさらに別の実施例の断面図であ
る。

【図２５】 （ａ），（ｂ）および（ｃ）は、本発明の
配線構造の各形成工程を表す第８の実施例の断面図であ
る。

【図２６】 （ａ）および（ｂ）は、各々Ｃｕ系配線を
使用しない製品および使用する製品の配線層構成の一例
を模式的に示す断面図である。

【図２７】 長距離の信号配線の一例を示す模式図であ
る。

【図２８】 クロック配線の一例を示す模式図である。

【図２９】 電源バス配線の一例を示す模式図である。

【図３０】 ＤＲＡＭとロジック回路とを同一チップ上
に混載した半導体集積回路にＣｕ系配線を使用した場合
の一例を示す模式図である。

【符号の説明】

１０，２１０ 半導体基板 １２，２１２ 下地絶縁層 １４，７２ 金属膜 １６，５４，５８，６８，９８ レジストパターン １８，２２，９６，２１８ 配線層 １８ａ，１８ｂ，１８ｃ，２２ａ，２２ｂ，２２ｃ，２
１８ａ，２１８ｂ，２１８ｃ 配線 ２０，２４，３２，４０，４４，４８，５０，５２，５
６，７６，１０４，２２０ 層間絶縁層 ２６，３４，７８，２１６ 下地膜 ２８，３６，６２，８０，８８，１０２，２２８ 低誘
電率膜 ３０，３８，６４，８２，９０ キャップ膜 ４２，４６ シリコン酸化膜 ６０，８４ ヴィア孔 ６６，８６ 絶縁層 ７０，９２ 溝 ７１ 被覆膜 ７３，７５ 側壁膜 ７４，９４ プラグ １００ 熱伝導性絶縁膜 １０６，１０８，１１０ Ａｌ系配線層 １１２，１１４ Ｃｕ系配線層 １１６ 半導体集積回路チップ １１８，１２６ 回路ブロック １２０ Ｉ／Ｏセル １２２，１２４ 長距離信号配線 １２８ 発振回路 １３０ クロック配線 １３２ セルアレイ １３４，１３６，１３８ 電源バス １４０ メモリセルアレイ １４２ センスアンプアレイ １４４ ＤＲＡＭ １４６ ロジック回路ブロック １４８ データ配線 ２２９ ボイド

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体集積回路に適用される配線構造であ
   って、 半導体基板の上に形成された第１の絶縁層と、この第１
   の絶縁層の上に形成され、少なくとも１つの隣接する配
   線を含む配線層と、少なくとも前記配線層の隣接する配
   線の間に形成され、シリコン酸化膜よりも低い誘電率を
   持つ低誘電率膜を含む第２の絶縁層とを有し、 前記隣接する配線の間に形成された前記第２の絶縁層の
   底面の高さは、前記隣接する配線の底面の高さよりも、
   前記隣接する配線間の間隔の２０％以上低く形成されて
   いることを特徴とする配線構造。
2. 【請求項２】請求項１に記載の配線構造であって、 前記第２の絶縁層は、前記配線層の配線と前記低誘電率
   膜との間に、さらに、少なくとも前記隣接する配線の上
   面および側面上に形成された下地膜を含み、 この下地膜は、前記隣接する配線の側面の上端部におけ
   る膜厚が下端部における膜厚よりも薄く形成されている
   ことを特徴とする配線構造。
3. 【請求項３】請求項１または２に記載の配線構造であっ
   て、 前記低誘電率膜は、前記隣接する配線上にも形成され、 前記第２の絶縁層は、さらに、前記低誘電率膜の上に形
   成された熱伝導性絶縁膜を含み、 この熱伝導性絶縁膜は、シリコン酸化膜の熱電導率より
   も高い熱電導率を持つことを特徴とする配線構造。
4. 【請求項４】半導体集積回路に適用される配線構造の形
   成方法であって、 半導体基板の上に第１の絶縁層を形成し、この第１の絶
   縁層の上に、少なくとも１つの隣接する配線を含む配線
   層を形成し、この隣接する配線の間に形成された前記第
   １の絶縁層の上面の前記隣接する配線間の間隔の２０％
   以上の膜厚の領域を除去した後、少なくとも前記配線層
   の隣接する配線の間に、シリコン酸化膜よりも低い誘電
   率を持つ低誘電率膜を含む第２の絶縁層を形成すること
   を特徴とする配線構造の形成方法。
5. 【請求項５】請求項４に記載の配線構造の形成方法であ
   って、 前記第２の絶縁層を形成するに際し、前記低誘電率膜を
   形成する前に、さらに、前記隣接する配線の上面および
   側面上に下地膜を、前記隣接する配線の側面の上端部に
   おける膜厚が下端部における膜厚よりも薄くなるように
   形成し、その後、この下地膜の上に、かつ、少なくとも
   前記配線層の隣接する配線の間に、前記低誘電率膜を形
   成することを特徴とする配線構造の形成方法。
6. 【請求項６】請求項４または５に記載の配線構造の形成
   方法であって、 前記第２の絶縁層を形成するに際し、前記低誘電率膜を
   前記隣接する配線上にも形成されるように形成した後
   に、さらに、シリコン酸化膜の熱電導率よりも高い熱電
   導率を持つ熱伝導性絶縁膜を形成することを特徴とする
   配線構造の形成方法。
7. 【請求項７】少なくとも２層以上の配線層を有し、 下層側の配線層の内、少なくとも１つの配線層は、請求
   項１〜３のいずれかに記載の配線構造を適用するアルミ
   ニウムもしくはアルミニウム合金を主体とするアルミニ
   ウム系配線層であり、上層側の配線層の内、少なくとも
   １つの配線層は、銅もしくは銅合金を主体とする銅系配
   線層であって、 この銅系配線層の配線を用いて、長距離信号配線、クロ
   ック配線、および、電源バス配線の内の少なくとも１つ
   が形成されていることを特徴とする半導体集積回路。