JPH1187660A5 - - Google Patents

Description

【００５２】
【課題を解決するための手段】
請求項１記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、メモリセルアレイは、各々が第１複数個の行および第２複数個の列に配置された複数個のメモリセルを含む複数のブロックに分割され、複数のブロックにわたって、メモリセルの列に対応して設けられる複数の第１の主ビット線と、複数のブロックにわたって、メモリセルの列に対応して設けられる複数の第２の主ビット線と、複数のブロックにそれぞれにおいて、第２複数個の列にそれぞれ対応して設けられる副ビット線群と、複数のブロックにわたって、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、副ビット線とワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、各メモリセルは、メモリセルトランジスタを含み、メモリセルトランジスタは、半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および第２導電型のドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、制御電極は、対応するワード線により電位が制御され、対応するブロックごとに設けられ、不揮発性半導体記憶装置の読出動作において、選択されたメモリセルトランジスタのソース領域とドレイン領域との間を流れる電流を選択された副ビット線を介してベース電流として受けて増幅し、対応する第１の主ビット線に流れる電流を制御するように配置される、複数のバイポーラトランジスタと、不揮発性半導体記憶装置の書込動作において、副ビット線と対応する第２の主ビット線とを選択的に結合し、読出動作において、副ビット線と対応するバイポーラトランジスタのベースとを選択的に結合する接続手段と、読出動作において、外部からのアドレス信号に応じて、対応する副ビット線および主ビット線ならびにワード線を選択するメモリセル選択手段と、選択された第１の主ビット線を流れる電流値に応じて、選択されたメモリセルのデータを読み出すデータ読出手段と、書込動作において、メモリセルトランジスタの電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える。

請求項１５記載の不揮発性半導体記憶装置は、請求項１２記載の不揮発性半導体記憶装置の構成において、第１ないし第６のスイッチ手段は、エンハンスメント型ＭＯＳトランジスタであり、第１および第５のスイッチ手段は、ソースドレイン間が短絡されている。

なお、特に限定されないが、ソース領域２２４ａの不純物濃度を、ソース領域２２４ｂに比べて低くなるように設定することが、望ましい。

これは、ソース領域２２４ａは、バイポーラトランジスタのベース領域としても機能するため、この領域の不純物濃度が高すぎるとエミッタの注入効率が低下してしまうからである。

Claims (2)

1. 半導体基板上に形成される不揮発性半導体記憶装置であって、
   行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、
   前記メモリセルアレイは、各々が第１複数個の行および第２複数個の列に配置された複数個のメモリセルを含む複数のブロックに分割され、
   前記複数のブロックにわたって、前記メモリセルの列に対応して設けられる複数の第１の主ビット線と、
   前記複数のブロックにわたって、前記メモリセルの列に対応して設けられる複数の第２の主ビット線と、
   前記複数のブロックにそれぞれにおいて、前記第２複数個の列にそれぞれ対応して設けられる副ビット線群と、
   前記複数のブロックにわたって、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
   前記副ビット線と前記ワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、
   前記各メモリセルは、
   メモリセルトランジスタを含み、
   前記メモリセルトランジスタは、
   前記半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および前記第２導電型のドレイン領域と、
   前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
   前記チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、
   前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、
   前記メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、
   前記制御電極は、対応するワード線により電位が制御され、
   対応する前記ブロックごとに設けられ、前記不揮発性半導体記憶装置の読出動作において、選択されたメモリセルトランジスタの前記ソース領域と前記ドレイン領域との間を流れる電流を選択された副ビット線を介してベース電流として受けて増幅し、対応する第１の主ビット線に流れる電流を制御するように配置される、複数のバイポーラトランジスタと、
   前記不揮発性半導体記憶装置の書込動作において、前記副ビット線と対応する第２の主ビット線とを選択的に結合し、読出動作において、前記副ビット線と対応する前記バイポーラトランジスタのベースとを選択的に結合する接続手段と、
   前記読出動作において、外部からのアドレス信号に応じて、対応する前記副ビット線および前記主ビット線ならびにワード線を選択するメモリセル選択手段と、
   前記選択された第１の主ビット線を流れる電流値に応じて、前記選択されたメモリセルのデータを読み出すデータ読出手段と、
   前記書込動作において、メモリセルトランジスタの前記電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える、不揮発性半導体記憶装置。
2. 前記第１ないし第６のスイッチ手段は、エンハンスメント型ＭＯＳトランジスタであり、
   前記第１および第５のスイッチ手段は、ソースドレイン間が短絡されている、請求項１２記載の不揮発性半導体記憶装置。