JPH1188120A - フィルタ回路 - Google Patents
フィルタ回路Info
- Publication number
- JPH1188120A JPH1188120A JP25131897A JP25131897A JPH1188120A JP H1188120 A JPH1188120 A JP H1188120A JP 25131897 A JP25131897 A JP 25131897A JP 25131897 A JP25131897 A JP 25131897A JP H1188120 A JPH1188120 A JP H1188120A
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- circuit
- input
- multiplication
- output
- sample
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Abstract
(57)【要約】
【目的】 フィルタ回路の小型、低消費電力化。
【構成】 ＩＩＲフィルタの直接型構成をアナログアー
キテクチャにより実現する。
キテクチャにより実現する。
Description
【０００１】
【発明の属する技術分野】本発明は直接形構成ＩＩＲフ
ィルタ回路に関する。
ィルタ回路に関する。
【０００２】
【従来の技術】コンピュータ科学におけるデジタル技術
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人は、アナログ電圧を
入力信号とし、アナログ電圧をそのままフィルタ処理す
るフィルタ回路を提案しており（特開平０６−１６４３
２１号等）、回路規模、消費電力に関して良好な結果を
得ている。
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人は、アナログ電圧を
入力信号とし、アナログ電圧をそのままフィルタ処理す
るフィルタ回路を提案しており（特開平０６−１６４３
２１号等）、回路規模、消費電力に関して良好な結果を
得ている。
【０００３】図６はそのようなアナログ形のフィルタ回
路を示し、アナログ入力電圧の形態で入力される入力信
号Ｘ（ｎ）を複数のアナログ形サンプルホールド回路Ｓ
Ｈａ０〜ＳＨａＭによって時系列で保持し、これらサン
プルホールド回路で保持された信号に対して、アナログ
形の乗算回路Ｍａ１〜ＭａＭによって乗数ａ０〜ａＭ
を乗ずる。これら乗算回路の出力は加算回路ＡＤＤ７に
よって合計され、合計結果はさらに複数のサンプルホー
ルド回路ＳＨｂ１〜ＳＨｂＮによって時系列で保持され
る。これらサンプルホールド回路の出力は、乗算回路Ｍ
ｂ１〜ＭｂＮによってそれぞれ乗数−ｂ１〜−ｂＮが掛
けられ、加算回路ＡＤＤ７に入力される。すなわち加算
回路ＡＤＤ７はすべての乗算回路の出力を総和し、さら
に加算回路の出力Ｙ（ｎ）に対して乗算回路Ｍｂ１〜Ｍ
ｂＮによる乗算が行われる。このフィルタ回路はＩＩＲ
フィルタと呼ばれるものであり極めて多くの用途に適用
される。そして、このようなフィルタ回路のアナログ構
成についてもより一層の小規模化、省電力化の要望が高
い。
路を示し、アナログ入力電圧の形態で入力される入力信
号Ｘ（ｎ）を複数のアナログ形サンプルホールド回路Ｓ
Ｈａ０〜ＳＨａＭによって時系列で保持し、これらサン
プルホールド回路で保持された信号に対して、アナログ
形の乗算回路Ｍａ１〜ＭａＭによって乗数ａ０〜ａＭ
を乗ずる。これら乗算回路の出力は加算回路ＡＤＤ７に
よって合計され、合計結果はさらに複数のサンプルホー
ルド回路ＳＨｂ１〜ＳＨｂＮによって時系列で保持され
る。これらサンプルホールド回路の出力は、乗算回路Ｍ
ｂ１〜ＭｂＮによってそれぞれ乗数−ｂ１〜−ｂＮが掛
けられ、加算回路ＡＤＤ７に入力される。すなわち加算
回路ＡＤＤ７はすべての乗算回路の出力を総和し、さら
に加算回路の出力Ｙ（ｎ）に対して乗算回路Ｍｂ１〜Ｍ
ｂＮによる乗算が行われる。このフィルタ回路はＩＩＲ
フィルタと呼ばれるものであり極めて多くの用途に適用
される。そして、このようなフィルタ回路のアナログ構
成についてもより一層の小規模化、省電力化の要望が高
い。
【０００４】
【発明が解決しようとする課題】本発明はこのような背
景の下に創案されたもので、回路規模が従来より小さ
く、かつ消費電力が少ない直接形構成ＩＩＲフィルタ回
路を提供することを目的とする。
景の下に創案されたもので、回路規模が従来より小さ
く、かつ消費電力が少ない直接形構成ＩＩＲフィルタ回
路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るフィルタ回
路はＩＩＲフィルタの構成を直接形構成とし、サンプル
ホールド回路の個数を減少させて、回路構成を単純化し
たものである。
路はＩＩＲフィルタの構成を直接形構成とし、サンプル
ホールド回路の個数を減少させて、回路構成を単純化し
たものである。
【０００６】
【発明の実施の態様】次に本発明に係る直接形構成ＩＩ
Ｒフィルタ回路の一実施例を図面に基づいて説明する。
Ｒフィルタ回路の一実施例を図面に基づいて説明する。
【０００７】
【実施例】図１は本発明に係るフィルタ回路の一実施例
を示す回路図であり、複数の第１乗算回路Ｍｂ１〜Ｍｂ
Ｎおよび複数の第２乗算回路Ｍａ０〜ＭａＮに対して、
１組のサンプルホールド回路ＳＨ０〜ＳＨＮが設けられ
ている。乗算回路Ｍｂ１〜ＭｂＮの出力は加算回路ＡＤ
Ｄ１に入力され、乗算回路Ｍａ０〜ＭａＮの出力は加算
回路ＡＤＤ２に入力されている。さらに加算回路ＡＤＤ
１には一旦サンプルホールド回路ＳＨ０で保持された入
力信号Ａｉが入力され、ＡＤＤ１はこの入力信号および
乗算回路Ｍｂ１〜ＭｂＮの出力の総和を算出する。（ｉ
＋１）番目のサンプルホールド回路ＳＨｉの出力は乗算
回路ＭａｉおよびＭｂｉに入力され、乗算回路Ｍａ０に
は加算回路ＡＤＤ１の出力が入力されている。
を示す回路図であり、複数の第１乗算回路Ｍｂ１〜Ｍｂ
Ｎおよび複数の第２乗算回路Ｍａ０〜ＭａＮに対して、
１組のサンプルホールド回路ＳＨ０〜ＳＨＮが設けられ
ている。乗算回路Ｍｂ１〜ＭｂＮの出力は加算回路ＡＤ
Ｄ１に入力され、乗算回路Ｍａ０〜ＭａＮの出力は加算
回路ＡＤＤ２に入力されている。さらに加算回路ＡＤＤ
１には一旦サンプルホールド回路ＳＨ０で保持された入
力信号Ａｉが入力され、ＡＤＤ１はこの入力信号および
乗算回路Ｍｂ１〜ＭｂＮの出力の総和を算出する。（ｉ
＋１）番目のサンプルホールド回路ＳＨｉの出力は乗算
回路ＭａｉおよびＭｂｉに入力され、乗算回路Ｍａ０に
は加算回路ＡＤＤ１の出力が入力されている。
【０００８】以上の構成は直接形構成ＩＩＲフィルタと
呼ばれており（参考文献：武部幹著「ディジタルテクノ
ロジーシリーズ ディジタルフィルタの設計」東海大
学出版会 １９９４年２月２０日 第４刷発行）、１組の
サンプルホールド回路を２組の乗算回路の入力に使用で
き、サンプルホールド回路の個数を従来の約１／２に減
少し得る。ここに、以上のフィルタ回路の伝達関数は式
（１）〜（３）のとおりである。なおサンプルホールド
回路ＳＨ１〜ＳＨＮの全てに乗算回路Ｍａ１〜ＭａＮ、
Ｍｂ１〜ＭｂＮを接続する必要はなく一方の乗算回路の
みが接続された構成としてもよい。そこで乗算回路Ｍｂ
１〜ＭｂＮの個数をＭ個とし、乗算回路Ｍｂ１〜ＭｂＭ
が存在すると、フィルタ回路の伝達関数は式（１）〜
（３）に示すとおりとなる。
呼ばれており（参考文献：武部幹著「ディジタルテクノ
ロジーシリーズ ディジタルフィルタの設計」東海大
学出版会 １９９４年２月２０日 第４刷発行）、１組の
サンプルホールド回路を２組の乗算回路の入力に使用で
き、サンプルホールド回路の個数を従来の約１／２に減
少し得る。ここに、以上のフィルタ回路の伝達関数は式
（１）〜（３）のとおりである。なおサンプルホールド
回路ＳＨ１〜ＳＨＮの全てに乗算回路Ｍａ１〜ＭａＮ、
Ｍｂ１〜ＭｂＮを接続する必要はなく一方の乗算回路の
みが接続された構成としてもよい。そこで乗算回路Ｍｂ
１〜ＭｂＮの個数をＭ個とし、乗算回路Ｍｂ１〜ＭｂＭ
が存在すると、フィルタ回路の伝達関数は式（１）〜
（３）に示すとおりとなる。
【数１】
【０００９】図３において、前記サンプルホールド回路
ＳＨ１は、入力電圧Ｖｉ３に接続されたスイッチＳ３１
においてサンプルホールドのタイミングを設定し、後段
のスイッチＳ３２において保持された電圧の出力のタイ
ミングを設定する。スイッチ３１には第１入力キャパシ
タンスＣ３１が接続され、Ｃ３１には図２に詳細を示す
インバータ回路ＩＮＶ３１が接続され、さらにＩＮＶ３
１の入出力は帰還キャパシタンスＣｏ３１によって接続
されている。Ｃ３１とＣｏ３１は等しい容量に設定さ
れ、Ｓ３１を閉成したときにはＩＮＶ３１は式（４）の
出力Ｖｏ３'を生じる。同式に示すとおり、同出力はＶ
ｉ３の反転に等しい。これらＶｏ３'およびＶｉ３はＶ
ｄｄ／２を基準とした電圧である。
ＳＨ１は、入力電圧Ｖｉ３に接続されたスイッチＳ３１
においてサンプルホールドのタイミングを設定し、後段
のスイッチＳ３２において保持された電圧の出力のタイ
ミングを設定する。スイッチ３１には第１入力キャパシ
タンスＣ３１が接続され、Ｃ３１には図２に詳細を示す
インバータ回路ＩＮＶ３１が接続され、さらにＩＮＶ３
１の入出力は帰還キャパシタンスＣｏ３１によって接続
されている。Ｃ３１とＣｏ３１は等しい容量に設定さ
れ、Ｓ３１を閉成したときにはＩＮＶ３１は式（４）の
出力Ｖｏ３'を生じる。同式に示すとおり、同出力はＶ
ｉ３の反転に等しい。これらＶｏ３'およびＶｉ３はＶ
ｄｄ／２を基準とした電圧である。
【数２】 ＩＮＶ３１の出力はスイッチＳ３２を介して第２入力キ
ャパシタンスＣ３２に入力され、Ｃ３２の出力はＩＮＶ
３１と同様のインバータ回路ＩＮＶ３２に接続され、Ｉ
ＮＶ３２は帰還キャパシタンスＣｏ３２によってその入
出力が接続されている。Ｃ３２＝Ｃｏ３２とすると、Ｓ
３２の閉成状態では、ＩＮＶ３２の出力すなわちサンプ
ルホールド回路ＳＨ0出力は式（５）のとおりである。
ャパシタンスＣ３２に入力され、Ｃ３２の出力はＩＮＶ
３１と同様のインバータ回路ＩＮＶ３２に接続され、Ｉ
ＮＶ３２は帰還キャパシタンスＣｏ３２によってその入
出力が接続されている。Ｃ３２＝Ｃｏ３２とすると、Ｓ
３２の閉成状態では、ＩＮＶ３２の出力すなわちサンプ
ルホールド回路ＳＨ0出力は式（５）のとおりである。
【数３】
【０００９】サンプルホールド回路ＳＨ１は、Ｓ３１が
充分な時間閉成されて、Ｖｉ３に対応した電荷がＣ３
１、Ｃｏ３１に保持された時点でＳ３１を開放し、その
後Ｓ３２を閉成してＶｏ３'に対応した電荷をＣ３２、
Ｃｏ３２により保持する。このように電荷を転送するこ
とにより、Ｖｉ３の変化がＶｏ３に影響を与えることが
防止され、かつＶｉ３を良好な精度で保持、出力し得
る。なお他のサンプルホールド回路はＳＨ１と同様に構
成されているので説明を省略する。
充分な時間閉成されて、Ｖｉ３に対応した電荷がＣ３
１、Ｃｏ３１に保持された時点でＳ３１を開放し、その
後Ｓ３２を閉成してＶｏ３'に対応した電荷をＣ３２、
Ｃｏ３２により保持する。このように電荷を転送するこ
とにより、Ｖｉ３の変化がＶｏ３に影響を与えることが
防止され、かつＶｉ３を良好な精度で保持、出力し得
る。なお他のサンプルホールド回路はＳＨ１と同様に構
成されているので説明を省略する。
【００１０】図２はインバータ回路ＩＮＶ３１、ＩＮＶ
３２（ＩＮＶの参照符号で示す。）の構成を示す。イン
バータ回路ＩＮＶは、３段のＣＭＯＳインバータＩ２
１、Ｉ２２、Ｉ２３を直列接続し、Ｉ２２の入出力には
レジスタンスＲＰ、キャパシタンスＣＰの直列回路より
なる位相補償回路が接続されている。インバータ回路は
各ＣＭＯＳインバータのゲインの積による高いゲイン
と、前記帰還キャパシタンスの効果により良好な線形特
性において入力の反転を出力する。また位相補償回路は
高ゲインのフィードバック系における発振を防止する。
３２（ＩＮＶの参照符号で示す。）の構成を示す。イン
バータ回路ＩＮＶは、３段のＣＭＯＳインバータＩ２
１、Ｉ２２、Ｉ２３を直列接続し、Ｉ２２の入出力には
レジスタンスＲＰ、キャパシタンスＣＰの直列回路より
なる位相補償回路が接続されている。インバータ回路は
各ＣＭＯＳインバータのゲインの積による高いゲイン
と、前記帰還キャパシタンスの効果により良好な線形特
性において入力の反転を出力する。また位相補償回路は
高ゲインのフィードバック系における発振を防止する。
【００１１】図４において、乗算部Ｍａ０は入力電圧Ｖ
ｉ４（加算回路ＡＤＤ１の出力に対応）が接続可能な複
数のスイッチＳ４１〜Ｓ４８を有し、Ｓ４１〜Ｓ４８の
出力は乗算用第１入力キャパシタンスＣ４１〜Ｃ４８に
それぞれ接続されている。スイッチＳ４１〜Ｓ４８の入
力側はＶｉ４または基準電圧Ｖｒｅｆに接続し得るよう
になっており、Ｃ４１〜Ｃ４８には入力電圧または基準
電圧が印加される。Ｃ４１〜Ｃ４８は２のべき乗に対応
した容量を有し、各スイッチＳ４１〜Ｓ４８は前記乗数
ａ０に対応した制御信号でコントロールされる。Ｃ４１
〜Ｃ４８の出力は統合されつつインバータ回路ＩＮＶ４
に接続され、ＩＮＶ４の出力は乗算用第１帰還キャパシ
タンスＣｏ４を介してその入力に接続されている。ここ
で乗数ａ０に対応した２進数の各ビットをｂｍ０〜ｂｍ
７（ｂｍ７をＭＳＢとする。）とし、Ｃ４１〜Ｃ４８の
容量が
ｉ４（加算回路ＡＤＤ１の出力に対応）が接続可能な複
数のスイッチＳ４１〜Ｓ４８を有し、Ｓ４１〜Ｓ４８の
出力は乗算用第１入力キャパシタンスＣ４１〜Ｃ４８に
それぞれ接続されている。スイッチＳ４１〜Ｓ４８の入
力側はＶｉ４または基準電圧Ｖｒｅｆに接続し得るよう
になっており、Ｃ４１〜Ｃ４８には入力電圧または基準
電圧が印加される。Ｃ４１〜Ｃ４８は２のべき乗に対応
した容量を有し、各スイッチＳ４１〜Ｓ４８は前記乗数
ａ０に対応した制御信号でコントロールされる。Ｃ４１
〜Ｃ４８の出力は統合されつつインバータ回路ＩＮＶ４
に接続され、ＩＮＶ４の出力は乗算用第１帰還キャパシ
タンスＣｏ４を介してその入力に接続されている。ここ
で乗数ａ０に対応した２進数の各ビットをｂｍ０〜ｂｍ
７（ｂｍ７をＭＳＢとする。）とし、Ｃ４１〜Ｃ４８の
容量が
【外１】 に対応し、Ｃｏ４が
【外２】 に対応するとすると、乗算回路Ｍａ０出力Ｖｏ４は、式
（６）のとおりとなる。
（６）のとおりとなる。
【数４】
【００１１】図５において、前記加算回路ＡＤＤ１は乗
算回路Ｍｂ１〜ＭｂＮに対応した乗算用第１入力キャパ
シタンスＣ５ｂ１〜Ｃ５ｂＮを有し、これら入力キャパ
シタンスには、前記乗算回路Ｍｂ１〜ＭｂＮの出力が入
力されている。各入力キャパシタンスには乗数の符号ビ
ットによって切り替えられるスイッチ（図示省略）が接
続されている。
算回路Ｍｂ１〜ＭｂＮに対応した乗算用第１入力キャパ
シタンスＣ５ｂ１〜Ｃ５ｂＮを有し、これら入力キャパ
シタンスには、前記乗算回路Ｍｂ１〜ＭｂＮの出力が入
力されている。各入力キャパシタンスには乗数の符号ビ
ットによって切り替えられるスイッチ（図示省略）が接
続されている。
【００１２】キャパシタンスＣ５ｂ１〜Ｃ５ｂＮは出力
が統合されつつ前記と同様のインバータ回路ＩＮＶ５１
に接続され、ＩＮＶ５１の出力は帰還キャパシタンスＣ
ｏ５１によってその入力に接続されている。ここにＣ５
ｂ１＝Ｃ５ｂ２＝．．．＝Ｃ５ｂＮ＝ＣＣ／（Ｎ／２−
１）＝Ｃｏ５１、Ｃｏ５２＝２ＣＣであり、加算回路Ａ
ＤＤ１の出力Ｖｏ５は式（７）のとおりとなる。
が統合されつつ前記と同様のインバータ回路ＩＮＶ５１
に接続され、ＩＮＶ５１の出力は帰還キャパシタンスＣ
ｏ５１によってその入力に接続されている。ここにＣ５
ｂ１＝Ｃ５ｂ２＝．．．＝Ｃ５ｂＮ＝ＣＣ／（Ｎ／２−
１）＝Ｃｏ５１、Ｃｏ５２＝２ＣＣであり、加算回路Ａ
ＤＤ１の出力Ｖｏ５は式（７）のとおりとなる。
【数５】 ここでＣ５ｂ１等の入力キャパシタンスを単純にＣで表
現すると、式（７）は式（８）のように単純化される。
現すると、式（７）は式（８）のように単純化される。
【数６】
【００１３】なお前記基準電圧ＶｒｅｆはＣＭＯＳイン
バータの電源電圧をＶｄｄとするときＶｄｄ／２に設定
され、この基準電圧を中心として正負両方向に最大のダ
イナミックレンジが確保される。
バータの電源電圧をＶｄｄとするときＶｄｄ／２に設定
され、この基準電圧を中心として正負両方向に最大のダ
イナミックレンジが確保される。
【００１４】以上のとおり、サンプルホールド回路、乗
算回路、加算回路、スケーラ回路の全てを電圧駆動タイ
プのアナログ回路で構成したので、全体の回路構成は単
純かつ小型であり、消費電力はわずかである。そして、
サンプルホールド回路数を削減したことにより、一層の
小型化、省電力化が図られている。
算回路、加算回路、スケーラ回路の全てを電圧駆動タイ
プのアナログ回路で構成したので、全体の回路構成は単
純かつ小型であり、消費電力はわずかである。そして、
サンプルホールド回路数を削減したことにより、一層の
小型化、省電力化が図られている。
【００１５】
【発明の効果】前述のとおり、本発明に係るフィルタ回
路はＩＩＲフィルタの構成を直接形構成とし、サンプル
ホールド回路の個数を減少させて、回路構成を単純化し
たので、回路規模が従来より小さく、かつ消費電力が少
ないという優れた効果を有する。
路はＩＩＲフィルタの構成を直接形構成とし、サンプル
ホールド回路の個数を減少させて、回路構成を単純化し
たので、回路規模が従来より小さく、かつ消費電力が少
ないという優れた効果を有する。
【図１】本発明に係るフィルタ回路の１実施例を示す回
路ずである。
路ずである。
【図２】同実施例におけるインバータ回路を示す回路図
である。
である。
【図３】同実施例におけるサンプルホールド回路を示す
回路図である。
回路図である。
【図４】同実施例における乗算回路を示す回路図であ
る。
る。
【図５】同実施例の加算回路を示す回路図である。
【図６】従来のＩＩＲフィルタ回路を示す回路図であ
る。
る。
ＳＨ0〜ＳＨN．．．サンプルホールド回路 Ｍ0〜ＭN/2-1．．．乗算回路 Σ．．．加算回路 ＳＣ．．．スケーラ回路 ＩＮＶ、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ５、ＩＮＶ
６、ＩＮＶ７１、ＩＮＶ７２、ＩＮＶ８１〜ＩＮＶ８
４、ＩＮＶ９．．．インバータ回路 ＲＰ．．．レジスタンス ＣＣ、ＣＰ．．．キャパシタンス Ｃ３１、Ｃ３２、Ｃ６１〜Ｃ６８、Ｃ７ｐ１〜Ｃ７ｐN/
2-1、Ｃ７ｍ１〜Ｃ７ ｍN/2-1、Ｃ８ｐ１〜Ｃ８ｐｎ、Ｃ８ｍ１〜Ｃ８ｍ
ｎ．．．入力キャパシタンス Ｃｏ３１、Ｃｏ３２、Ｃｏ５、Ｃｏ６、Ｃｏ７１、Ｃｏ
７２、Ｃ８１〜Ｃ８４、Ｃ９１１〜Ｃ９１ｎ、Ｃ９２１
〜Ｃ９２ｎ．．．帰還キャパシタンス ＡＤＤ．．．加算部 ＭＵＬ．．．乗算部 Ｓ３１、Ｓ３２、Ｓ６１〜Ｓ６８、Ｓ９１１〜Ｓ９１
ｎ、Ｓ９２１〜Ｓ９２ｎ．．．スイッチ。 1 整理番号＝ＹＺ１９９７０３２Ａ
６、ＩＮＶ７１、ＩＮＶ７２、ＩＮＶ８１〜ＩＮＶ８
４、ＩＮＶ９．．．インバータ回路 ＲＰ．．．レジスタンス ＣＣ、ＣＰ．．．キャパシタンス Ｃ３１、Ｃ３２、Ｃ６１〜Ｃ６８、Ｃ７ｐ１〜Ｃ７ｐN/
2-1、Ｃ７ｍ１〜Ｃ７ ｍN/2-1、Ｃ８ｐ１〜Ｃ８ｐｎ、Ｃ８ｍ１〜Ｃ８ｍ
ｎ．．．入力キャパシタンス Ｃｏ３１、Ｃｏ３２、Ｃｏ５、Ｃｏ６、Ｃｏ７１、Ｃｏ
７２、Ｃ８１〜Ｃ８４、Ｃ９１１〜Ｃ９１ｎ、Ｃ９２１
〜Ｃ９２ｎ．．．帰還キャパシタンス ＡＤＤ．．．加算部 ＭＵＬ．．．乗算部 Ｓ３１、Ｓ３２、Ｓ６１〜Ｓ６８、Ｓ９１１〜Ｓ９１
ｎ、Ｓ９２１〜Ｓ９２ｎ．．．スイッチ。 1 整理番号＝ＹＺ１９９７０３２Ａ
Claims (1)
- 【請求項１】 複数の信号を時系列で保持する複数の第1
サンプルホールド回路と；これら第1サンプルホールド
回路で保持された入力信号の全部または一部に所定の第
１の乗数を乗ずる複数の第１乗算回路と；入力信号を保
持する第２サンプルホールド回路と；この第2サンプル
ホールド回路の出力および前記第１乗算回路の出力の総
和を算出する第１加算回路と；この第１加算回路の出力
および前記サンプルホールド回路で保持された信号の全
部または一部に所定の第２の乗数を乗ずる複数の第２乗
算回路と；この第２乗算回路の出力の総和を算出する第
２加算回路と；を備え、第1サンプルホールド回路の個
数は、第1サンプルホールド回路に接続された第1乗算回
路、第2乗算回路の内のより多い個数と等しく設定され
た直接形構成ＩＩＲフィルタ回路において、前記第１、
第２乗算回路のそれぞれは、２進数の各ビットの重みに
対応した容量の複数の乗算用入力キャパシタンスと；こ
れら乗数用入力キャパシタンスの出力が統合されつつ接
続された、奇数段直列のＣＭＯＳインバータよりなる乗
算用インバータ回路と；この乗算用インバータ回路の出
力をその入力に接続する乗算用帰還キャパシタンスと；
前記乗算用入力キャパシタンスの入力を前記加算部出力
または基準電圧に接続する複数のスイッチと；を備え；
前記第１加算回路は、第１乗算回路の出力が入力された
等容量の加算用第１入力キャパシタンスと；これら加算
用第１入力キャパシタンスの出力が統合されつつ接続さ
れた、奇数段直列のＣＭＯＳインバータよりなる加算用
第１インバータ回路と；このインバータ回路の出力をそ
の入力に接続する加算用第１帰還キャパシタンスと；を
備え；前記第２加算回路は、第２乗算回路の出力が入力
された等容量の加算用第２入力キャパシタンスと；これ
ら加算用第２入力キャパシタンスの出力が統合されつつ
接続された、奇数段直列のＣＭＯＳインバータよりなる
加算用第２インバータ回路と；この加算用第２インバー
タ回路の出力をその入力に接続する加算用第２帰還キャ
パシタンスと；を備えていることを特徴とするフィルタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25131897A JPH1188120A (ja) | 1997-09-01 | 1997-09-01 | フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25131897A JPH1188120A (ja) | 1997-09-01 | 1997-09-01 | フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188120A true JPH1188120A (ja) | 1999-03-30 |
Family
ID=17221037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25131897A Pending JPH1188120A (ja) | 1997-09-01 | 1997-09-01 | フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1188120A (ja) |
-
1997
- 1997-09-01 JP JP25131897A patent/JPH1188120A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |