JPH118928A - 短絡防止回路 - Google Patents

短絡防止回路

Info

Publication number
JPH118928A
JPH118928A JP10063467A JP6346798A JPH118928A JP H118928 A JPH118928 A JP H118928A JP 10063467 A JP10063467 A JP 10063467A JP 6346798 A JP6346798 A JP 6346798A JP H118928 A JPH118928 A JP H118928A
Authority
JP
Japan
Prior art keywords
transistor
effect transistor
output
field
current path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10063467A
Other languages
English (en)
Inventor
Edward John Wemys Whittaker
ジョン ウェミズ ホイテイカー エドワード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nortel Networks Ltd
Original Assignee
Northern Telecom Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northern Telecom Ltd filed Critical Northern Telecom Ltd
Publication of JPH118928A publication Critical patent/JPH118928A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Protection Of Static Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 本発明は、過剰な連続電流フローを防止する
ことにより集積回路の出力段を保護し、出力トランジス
タを損傷から保護することを目的とする。 【解決手段】 出力電界効果トランジスタを流れる電流
は、出力トランジスタを流れる電流を表す検出された信
号を得る並列回路配置により検出される。並列回路配置
は、出力トランジスタを通る負荷電流を表す電流出力を
得るため一体的に接続された直列接続ＣＭＯＳトランジ
スタからなる。短絡防止された出力バッファにおいて、
検出電流は基準電流と比較され、検出電流が基準電流を
上回る場合、出力トランジスタへの駆動信号の振幅は減
少させられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、出力トランジスタ
を短絡から保護させ得る出力トランジスタを流れる電流
を検出する回路配置に関する。
【０００２】
【従来の技術】出力トランジスタを負荷側で短絡から保
護する必要性は周知であり、短絡防止を行うため出力ト
ランジスタを流れる電流を監視する多数の異なる提案が
なされている。従来の殆どの提案は、出力トランジスタ
と直列に検出素子を挿入することを要求するが、この解
決法は充分ではなく、実質的な熱散逸が必要になる。或
いは、能動的な技術が大きいトランジスタ短絡電流の場
合に出力電流を制限すべく出力トランジスタのベースか
ら電流を分路させるため使用されている。
【０００３】出力側の短絡状態の長期化することにより
電気的過負荷が長く続く場合、熱検出が使用さる。熱遮
断短絡保護の欠点は応答時間が遅い点である。米国特許
第５２５６９１４号には、集積回路装置の出力が短絡条
件の発生を検出するため監視される別の能動的な技術が
記載されている。この技術は、集積回路装置の入力側と
出力側の夫々の信号の条件を検出、比較することにより
実現される。入力側と出力側との間の状態外の条件の発
生は短絡条件を示す。
【０００４】
【発明が解決しようとする課題】本発明の目的は、過剰
な連続電流フローを防止することにより集積回路の出力
段を保護し、出力トランジスタを損傷から保護すること
である。本発明の更なる目的は、出力トランジスタの速
度の低下又は“オン”抵抗を生じさせない短絡防止を提
供することである。
【０００５】
【課題を解決するための手段】本発明は、電源線路の両
端に直列接続された第１及び第２の電界効果トランジス
タにより形成され、上記第１及び第２の電界効果トラン
ジスタの間の接合は出力段の出力端子を構成する第１の
パスと、上記第１の電界効果トランジスタのゲート端子
が接続された駆動信号の信号源と、上記第１のパスと並
列し、直列接続された第３及び第４の電界効果トランジ
スタからなる監視回路又は第２のパスとにより構成さ
れ、上記第３の電界効果トランジスタのソースは上記第
１の電界効果トランジスタのソースに接続され、上記第
３の電界効果トランジスタのゲートは上記第１の電界効
果トランジスタのゲートに接続され、上記第４の電界効
果トランジスタのゲートは上記第２の電界効果トランジ
スタのゲートに接続され、上記第４のトランジスタのド
レインは上記回路からのセンサ出力を形成する集積回路
の出力段を提供する。
【０００６】好ましくは、全てのトランジスタは同一の
チャネルタイプであり、第２のトランジスタは第１のト
ランジスタと第２のトランジスタの間の接合の電位、即
ち、上記第１のトランジスタと第３のトランジスタとの
間の平衡点を設定するためダイオードとして接続されて
いる。更に、第３のトランジスタは第１のトランジスタ
と並べて構成してもよく、第１のトランジスタの一区画
として実現してもよいが、ドレインは別々に接続され
る。第１のトランジスタ及び第３のトランジスタは、好
ましくは同一チャネル長を有するが、第１のトランジス
タのチャネルは、望ましくは第３のトランジスタのチャ
ネルよりもかなり広い。第３のトランジスタのチャネル
の幅は、必要に応じて第１のトランジスタと第３のトラ
ンジスタの間の比率測定基準精度によって決められ、通
常、第１のトランジスタのチャネルの幅の一部分に過ぎ
ない。
【０００７】第５のトランジスタは、第４のトランジス
タが無限大の出力インピーダンスを有しない場合、好ま
しくは、回路配置からのセンサ出力と直列接続される。
第５のトランジスタの存在を補償するため、両方のパス
内の電流の比率が正確に分かるように、第６のトランジ
スタが第２のトランジスタと電流線路との間に直列接続
される。
【０００８】上記のタイプのセンサ回路は、センサ回路
の出力が比較回路への一方の入力を形成するため使用さ
れ、比較回路のもう一方の入力には第１のトランジスタ
からの最大出力電流を表す基準電流が供給される短絡防
止された出力バッファで使用され得る。センサ出力が第
１のトランジスタを流れる電流が過大であること、即
ち、短絡条件であることを示すならば、比較回路は、出
力トランジスタを指定された範囲内に保つため、駆動信
号の信号源の出力の大きさを減少させるため使用され得
る。
【０００９】かかる配置を用いることにより、例えば、
容量性負荷を充電するとき、大きい過渡電流が負荷に供
給され続けるが、長期間の過負荷は回避される。
【００１０】
【発明の実施の形態】以下、本発明が容易に理解できる
ように、添付図面を参照して本発明の実施例をその例に
限定されることなく説明する。本発明の動作の基本的な
原理は、出力トランジスタを流れる電流が、出力トラン
ジスタを流れる電流を表す検出電流を獲得する並列回路
配置によって検出されることである。次に、検出電流は
電流基準信号と比較され、基準信号が検出電流を上回る
場合に、出力トランジスタへの駆動信号が減少される。
【００１１】図１を参照するに、ＣＭＯＳ技術を用いて
構成された集積回路装置の出力トランジスタを流れる電
流を検出する配置が示されている。第１の出力トランジ
スタＭ１は接地されたソース端子を有し、ドレイン端子
は集積回路装置の出力端子を形成する。このドレイン端
子は第２のトランジスタＭ4 と別のトランジスタＭ5と
により形成された直列回路にも接続されている。トラン
ジスタＭ4 及びＭ5 はダイオードとして接続され、トラ
ンジスタＭ5 のドレインは定電流源Ｉinを介してＶｄｄ
線路に接続される。
【００１２】第１のトランジスタＭ1 を流れる電流フロ
ーを検出するため、２個の別のトランジスタＭ2 及びＭ
3 は、トランジスタＭ2 のソースが第１のトランジスタ
Ｍ1のソースに接続され、トランジスタＭ2 のゲートが
第１のトランジスタＭ1 のゲート及び負荷に供給される
べき信号の信号源に接続され、トランジスタＭ3 のゲー
トが第２のトランジスタＭ4 のゲートに接続されるよう
にトランジスタＭ1 とＭ2 の両端間に接続される。トラ
ンジスタＭ2 は、好ましくは、同一基板上でトランジス
タＭ1 と並列に構成され、トランジスタＭ1 の一区画と
して実現されるが、ドレインは別個に接続される。トラ
ンジスタＭ1 及びトランジスタＭ2 は同一チャネル長を
有するが、トランジスタＭ1 のチャネル幅はトランジス
タＭ2 のチャネル幅よりも著しく広くさせることが望ま
しい。トランジスタＭ2 のチャネル幅は充分に広く、ト
ランジスタＭ1 とトランジスタＭ2 との間で要求される
比率の測定基準精度が実現される。
【００１３】トランジスタＭ3 とトランジスタＭ4 は、
同一の短チャネル装置である。この配置を用いる場合、
通常動作において、トランジスタＭ1 のゲートに供給さ
れた信号は、ＩloadとＩinの和と一致する電流フローを
発生させる。トランジスタＭ 1 を通過するこの電流フロ
ーは、電圧降下ΔＶを生成し、電圧降下ΔＶは短絡が存
在する場合に大きくなる。短絡が存在する場合に電圧降
下ΔＶが増加すると共に、トランジスタＭ4 により形成
されるダイオードはプルアップされ、トランジスタＭ2
はトランジスタＭ3 への接続に起因してより多くの電流
を引き出す。
【００１４】更なるトランジスタＭ5 及びＭ6 が夫々の
回路に直接接続され、トランジスタＭ3 は無限大の出力
インピーダンスをもたないため、トランジスタＭ6 はト
ランジスタＭ3 に対するカソードとして使用される。ト
ランジスタＭ5 及びＭ6 は、二つの電流パスの電流の比
が正確に得られることを保証するため同一である。図１
において、全てのトランジスタは同一タイプのＣＭＯＳ
型である場合を想定し、この例ではＮチャネルトランジ
スタである。トランジスタは、必要に応じてＰチャネル
装置に変えても構わないが、その場合、線路の極性を変
える必要がある。
【００１５】図２は図１に示された回路が短絡防止を備
えた完全な出力バッファに組み込まれる態様を表す図で
ある。通常動作時に、負荷に供給されるべき入力信号
は、各段で駆動信号の振幅を増大するＣＭＯＳインバー
タＩＮＶ１及びＩＮＶ２を通過させられる。インバータ
ＩＮＶ２の出力は、ＰチャネルトランジスタＭ12とＮチ
ャネルトランジスタＭ13とにより形成されたＣＭＯＳイ
ンバータに供給され、このＣＭＯＳインバータはトラン
ジスタＭ1 及びＭ2 のゲートに給電する。トランジスタ
Ｍ12は、ＰチャネルトランジスタＭ11を介して正電源Ｖ
ｄｄに接続される。
【００１６】出力トランジスタＭ1 の電流が最大許容値
を下回ると考えられる場合、トランジスタＭ11のゲート
はローに保たれ、ドレインは電位Ｖｄｄに設定される。
図１を参照して説明したように、トランジスタＭ1 の電
流が上昇する場合、ＰチャネルトランジスタＭ7 及びＭ
8 により形成されたミラー回路によって鏡映されたトラ
ンジスタＭ6 の電流の電流が増加させられ、トランジス
タＭ11のゲートで基準電流ＩREF と比較される。トラン
ジスタＭ7 及びＭ8 によって鏡映された電流が基準電流
ＩREF を上回る場合、トランジスタＭ11のゲートの電位
は上昇し始め、トランジスタＭ11の“オン”抵抗を増加
させ、ＮチャネルトランジスタＭ14を作動する。トラン
ジスタＭ14のゲートは、基準電流ＩREF と、トランジス
タＭ7 及びＭ8 により形成されたミラー回路からの電流
出力との間の接合に接続される。抵抗Ｒ1 を介して接地
線路に接続されたソース端子を有するトランジスタＭ14
を作動させることにより、トランジスタＭ14はトランジ
スタＭ11のドレインへの電位を降下させるプルダウン装
置として作用するようになる。トランジスタＭ11は、ト
ランジスタＭ12及びＭ13によって形成されたインバータ
回路に電流を供給するので、トランジスタＭ11のドレイ
ン電位の減少は、インバータ回路からの出力の振幅を結
果的に減少させ、トランジスタＭ1 並びにトランジスタ
Ｍ2 のゲートへの駆動電流を減少させる。トランジスタ
Ｍ1 並びにトランジスタＭ2 のゲートへの駆動電流が減
少することにより、トランジスタＭ1 の電流が減少す
る。
【００１７】トランジスタＭ11のゲートとソースの間に
接続されたキャパシタＣ1 は、ループを安定させ、電流
制限の始まりを遅延させることにより容量性負荷を駆動
する際に必要とされる一時的に高い電流駆動容量を与え
るため主極を配置する。上記の短絡防止の基本動作は、
ミラートランジスタＭ8 のソース回路のＰチャネルトラ
ンジスタ形式のスイッチＭ9 と、基準信号源ＩREF とト
ランジスタＭ14のゲートとの間のＮチャネルトランジス
タ形式のスイッチＭ15と、電圧線路Ｖｄｄとトランジス
タＭ５のドレインとの間のＰチャネルトランジスタ形式
のスイッチＭ16とを出力回路に含めることにより改善さ
れる。上記スイッチは、駆動が出力トランジスタＭ1 に
印加される間に、電流源及びフィードバック機構だけを
接続するように配置されているので、トランジスタＭ1
への駆動が必要とされない間に、短絡の短期“記憶”を
回路に残す。このため、電力消費が多少節約される利点
が得られる。
【００１８】更に、ＮチャネルトランジスタＭ10をＰチ
ャネルトランジスタＭ12と並列に配置しても構わない
が、上記の場合にトランジスタＭ1 及びトランジスタＭ
2 への駆動が短絡機構によって著しく低下されるとき、
トランジスタＭ12がかろうじて閾値に到達することを保
証するため、ＮチャネルトランジスタＭ10のゲートはイ
ンバータＩＮＶ１の出力に接続される。このような状況
が発生した場合、その影響として、制御回路内のトラン
ジスタＭ1 のゲート容量に関する別の極が導入され、不
安定化する危険性がある。この条件下で、トランジスタ
Ｍ10は、適切な動作を保証する低インピーダンス路を提
供する。
【００１９】更なる変形として、小さい漏れ“プルダウ
ン”電流をトランジスタＭ14のゲートに加えてもよい。
負に移るパルスの無い非常に長い期間がある場合に、そ
の後の最初の負パルスに最大限の駆動能力が与えられ
る。図３を参照するに、図２に示された回路に略一致し
た回路が示されているので、動作の詳細な説明は行わな
い。図２に示された回路と図３に示された回路のとの間
の差は、負荷が出力トランジスタＭ1 からフォールドバ
ック電流制限トランジスタＭ17を介して接続されること
である。フォールドバック電流制限トランジスタＭ17の
ソースはトランジスタＭ2 のドレインに接続され、トラ
ンジスタＭ17のゲートはトランジスタＭ1 のドレインに
接続される。トランジスタＭ17のドレインは電源線路Ｖ
ｄｄから給電される。動作中、付加的なトランジスタＭ
17は、トランジスタＭ1 のドレインの電位が低いときに
トランジスタＭ2 から付加的な電流を引き出し、これに
より、トランジスタＭ1 の間の電圧降下が小さい場合に
利用可能な駆動電流を増加させ、例えば、電流線路Ｖｄ
ｄに短絡されたときにトランジスタＭ1 内の熱散逸を制
限する。
【００２０】図３には、フォールドバック電流特徴を具
備するか否かとは無関係にバッファに組み込まれる更な
る変形が示されている。この更なる変形は、短絡防止の
動作を容易に監視する便宜、即ち、短絡防止が動作して
いるときを容易に知る便宜を与える。これはトランジス
タＭ14のゲートに接続された状態出力端子Ｔを設けるこ
とにより実現される。端子Ｔ上の電圧を監視することに
より、短絡防止が動作していることが外部機器によって
判定され、外部機器は故障検出目的のためその旨を通知
する。
【００２１】上記説明から分かるように、本発明は、直
列検出素子を必要とすることなく、短絡防止された出力
バッファを提供する。本発明の出力バッファは、ＣＭＯ
Ｓ技術を用いて構成することができ、かつ、２Ｍビット
／秒以上の高速データを処理するディジタルデータ交換
機として使用することが可能である。種々の変更をなし
得ることが容易に分かる。上記では、ＮＭＯＳ出力段に
ついて説明しているが、図２に示されたＮＭＯＳをＰＭ
ＯＳに変え、ＰＭＯＳをＮＭＯＳに変え、電源線路の極
性を変えることによってＮＭＯＳ出力段をＰＭＯＳ出力
段に変更することが可能である。
【００２２】当業者が容易に想到し得る上記の具体的な
実施例の他の変形及び変更は、全て本発明の目的とした
精神並びに範囲内に含まれる。上記の通り、具体的な実
施例に関して本発明を開示、説明したが、これらの具体
的な実施例に関する説明は例示を目的とするものであ
り、本発明はかかる具体的な実施例に限定されない。従
って、本願特許は範囲並びに効果に関して上記の開示、
説明された具体的な実施例に制限されないだけではな
く、本発明によって促進される技術レベルの進歩の程度
と決して矛盾するものではない。
【図面の簡単な説明】
【図１】本発明による集積回路の出力段の回路図であ
る。
【図２】本発明による完全な短絡防止された駆動回路の
回路図である。
【図３】図２に示された短絡防止された駆動回路の変形
例の回路図である。
【符号の説明】
Ｍ1 第１のトランジスタ Ｍ4 第２のトランジスタ Ｍ2 第３のトランジスタ Ｍ3 第４のトランジスタ Ｍ5 ，Ｍ6 トランジスタ Ｍ7 ，Ｍ8 ，Ｍ11，Ｍ12 Ｐチャネルトランジスタ Ｍ10，Ｍ13，Ｍ14 Ｎチャネルトランジスタ Ｍ9 ，Ｍ15．Ｍ16 スイッチ ＩＮＶ１，ＩＮＶ２ インバータ Ｖｄｄ 正電源 Ｒ1 抵抗 Ｃ1 キャパシタ
フロントページの続き (72)発明者 エドワード ジョン ウェミズ ホイテイ カー イギリス国，ハートフォードシャー，シー エム23 ４イーワイ，ビショップス・スト ートフォード，ギブズ・フィールド 21

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電源線路及び接地線路と、 上記電源線路と上記接地線路との間にあり、直列接続さ
    れた第１の電界効果トランジスタ及び第２の電界効果ト
    ランジスタを含み、上記第１の電界効果トランジスタと
    上記第２の電界効果トランジスタとの間の接合が集積回
    路の出力端子を構成する第１の電流パスと、 上記電源線路と上記接地線路との間にあり、直列接続さ
    れた第３の電界効果トランジスタ及び第４の電界効果ト
    ランジスタを含む第２の電流パスの形をした監視回路
    と、 駆動信号の信号源とからなる集積回路の出力段におい
    て、 上記第１の電界効果トランジスタ及び上記第３の電界効
    果トランジスタは、上記駆動信号の信号源に接続された
    夫々のゲート端子を有し、 上記第１の電流パスと上記第２の電流パスとの間の接続
    により、上記第２の電流パスを流れる電流が駆動信号に
    応答して上記第１の電流パスを流れる電流と対応する集
    積回路の出力段。
  2. 【請求項２】 上記第３の電界効果トランジスタは、上
    記第１の電界効果トランジスタを流れる電流の一部分に
    対応した電流を伝導するように構成されている請求項１
    記載の出力段。
  3. 【請求項３】 上記第２の電界効果トランジスタは、上
    記第１の電界効果トランジスタと上記第２の電界効果ト
    ランジスタとの間の接合に電位を設定するためダイオー
    ドとして接続され、 上記第２の電界効果トランジスタのゲートは上記第４の
    電界効果トランジスタのゲートに接続されている請求項
    １記載の出力段。
  4. 【請求項４】 別のトランジスタが上記第４の電界効果
    トランジスタと直列して上記第２の電流パスに含まれ、 整合トランジスタが上記第２の電界効果トランジスタと
    直列して上記第１の電流パスに含まれている請求項１記
    載の出力段。
  5. 【請求項５】 電源線路及び接地線路と、 上記電源線路と上記接地線路との間にあり、直列接続さ
    れた第１の電界効果トランジスタ及び第２の電界効果ト
    ランジスタを含み、上記第１の電界効果トランジスタと
    上記第２の電界効果トランジスタとの間の接合が回路の
    出力端子を構成する第１の電流パスと、 上記電源線路と上記接地線路との間にあり、直列接続さ
    れた第３の電界効果トランジスタ及び第４の電界効果ト
    ランジスタを含む第２の電流パスの形をした監視回路
    と、 駆動信号の信号源とからなる短絡防止された出力バッフ
    ァにおいて、 上記第１の電界効果トランジスタ及び上記第３の電界効
    果トランジスタは、上記駆動信号の信号源に接続された
    夫々のゲート端子を有し、 上記第１の電流パスと上記第２の電流パスとの間の接続
    により、上記第２の電流パスを流れる電流が上記第１の
    電流パスを流れる電流と対応し、 基準電流源と、 上記監視回路に接続された第１の入力及び上記基準電流
    源に接続された第２の入力、並びに、出力端子を有する
    比較手段と、 上記比較手段の出力及び上記駆動信号の信号源に接続さ
    れた制御装置とを更に有し、 上記制御装置は、上記第１の電界効果トランジスタを流
    れる電流を指定された限界内に保つように上記駆動信号
    の信号源の出力の大きさを減少させるため上記比較手段
    からの出力に応じて上記制御装置の出力を制御する短絡
    防止された出力バッファ。
  6. 【請求項６】 上記第３の電界効果トランジスタは、上
    記第１の電界効果トランジスタを流れる電流の一部分に
    対応した電流を伝導するように構成されている請求項５
    記載の短絡防止された出力バッファ。
  7. 【請求項７】 上記第２の電界効果トランジスタは、上
    記第１の電界効果トランジスタと上記第２の電界効果ト
    ランジスタとの間の接合に電位を設定するためダイオー
    ドに接続され、 上記第２の電界効果トランジスタのゲートは上記第４の
    電界効果トランジスタのゲートに接続されている請求項
    ５記載の短絡防止された出力バッファ。
  8. 【請求項８】 別のトランジスタが上記第４の電界効果
    トランジスタと直列して上記第２の電流パスに含まれ、 整合トランジスタが上記第２の電界効果トランジスタと
    直列して上記第１の電流パスに含まれている請求項５記
    載の短絡防止された出力バッファ。
  9. 【請求項９】 上記比較手段は、ゲート端子が上記第２
    の電流パスからの出力と上記基準電流源とに接続されて
    いるトランジスタの形をなす請求項５記載の短絡防止さ
    れた出力バッファ。
  10. 【請求項１０】 上記制御装置は、ドレイン−ソース間
    電流パスが上記比較手段を形成するトランジスタのドレ
    イン−ソース間電流パスと直列し、ゲート端子が上記比
    較手段を形成するトランジスタのゲート端子と接続さ
    れ、これにより、上記駆動信号の信号源への電源を減少
    させる別のトランジスタの形をなす請求項９記載の短絡
    防止された出力バッファ。
JP10063467A 1997-03-19 1998-03-13 短絡防止回路 Pending JPH118928A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US820620 1997-03-19
US08/820,620 US5969926A (en) 1997-03-19 1997-03-19 Short circuit protection arrangement for an output buffer of an integrated circuit

Publications (1)

Publication Number Publication Date
JPH118928A true JPH118928A (ja) 1999-01-12

Family

ID=25231314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10063467A Pending JPH118928A (ja) 1997-03-19 1998-03-13 短絡防止回路

Country Status (5)

Country Link
US (1) US5969926A (ja)
EP (1) EP0866556B1 (ja)
JP (1) JPH118928A (ja)
CA (1) CA2231219A1 (ja)
DE (1) DE69812755T2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001011777A1 (en) * 1999-08-10 2001-02-15 Koninklijke Philips Electronics N.V. An integrated circuit provided with a fail-safe mode
US6288577B1 (en) 2001-03-02 2001-09-11 Pericom Semiconductor Corp. Active fail-safe detect circuit for differential receiver
US7369385B2 (en) * 2002-07-09 2008-05-06 Analog Devices, Inc. Overload limiting circuit
US20070035906A1 (en) * 2005-08-11 2007-02-15 Harris Richard A Transient blocking unit
US8416547B2 (en) * 2006-11-29 2013-04-09 National Semiconductor Corporation Short circuit protection with reduced offset voltage
US8953292B2 (en) * 2007-05-30 2015-02-10 Infineon Technologies Ag Bus interface and method for short-circuit detection

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2248739B (en) * 1988-01-29 1992-09-02 Hitachi Ltd Solid state current sensing circuit
US4884165A (en) * 1988-11-18 1989-11-28 Advanced Micro Devices, Inc. Differential line driver with short circuit protection
JPH07118947B2 (ja) * 1988-12-05 1995-12-18 日本電気株式会社 半導体装置
US5256914A (en) * 1991-10-03 1993-10-26 National Semiconductor Corporation Short circuit protection circuit and method for output buffers
US5386336A (en) * 1992-06-19 1995-01-31 Trw Inc. On chip current limiter

Also Published As

Publication number Publication date
EP0866556B1 (en) 2003-04-02
DE69812755T2 (de) 2003-10-16
CA2231219A1 (en) 1998-09-19
US5969926A (en) 1999-10-19
EP0866556A1 (en) 1998-09-23
DE69812755D1 (de) 2003-05-08

Similar Documents

Publication Publication Date Title
CN106134051B (zh) 驱动装置
US5352935A (en) Semiconductor integrated circuit device with internal voltage controlling circuit
US7436226B2 (en) Power-up detection circuit that operates stably regardless of variations in process, voltage, and temperature, and semiconductor device thereof
JP3219019B2 (ja) 異常電流検出回路およびそれを用いた負荷駆動回路
KR100205506B1 (ko) 스위치가능한 전류-기준전압 발생기
US6169420B1 (en) Output buffer
US6414521B1 (en) Sense amplifier systems and methods
US5432463A (en) High speed NOR gate with small output voltage swings
US6414533B1 (en) Over-voltage tolerant, active pull-up clamp circuit for a CMOS crossbar switch
US7245155B2 (en) Data output circuit with improved overvoltage/surge protection
JPH118928A (ja) 短絡防止回路
US7619864B1 (en) Regulator short-circuit protection circuit and method
JP3225887B2 (ja) 半導体集積回路装置
JP2005293067A (ja) ボルテージレギュレータ
JP4145462B2 (ja) スイッチング素子駆動回路装置およびそれを用いた電子機器
WO2016203237A1 (en) Start-up circuits
JP2820118B2 (ja) トライステートバッファ
US5406130A (en) Current driver with shutdown circuit
GB2293065A (en) Output Buffer having reduced ground bounce
JP2006148971A5 (ja)
JPH11243330A (ja) 入力回路
US5684417A (en) Data sensing apparatus of a read only memory device
JP3909542B2 (ja) 電圧検出装置
CN115395940B (zh) 体开关电路
US6147529A (en) Voltage sensing circuit