JPH1196776A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims description 2
- 230000007774 longterm Effects 0.000 claims 1
- 235000008733 Citrus aurantifolia Nutrition 0.000 abstract 1
- 240000006909 Tilia x europaea Species 0.000 abstract 1
- 235000011941 Tilia x europaea Nutrition 0.000 abstract 1
- 239000004571 lime Substances 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
-
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
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- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
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- G11C2216/28—Floating gate memory programmed by reverse programming, e.g. programmed with negative gate voltage and erased with positive gate voltage or programmed with high source or drain voltage and erased with high gate voltage
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 書き換え可能回数と保持時間を長くする。
【解決手段】複数のメモリセル中の特定のメモリセル
（「００００」〜「００ＦＦ」）を高信頼性領域として
設定し、該領域においては書き込みを行う際に２個以上
のメモリセルに対して同時に書き込みを行うとともに読
み出しの際には同時に書き込みされた前記メモリセルを
同時に読み出すようにしたことを特徴とする。
（「００００」〜「００ＦＦ」）を高信頼性領域として
設定し、該領域においては書き込みを行う際に２個以上
のメモリセルに対して同時に書き込みを行うとともに読
み出しの際には同時に書き込みされた前記メモリセルを
同時に読み出すようにしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するもので、特に書き換え可能回数が増え
たり、保持時間が長くなってもセル電流の低下が少ない
不揮発性半導体メモリ装置に関する。
モリ装置に関するもので、特に書き換え可能回数が増え
たり、保持時間が長くなってもセル電流の低下が少ない
不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。図４に、同公報（ＷＯ９２／１８９８
０）に記載されているスプリットゲート型メモリセル１
０１の断面構造を示す。
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。図４に、同公報（ＷＯ９２／１８９８
０）に記載されているスプリットゲート型メモリセル１
０１の断面構造を示す。
【０００４】Ｐ型単結晶シリコン基板１０２上にＮ型の
ソースＳおよびドレインＤが形成されている。ソースＳ
とドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁
膜１０３を介して浮遊ゲートＦＧが形成されている。浮
遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲー
トＣＧが形成されている。制御ゲートＣＧの一部は、第
１の絶縁膜１０３を介してチャネルＣＨ上に配置され、
選択ゲート１０５を構成している。第２の絶縁膜１０４
に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータ
の記憶を行う。
ソースＳおよびドレインＤが形成されている。ソースＳ
とドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁
膜１０３を介して浮遊ゲートＦＧが形成されている。浮
遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲー
トＣＧが形成されている。制御ゲートＣＧの一部は、第
１の絶縁膜１０３を介してチャネルＣＨ上に配置され、
選択ゲート１０５を構成している。第２の絶縁膜１０４
に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータ
の記憶を行う。
【０００５】
【発明が解決しようとする課題】ところで、浮遊ゲート
ＦＧに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第２の絶縁膜１
０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにく
くなるとともに、一旦抜けた電子が第２の絶縁膜１０４
にトラップされてから再び浮遊ゲートＦＧに戻るように
なり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦ
Ｇ下にチャネルが形成されずらくなることが原因と思わ
れる。
ＦＧに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第２の絶縁膜１
０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにく
くなるとともに、一旦抜けた電子が第２の絶縁膜１０４
にトラップされてから再び浮遊ゲートＦＧに戻るように
なり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦ
Ｇ下にチャネルが形成されずらくなることが原因と思わ
れる。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、複数のメモリセル中の
特定のメモリセルを高信頼性領域として設定し、該領域
においては書き込みを行う際に２個以上のメモリセルに
対して同時に書き込みを行うとともに読み出しの際には
同時に書き込みされた前記メモリセルを同時に読み出す
ようにしたことを特徴とする。
解決するために成されたもので、複数のメモリセル中の
特定のメモリセルを高信頼性領域として設定し、該領域
においては書き込みを行う際に２個以上のメモリセルに
対して同時に書き込みを行うとともに読み出しの際には
同時に書き込みされた前記メモリセルを同時に読み出す
ようにしたことを特徴とする。
【０００７】
【発明の実施の形態】本発明の不揮発性半導体メモリ装
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ（高信頼性領域）として設定し、該セクタにおいては
書き込みを行う際に２個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の２倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ（高信頼性領域）として設定し、該セクタにおいては
書き込みを行う際に２個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の２倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。
【０００８】図１は、スペシャルセクタを有するメモリ
のアドレスマップを示す。メモリはセクタ毎に分割さ
れ、１セクタは１２８バイトである。各セクタのアドレ
スを１６進数で表記している。図１ではアドレス「００
００」からアドレス「００ＦＦ」までの２セクタをスペ
シャルセクタに設定している。アドレス「０１００」以
降のアドレスは通常の領域として１つのデータは１つの
メモリセルに書き込む。
のアドレスマップを示す。メモリはセクタ毎に分割さ
れ、１セクタは１２８バイトである。各セクタのアドレ
スを１６進数で表記している。図１ではアドレス「００
００」からアドレス「００ＦＦ」までの２セクタをスペ
シャルセクタに設定している。アドレス「０１００」以
降のアドレスは通常の領域として１つのデータは１つの
メモリセルに書き込む。
【０００９】図２に、スプリットゲート型メモリセル１
０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成
を示す。メモリセルアレイ１２２は、複数のメモリセル
１０１がマトリックス状に配置されて構成されている。
行（ロウ）方向に配列された各メモリセル１０１の制御
ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続さ
れている。列（カラム）方向に配列された各メモリセル
１０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬｚ
に接続されている。全てのメモリセル１０１のソースＳ
は共通ソース線ＳＬに接続されている。
０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成
を示す。メモリセルアレイ１２２は、複数のメモリセル
１０１がマトリックス状に配置されて構成されている。
行（ロウ）方向に配列された各メモリセル１０１の制御
ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続さ
れている。列（カラム）方向に配列された各メモリセル
１０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬｚ
に接続されている。全てのメモリセル１０１のソースＳ
は共通ソース線ＳＬに接続されている。
【００１０】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。
【００１１】メモリセルアレイ１２２は、スペシャルセ
クタアレイ（例えば、ワード線ＷＬａ〜ＷＬｎ）と通常
のセクタアレイ（例えば、ワード線ＷＬｙ〜ＷＬｚ）と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ１２３は、アドレスラッチ
１２７でラッチされたロウアドレスに対応した２本のワ
ード線ＷＬａ〜ＷＬｎ（例えば、ＷＬｍとＷＬｎ）を選
択し、その選択したワード線ＷＬｍ及びＷＬｎとゲート
電圧制御回路１３４とを接続する。
クタアレイ（例えば、ワード線ＷＬａ〜ＷＬｎ）と通常
のセクタアレイ（例えば、ワード線ＷＬｙ〜ＷＬｚ）と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ１２３は、アドレスラッチ
１２７でラッチされたロウアドレスに対応した２本のワ
ード線ＷＬａ〜ＷＬｎ（例えば、ＷＬｍとＷＬｎ）を選
択し、その選択したワード線ＷＬｍ及びＷＬｎとゲート
電圧制御回路１３４とを接続する。
【００１２】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍ及びＷＬｎ
の電位を、図３に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路１３３は、カラムデコーダ１
２４を介して接続されたビット線ＢＬｍの電位を、図３
に示す各動作モードに対応して制御する。
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍ及びＷＬｎ
の電位を、図３に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路１３３は、カラムデコーダ１
２４を介して接続されたビット線ＢＬｍの電位を、図３
に示す各動作モードに対応して制御する。
【００１３】共通ソース線ＳＬはソース電圧制御回路１
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬの電位を、図３に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン１２８に入力される。そのデータは、データピン
１２８から入力バッファ１２９を介してカラムデコーダ
１２４へ転送される。カラムデコーダ１２４は、前記の
ように選択したビット線ＢＬａ〜ＢＬｚの電位を、その
データに対応して後記するように制御する。
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬの電位を、図３に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン１２８に入力される。そのデータは、データピン
１２８から入力バッファ１２９を介してカラムデコーダ
１２４へ転送される。カラムデコーダ１２４は、前記の
ように選択したビット線ＢＬａ〜ＢＬｚの電位を、その
データに対応して後記するように制御する。
【００１４】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。
【００１５】尚、上記した各回路（１２３〜１３４）の
動作は制御コア回路１４０によって制御される。本発明
ではワード線ＷＬａ〜ＷＬｚの中からソースが共通に接
続されているメモリセルに対応した２つのワード線（例
えば、ＷＬｍとＷＬｎ）を同時選択する。これにより同
じデータが２つのメモリセルに書き込まれることとな
る。そこで、この２つのメモリセルを同時に読み出せば
読み出しセル電流は２倍となる。
動作は制御コア回路１４０によって制御される。本発明
ではワード線ＷＬａ〜ＷＬｚの中からソースが共通に接
続されているメモリセルに対応した２つのワード線（例
えば、ＷＬｍとＷＬｎ）を同時選択する。これにより同
じデータが２つのメモリセルに書き込まれることとな
る。そこで、この２つのメモリセルを同時に読み出せば
読み出しセル電流は２倍となる。
【００１６】同じデータが書き込まれるスペシャルセク
タ用メモリセルとして今、メモリセル３００及びメモリ
セル３０１を選択するとする。メモリセル３００及びメ
モリセル３０１は、共通のソース及びビット線を有する
ページ（セクター）単位の関係となっている。メモリセ
ル３００及びメモリセル３０１のワード線ＷＬｍ及びＷ
Ｌｎを同時に選択する方法として例えば図５に示すよう
にロウデコーダ１２３を構成してもよい。
タ用メモリセルとして今、メモリセル３００及びメモリ
セル３０１を選択するとする。メモリセル３００及びメ
モリセル３０１は、共通のソース及びビット線を有する
ページ（セクター）単位の関係となっている。メモリセ
ル３００及びメモリセル３０１のワード線ＷＬｍ及びＷ
Ｌｎを同時に選択する方法として例えば図５に示すよう
にロウデコーダ１２３を構成してもよい。
【００１７】図５はロウデコーダ１２３の構成を変えて
ハード的に２つのワード線を選択するように設定する場
合を示す。図５のビットＡ０、ビット＊Ａ０（但し、＊
は反転を示す）・・・ビットＡ３、ビット＊Ａ３にはア
ドレスデータが「Ｈ」又は「Ｌ」として入力される。図
５は、４ビットのアドレスをデコードする場合である。
図５では同じ論理のゲートを２つ用意している。即ち、
アンドゲート１Ａ及び１Ｂは同じ論理であり、アンドゲ
ート２Ａ及び２Ｂも同じ論理である。このため、例えば
入力アドレスとして「００００」を図５に加えれば、ア
ンドゲート１Ａ及び１Ｂの出力が「Ｈ」となり、それ以
外の出力は「Ｌ」となる。
ハード的に２つのワード線を選択するように設定する場
合を示す。図５のビットＡ０、ビット＊Ａ０（但し、＊
は反転を示す）・・・ビットＡ３、ビット＊Ａ３にはア
ドレスデータが「Ｈ」又は「Ｌ」として入力される。図
５は、４ビットのアドレスをデコードする場合である。
図５では同じ論理のゲートを２つ用意している。即ち、
アンドゲート１Ａ及び１Ｂは同じ論理であり、アンドゲ
ート２Ａ及び２Ｂも同じ論理である。このため、例えば
入力アドレスとして「００００」を図５に加えれば、ア
ンドゲート１Ａ及び１Ｂの出力が「Ｈ」となり、それ以
外の出力は「Ｌ」となる。
【００１８】これにより、１つのアドレスでワード線Ｗ
Ｌｍとワード線ＷＬｎを同時に選択できる。この動作
は、図５の一点鎖線の上側のアンドゲートにおいて行わ
れる。そこで、本発明のメモリを使用する場合にスペシ
ャルセクタに入れたいデータについてはアドレス「００
００」から「０１１１」を割り当てるようにすればよ
い。図５のアドレス「１０００」以降のアドレスは通常
のセクタとなる。この領域のアドレスを使用すればアン
ドゲートは１つだけ「Ｈ」となる。
Ｌｍとワード線ＷＬｎを同時に選択できる。この動作
は、図５の一点鎖線の上側のアンドゲートにおいて行わ
れる。そこで、本発明のメモリを使用する場合にスペシ
ャルセクタに入れたいデータについてはアドレス「００
００」から「０１１１」を割り当てるようにすればよ
い。図５のアドレス「１０００」以降のアドレスは通常
のセクタとなる。この領域のアドレスを使用すればアン
ドゲートは１つだけ「Ｈ」となる。
【００１９】このように図５のロウデコーダを使用すれ
ば、重要なデータは特定のアドレスを使用することで、
メモリの外部からユーザーがスペシャルセクタの選択使
用ができる。次に、フラッシュＥＥＰＲＯＭ１２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図３及び図４を参照して説明する。
ば、重要なデータは特定のアドレスを使用することで、
メモリの外部からユーザーがスペシャルセクタの選択使
用ができる。次に、フラッシュＥＥＰＲＯＭ１２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図３及び図４を参照して説明する。
【００２０】（ａ）消去モード 消去モードにおいて、共通ソース線ＳＬおよび全てのビ
ット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０
Ｖ）に保持される。選択されたワード線ＷＬｍには１４
〜１５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは１４〜１５Ｖに持ち上げられる。
ット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０
Ｖ）に保持される。選択されたワード線ＷＬｍには１４
〜１５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは１４〜１５Ｖに持ち上げられる。
【００２１】ところで、ソースＳおよび基板１０２と浮
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ソースが０Ｖの場合、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel
Current、以下、ＦＮトンネル電流という）が流れ、浮
遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜かれ
て、メモリセル１０１に記憶されたデータの消去が行わ
れる。
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ソースが０Ｖの場合、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel
Current、以下、ＦＮトンネル電流という）が流れ、浮
遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜かれ
て、メモリセル１０１に記憶されたデータの消去が行わ
れる。
【００２２】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
【００２３】（ｂ）書き込みモード 書き込みモードにおいて、ビット線ＢＬａ〜ＢＬｚの電
位はプログラム（浮遊ゲートＦＧに電子を注入）を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい１つのデータをメモリセル３
００及びメモリセル３０１に同時に記憶させる。
位はプログラム（浮遊ゲートＦＧに電子を注入）を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい１つのデータをメモリセル３
００及びメモリセル３０１に同時に記憶させる。
【００２４】この場合にはワード線ＷＬｍ及びＷＬｎに
は２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグラン
ドレベルにされる。共通ソース線ＳＬには１２Ｖが供給
される。すると、メモリセル３００及びメモリセル３０
１に対して書き込みが同時に行われる。
は２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグラン
ドレベルにされる。共通ソース線ＳＬには１２Ｖが供給
される。すると、メモリセル３００及びメモリセル３０
１に対して書き込みが同時に行われる。
【００２５】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。一方、ソースＳに１２Ｖが印加されるため、
ソースＳと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図４の矢印Ａに示
すように、そのホットエレクトロンは浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。一方、ソースＳに１２Ｖが印加されるため、
ソースＳと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図４の矢印Ａに示
すように、そのホットエレクトロンは浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。
【００２６】（ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍとワ
ード線ＷＬｎには４Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル３００、３０１のドレインＤに接続されているビット
線ＢＬｍには２Ｖが供給され、それ以外のビット線（非
選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電
位はグランドレベルにされる。
の制御ゲートＣＧに接続されているワード線ＷＬｍとワ
ード線ＷＬｎには４Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル３００、３０１のドレインＤに接続されているビット
線ＢＬｍには２Ｖが供給され、それ以外のビット線（非
選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電
位はグランドレベルにされる。
【００２７】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。
【００２８】即ち、メモリセル３００、３０１には微少
なセル電流しか流れない。逆に、メモリセル３００、３
０１に対してプログラムが行われず（消去状態）、メモ
リセル３００、３０１の浮遊ゲートＦＧがプラスに帯電
しているとすると通常セル電流の２倍の電流が流れる。
この各メモリセル１０１間のセル電流値Ｉｄの大小をセ
ンスアンプ群１３０内の各センスアンプで判別すること
により、メモリセル１０１に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル１
０１のデータの値を「１」、書き込み状態のメモリセル
１０１のデータの値を「０」として読み出しを行う。つ
まり、各メモリセル１０１に、消去状態のデータ値
「１」と、書き込み状態のデータ値「０」の２値を記憶
させることができる。
なセル電流しか流れない。逆に、メモリセル３００、３
０１に対してプログラムが行われず（消去状態）、メモ
リセル３００、３０１の浮遊ゲートＦＧがプラスに帯電
しているとすると通常セル電流の２倍の電流が流れる。
この各メモリセル１０１間のセル電流値Ｉｄの大小をセ
ンスアンプ群１３０内の各センスアンプで判別すること
により、メモリセル１０１に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル１
０１のデータの値を「１」、書き込み状態のメモリセル
１０１のデータの値を「０」として読み出しを行う。つ
まり、各メモリセル１０１に、消去状態のデータ値
「１」と、書き込み状態のデータ値「０」の２値を記憶
させることができる。
【００２９】書き換え回数とセル電流の関係を図６に示
す。書き換え回数は対数表示しており、セル電流Ａは通
常行われる１つのメモリセル読み出す場合を示し、セル
電流Ｂは本発明の２つのメモリセルに同時に読み出した
場合を示している。０と１の判別基準電流をＩrefとす
ると、書き換え回数が１０倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。
す。書き換え回数は対数表示しており、セル電流Ａは通
常行われる１つのメモリセル読み出す場合を示し、セル
電流Ｂは本発明の２つのメモリセルに同時に読み出した
場合を示している。０と１の判別基準電流をＩrefとす
ると、書き換え回数が１０倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。
【００３０】尚、本発明によれば、メモリセルのフロー
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。例えば、メモリセルが消去状態に
ある場合、メモリセルのフローテイングゲートは電子が
抜き取られ高いプラス状態にある。フローテイングゲー
トが高いプラス状態にあると、フローテイングゲートは
周囲から電子を多く取り込むため、その電位が徐徐に低
下する。すると、フローテイングゲート下のチャンネル
の電位がプラス方向に上がり、セル電流値が低下する。
しかしながら、本発明によればその低下が半分となるの
で寿命が長くなる。
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。例えば、メモリセルが消去状態に
ある場合、メモリセルのフローテイングゲートは電子が
抜き取られ高いプラス状態にある。フローテイングゲー
トが高いプラス状態にあると、フローテイングゲートは
周囲から電子を多く取り込むため、その電位が徐徐に低
下する。すると、フローテイングゲート下のチャンネル
の電位がプラス方向に上がり、セル電流値が低下する。
しかしながら、本発明によればその低下が半分となるの
で寿命が長くなる。
【００３１】
【発明の効果】本発明によれば、書き換え回数が増えて
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、２つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出し、してい
るので重要なデータを長期間保持できるとともに書き換
え可能回数を増加できる。
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、２つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出し、してい
るので重要なデータを長期間保持できるとともに書き換
え可能回数を増加できる。
【図１】スペシャルセクタを有するメモリのアドレスマ
ップである。
ップである。
【図２】本発明の不揮発性半導体メモリ装置を示すブロ
ック図である。
ック図である。
【図３】本発明の不揮発性半導体メモリ装置のメモリセ
ルに加わる動作モードを示す図である。
ルに加わる動作モードを示す図である。
【図４】本発明の不揮発性半導体メモリ装置のメモリセ
ルの断面図である。
ルの断面図である。
【図５】本発明の不揮発性半導体メモリ装置のロウデコ
ーダ１２３の具体回路例である。
ーダ１２３の具体回路例である。
【図６】不揮発性半導体メモリ装置の書き換え回数とセ
ル電流の関係を示す図である。
ル電流の関係を示す図である。
１０１ メモリセル １２２ メモリセルアレイ ＷLA〜ＷLZ ワード線 ＢLA〜ＢLZ ビット線 ＳＬ 共通ソース線
Claims (3)
- 【請求項１】 複数のメモリセル中の特定のメモリセル
を高信頼性領域として設定し、該領域に長期間保持させ
たいデータや書き換え回数の多いデータを記憶させるよ
うにしたことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 複数のメモリセル中の特定のメモリセル
を高信頼性領域として設定し、該領域においては書き込
みを行う際に２個以上のメモリセルに対して同時に書き
込みを行うとともに読み出しの際には同時に書き込みさ
れた前記メモリセルを同時に読み出すようにしたことを
特徴とする不揮発性半導体メモリ装置。 - 【請求項３】 ソース線及びビット線を共通に使用しワ
ード線を独立にそれぞれ有し２つのメモリセルを１つの
ページとして構成する不揮発性半導体メモリ装置におい
て、２つのワード線を同時に選択することにより２つの
メモリセルに対して同時に書き込みを行うとともに読み
出しの際には同時に書き込みされた前記メモリセルの２
つのワード線を同時に選択することにより２つのメモリ
セルを同時に読み出すようにしたことを特徴とする不揮
発性半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25359197A JPH1196776A (ja) | 1997-09-18 | 1997-09-18 | 不揮発性半導体メモリ装置 |
| US09/151,080 US6118695A (en) | 1997-09-18 | 1998-09-10 | Nonvolatile semiconductor memory device |
| DE69833348T DE69833348T2 (de) | 1997-09-18 | 1998-09-11 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP98117243A EP0903748B1 (en) | 1997-09-18 | 1998-09-11 | Nonvolatile semiconductor memory device |
| KR10-1998-0038670A KR100370890B1 (ko) | 1997-09-18 | 1998-09-18 | 불휘발성반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25359197A JPH1196776A (ja) | 1997-09-18 | 1997-09-18 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196776A true JPH1196776A (ja) | 1999-04-09 |
Family
ID=17253512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25359197A Pending JPH1196776A (ja) | 1997-09-18 | 1997-09-18 | 不揮発性半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6118695A (ja) |
| EP (1) | EP0903748B1 (ja) |
| JP (1) | JPH1196776A (ja) |
| KR (1) | KR100370890B1 (ja) |
| DE (1) | DE69833348T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012178216A (ja) * | 2004-02-05 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
| JP2016062635A (ja) * | 2014-09-22 | 2016-04-25 | 株式会社ソシオネクスト | 半導体装置及びその制御方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452856B1 (en) * | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| KR100447222B1 (ko) | 2001-09-17 | 2004-09-04 | 주식회사 하이닉스반도체 | 강유전체 메모리 및 그의 구동방법 |
| KR100447223B1 (ko) * | 2001-09-17 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 및 그 구동방법 |
| KR100451763B1 (ko) * | 2001-11-19 | 2004-10-08 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| KR100463602B1 (ko) * | 2001-12-29 | 2004-12-29 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리의 배선 |
| JP4469649B2 (ja) * | 2003-09-17 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体フラッシュメモリ |
| US7038944B2 (en) * | 2004-07-06 | 2006-05-02 | Oki Electric Industry Co., Ltd. | Non-volatile memory device |
| WO2007020648A2 (en) * | 2005-08-17 | 2007-02-22 | Novatrans Group Sa | Non-volatile memory device |
| JP2007141286A (ja) * | 2005-11-15 | 2007-06-07 | Nec Electronics Corp | 半導体集積回路装置及びその制御方法 |
| US7313018B2 (en) * | 2006-03-08 | 2007-12-25 | Macronix International Co., Ltd. | Methods and apparatus for a non-volatile memory device with reduced program disturb |
| US8321764B2 (en) | 2008-12-11 | 2012-11-27 | Micron Technology, Inc. | Multilevel encoding with error correction |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| US5844842A (en) * | 1989-02-06 | 1998-12-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5029130A (en) * | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JP2685966B2 (ja) * | 1990-06-22 | 1997-12-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5349552A (en) * | 1991-12-20 | 1994-09-20 | Vlsi Technology, Inc. | Memory compiler with multiple selectable core elements |
| JPH0683716A (ja) * | 1992-09-01 | 1994-03-25 | Rohm Co Ltd | 電気的書換可能型不揮発メモリ |
| US5867443A (en) * | 1995-08-17 | 1999-02-02 | The United States Of America As Represented By The Secretary Of The Air Force | Shared bitline heterogeneous memory |
| US5966332A (en) * | 1995-11-29 | 1999-10-12 | Sanyo Electric Co., Ltd. | Floating gate memory cell array allowing cell-by-cell erasure |
| JP3378746B2 (ja) * | 1995-11-29 | 2003-02-17 | 三洋電機株式会社 | 不揮発性半導体記憶装置 |
| US5880991A (en) * | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
-
1997
- 1997-09-18 JP JP25359197A patent/JPH1196776A/ja active Pending
-
1998
- 1998-09-10 US US09/151,080 patent/US6118695A/en not_active Expired - Lifetime
- 1998-09-11 DE DE69833348T patent/DE69833348T2/de not_active Expired - Lifetime
- 1998-09-11 EP EP98117243A patent/EP0903748B1/en not_active Expired - Lifetime
- 1998-09-18 KR KR10-1998-0038670A patent/KR100370890B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012178216A (ja) * | 2004-02-05 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
| JP2016062635A (ja) * | 2014-09-22 | 2016-04-25 | 株式会社ソシオネクスト | 半導体装置及びその制御方法 |
| US9390810B2 (en) | 2014-09-22 | 2016-07-12 | Socionext Inc. | Semiconductor device and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69833348T2 (de) | 2006-10-12 |
| EP0903748A2 (en) | 1999-03-24 |
| KR100370890B1 (ko) | 2003-04-18 |
| EP0903748A3 (en) | 2000-11-15 |
| KR19990029931A (ko) | 1999-04-26 |
| EP0903748B1 (en) | 2006-02-01 |
| DE69833348D1 (de) | 2006-04-13 |
| US6118695A (en) | 2000-09-12 |
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