JPH10188578A - 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム - Google Patents
不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システムInfo
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- JPH10188578A JPH10188578A JP34519596A JP34519596A JPH10188578A JP H10188578 A JPH10188578 A JP H10188578A JP 34519596 A JP34519596 A JP 34519596A JP 34519596 A JP34519596 A JP 34519596A JP H10188578 A JPH10188578 A JP H10188578A
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 不揮発性半導体メモリのあるページにおいて
書き込みがなされないまま、他のページへの書き込み動
作が多数回繰り返されると、そのページにデータが誤っ
て書き込まれる可能性がある。 【解決手段】 ページ書き込みがなされると、そのペー
ジと同一ブロック内のその他のページのデータを読み出
し、別の場所に記憶した後、そのページのデータを消去
し、記憶したデータを元のページに再書き込みするよう
にデコーダ２、３、電圧発生回路５を制御する制御回路
６を設ける。
書き込みがなされないまま、他のページへの書き込み動
作が多数回繰り返されると、そのページにデータが誤っ
て書き込まれる可能性がある。 【解決手段】 ページ書き込みがなされると、そのペー
ジと同一ブロック内のその他のページのデータを読み出
し、別の場所に記憶した後、そのページのデータを消去
し、記憶したデータを元のページに再書き込みするよう
にデコーダ２、３、電圧発生回路５を制御する制御回路
６を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその制御方法及びメモリカード、記憶システム
に係わり、特にＭＯＳトランジスタ構造のメモリセルを
複数個接続してメモリセルユニットを構成した不揮発性
半導体記憶装置とその制御方法及びメモリカード、記憶
システムに関する。
憶装置とその制御方法及びメモリカード、記憶システム
に係わり、特にＭＯＳトランジスタ構造のメモリセルを
複数個接続してメモリセルユニットを構成した不揮発性
半導体記憶装置とその制御方法及びメモリカード、記憶
システムに関する。
【０００２】
【従来の技術】近年、電気的に書き換え可能な不揮発性
半導体記憶装置として、複数のメモリセルで１ユニット
を構成し、このユニットにデータ線を接続した構造のＥ
ＥＰＲＯＭが知られている。この構造では、データ線と
のコンタクト数を減らし、集積度を高めることが可能と
なる。例えば、複数のメモリセルを直列に接続してＮＡ
ＮＤセルを構成するものがある。図８は、この種のＥＥ
ＰＲＯＭにおける１つのＮＡＮＤセルを示す平面図であ
り、図９及び図１０はそれぞれ図８におけるＡ−Ａ’
線、Ｂ−Ｂ’線での断面図である。以下、同一の構成要
素には同一の符号を付し、説明を省略する。
半導体記憶装置として、複数のメモリセルで１ユニット
を構成し、このユニットにデータ線を接続した構造のＥ
ＥＰＲＯＭが知られている。この構造では、データ線と
のコンタクト数を減らし、集積度を高めることが可能と
なる。例えば、複数のメモリセルを直列に接続してＮＡ
ＮＤセルを構成するものがある。図８は、この種のＥＥ
ＰＲＯＭにおける１つのＮＡＮＤセルを示す平面図であ
り、図９及び図１０はそれぞれ図８におけるＡ−Ａ’
線、Ｂ−Ｂ’線での断面図である。以下、同一の構成要
素には同一の符号を付し、説明を省略する。
【０００３】図８、図９及び図１０に示すように、ＮＡ
ＮＤセルにおいて、例えばｎ型シリコン基板１４にｐ型
ウェル１２が形成され、ｐ型ウェル１２上に素子分離絶
縁膜３２が選択的に形成される。
ＮＤセルにおいて、例えばｎ型シリコン基板１４にｐ型
ウェル１２が形成され、ｐ型ウェル１２上に素子分離絶
縁膜３２が選択的に形成される。
【０００４】続いて、素子分離絶縁膜３２で囲まれた領
域に、例えば４個のメモリセルＭ１１〜Ｍ１４と２つの
選択トランジスタＱＳ１、ＱＳ２よりなるＮＡＮＤセル
が形成される。
域に、例えば４個のメモリセルＭ１１〜Ｍ１４と２つの
選択トランジスタＱＳ１、ＱＳ２よりなるＮＡＮＤセル
が形成される。
【０００５】ＮＡＮＤセルを構成するメモリセルにおい
て、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に
第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３
０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６
（１６−１〜１６−４）が形成される。さらに、浮遊ゲ
ート１６上に第２ゲート絶縁膜３４が形成され、第２ゲ
ート絶縁膜３４上に例えば多結晶シリコン膜よりなる制
御ゲート１８（１８−１〜１８−４）が形成される。
て、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に
第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３
０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６
（１６−１〜１６−４）が形成される。さらに、浮遊ゲ
ート１６上に第２ゲート絶縁膜３４が形成され、第２ゲ
ート絶縁膜３４上に例えば多結晶シリコン膜よりなる制
御ゲート１８（１８−１〜１８−４）が形成される。
【０００６】選択トランジスタＱＳ１、ＱＳ２におい
て、ｐ型ウェル１２上にゲート絶縁膜が形成され、ゲー
ト絶縁膜上に多結晶シリコンよりなるゲート電極２０、
２２が形成される。ゲート電極２０、２２は、１層目２
０ａ，２２ａが浮遊ゲート１６と同時に、２層目２０
ｂ，２２ｂが制御ゲート１８と同時に形成される。な
お、ゲート電極２０、２２は、図示されない所望部分で
１層目２０ａ、２２ａと２層目２０ｂ、２２ｂとがそれ
ぞれ導通接続されている。
て、ｐ型ウェル１２上にゲート絶縁膜が形成され、ゲー
ト絶縁膜上に多結晶シリコンよりなるゲート電極２０、
２２が形成される。ゲート電極２０、２２は、１層目２
０ａ，２２ａが浮遊ゲート１６と同時に、２層目２０
ｂ，２２ｂが制御ゲート１８と同時に形成される。な
お、ゲート電極２０、２２は、図示されない所望部分で
１層目２０ａ、２２ａと２層目２０ｂ、２２ｂとがそれ
ぞれ導通接続されている。
【０００７】また、メモリセルの制御ゲート１８−１〜
１８−４は、行方向に連続的に形成され、隣接するＮＡ
ＮＤセルのメモリセルの制御ゲートと接続されて、ワー
ド線ＷＬ１〜ＷＬ４となる。ワード線ＷＬ１〜ＷＬ４の
電位をＶｃｇ１〜Ｖｃｇ４と表す。選択トランジスタＱ
Ｓ１、ＱＳ２のゲート電極２０、２２も同様に行方向に
連続的に形成され、それぞれ制御ゲート線ＳＧ１、ＳＧ
２となる。制御ゲート線ＳＧ１、ＳＧ２の電位をそれぞ
れＶｓｇ１、Ｖｓｇ２と表す。
１８−４は、行方向に連続的に形成され、隣接するＮＡ
ＮＤセルのメモリセルの制御ゲートと接続されて、ワー
ド線ＷＬ１〜ＷＬ４となる。ワード線ＷＬ１〜ＷＬ４の
電位をＶｃｇ１〜Ｖｃｇ４と表す。選択トランジスタＱ
Ｓ１、ＱＳ２のゲート電極２０、２２も同様に行方向に
連続的に形成され、それぞれ制御ゲート線ＳＧ１、ＳＧ
２となる。制御ゲート線ＳＧ１、ＳＧ２の電位をそれぞ
れＶｓｇ１、Ｖｓｇ２と表す。
【０００８】また、ｐ型ウェル１２上にソース・ドレイ
ン領域となるｎ型拡散層４０、４２、４４、４６、４
８、５０、５２が形成されている。それらのソース・ド
レイン領域は隣接するメモリセル同士及び隣接するメモ
リセルと選択トランジスタにより共用される。この結
果、選択トランジスタＱＳ１、メモリセルＭ１１〜Ｍ１
４及び選択トランジスタＱＳ２の電流経路が直列に接続
され、ＮＡＮＤセルが構成される。選択トランジスタＱ
Ｓ１のドレイン領域４０は、ｎ+ 型拡散層５４、コンタ
クト開口２６を介してビット線ＢＬ１ ２４に接続され
る。また、選択トランジスタＱＳ２のソース領域５２
は、ソース線に接続されている。
ン領域となるｎ型拡散層４０、４２、４４、４６、４
８、５０、５２が形成されている。それらのソース・ド
レイン領域は隣接するメモリセル同士及び隣接するメモ
リセルと選択トランジスタにより共用される。この結
果、選択トランジスタＱＳ１、メモリセルＭ１１〜Ｍ１
４及び選択トランジスタＱＳ２の電流経路が直列に接続
され、ＮＡＮＤセルが構成される。選択トランジスタＱ
Ｓ１のドレイン領域４０は、ｎ+ 型拡散層５４、コンタ
クト開口２６を介してビット線ＢＬ１ ２４に接続され
る。また、選択トランジスタＱＳ２のソース領域５２
は、ソース線に接続されている。
【０００９】図１１は、上述のＮＡＮＤセルをアレイ状
に集積させることにより形成したＥＥＰＲＯＭの回路を
示す。一般に、同一のワード線に接続されたメモリセル
の集合は、１ページと呼ばれる。また、同一の制御ゲー
ト線に接続されたドレイン側の選択トランジスタ群と同
一の制御ゲート線に接続されたソース側の選択トランジ
スタ群とに挟まれたページの集合は、１ＮＡＮＤブロッ
ク又は単に１ブロックと呼ばれる。通常、１ブロック
は、独立に消去可能な最小単位となる。
に集積させることにより形成したＥＥＰＲＯＭの回路を
示す。一般に、同一のワード線に接続されたメモリセル
の集合は、１ページと呼ばれる。また、同一の制御ゲー
ト線に接続されたドレイン側の選択トランジスタ群と同
一の制御ゲート線に接続されたソース側の選択トランジ
スタ群とに挟まれたページの集合は、１ＮＡＮＤブロッ
ク又は単に１ブロックと呼ばれる。通常、１ブロック
は、独立に消去可能な最小単位となる。
【００１０】例えば、図１１において、ワード線ＷＬ１
に接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１に
より１つのページが構成される。また、ドレイン側の選
択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソ
ース側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２
ｎに挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、
Ｍｎ４により１ブロックが構成される。選択トランジス
タＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれ
ぞれビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、
選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソー
スにはソース電位Ｖｓが供給される。
に接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１に
より１つのページが構成される。また、ドレイン側の選
択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソ
ース側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２
ｎに挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、
Ｍｎ４により１ブロックが構成される。選択トランジス
タＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれ
ぞれビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、
選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソー
スにはソース電位Ｖｓが供給される。
【００１１】以下、図１１に示したＮＡＮＤ型ＥＥＰＲ
ＯＭの動作を説明する。図１２はＮＡＮＤセルの電圧を
示し、図１３はＮＡＮＤセルの動作のタイミングチャー
トを示す。
ＯＭの動作を説明する。図１２はＮＡＮＤセルの電圧を
示し、図１３はＮＡＮＤセルの動作のタイミングチャー
トを示す。
【００１２】まず、データ消去動作を説明する。データ
の消去は、１ＮＡＮＤブロック単位で行われる。その
際、同一のＮＡＮＤブロック内のメモリセルの記憶内容
は同時に消去される。まず、消去するＮＡＮＤブロック
において、Ｖｓｇ１及びＶｓｇ２を高電位ＶＰＰ（例え
ば１８Ｖ）にする。そうして選択されたＮＡＮＤブロッ
クにおいて、全てのワード線の電位Ｖｃｇ１〜Ｖｃｇ４
を基準電位ＶＳＳ（例えば０Ｖ）とし、ｐ型ウェルの電
位Ｖｗｅｌｌ及びｎ型基板の電位Ｖｓｕｂに高電圧ＶＰ
Ｐ（例えば１８Ｖ）を印加する。ビット線ＢＬ１、ＢＬ
２、…、の電位Ｖｂｉｔ１、Ｖｂｉｔ２、…、をそれぞ
れ例えば１８Ｖとする。これにより、全てのメモリセル
において浮遊ゲートから基板に電子が放出され、しきい
値は負の方向にシフトする。通常、この状態を”１”状
態と定義する。また、チップ全体のデータを消去する場
合は、全てのＮＡＮＤブロックを選択状態にする。
の消去は、１ＮＡＮＤブロック単位で行われる。その
際、同一のＮＡＮＤブロック内のメモリセルの記憶内容
は同時に消去される。まず、消去するＮＡＮＤブロック
において、Ｖｓｇ１及びＶｓｇ２を高電位ＶＰＰ（例え
ば１８Ｖ）にする。そうして選択されたＮＡＮＤブロッ
クにおいて、全てのワード線の電位Ｖｃｇ１〜Ｖｃｇ４
を基準電位ＶＳＳ（例えば０Ｖ）とし、ｐ型ウェルの電
位Ｖｗｅｌｌ及びｎ型基板の電位Ｖｓｕｂに高電圧ＶＰ
Ｐ（例えば１８Ｖ）を印加する。ビット線ＢＬ１、ＢＬ
２、…、の電位Ｖｂｉｔ１、Ｖｂｉｔ２、…、をそれぞ
れ例えば１８Ｖとする。これにより、全てのメモリセル
において浮遊ゲートから基板に電子が放出され、しきい
値は負の方向にシフトする。通常、この状態を”１”状
態と定義する。また、チップ全体のデータを消去する場
合は、全てのＮＡＮＤブロックを選択状態にする。
【００１３】次に、データの書き込み動作を説明する。
データの書き込みは、ビット線から最も離れて位置する
メモリセルから順にページ毎に行う。ＮＡＮＤブロック
内の書き込みを行うページに対応するワード線には高電
圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択ワ
ード線には中間電位ＶＭ（例えば１０Ｖ）を与える。Ｖ
ｓｇ１はＶＭ（１０Ｖ）とし、Ｖｓｇ２はＶＳＳ（０
Ｖ）とする。またビット線ＢＬ１、ＢＬ２、…、ＢＬｎ
にはデータに応じて、ＶＳＳ又はＶＭを与える。ビット
線にＶＳＳが与えられたとき（”０”書き込み）、その
電位は選択メモリセルに伝達され、浮遊ゲートに電子が
注入される。これによりその選択メモリセルのしきい値
は正方向にシフトする。通常、この状態を”０”状態と
定義する。ビット線にＶＭが与えられたとき（”１”書
き込み）、メモリセルに電子は注入されないため、しき
い値は変化せず負のままである。このような書き込み動
作を、メモリセルＭ１４、Ｍ１３、Ｍ１２、Ｍ１１の順
に繰り返す。
データの書き込みは、ビット線から最も離れて位置する
メモリセルから順にページ毎に行う。ＮＡＮＤブロック
内の書き込みを行うページに対応するワード線には高電
圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択ワ
ード線には中間電位ＶＭ（例えば１０Ｖ）を与える。Ｖ
ｓｇ１はＶＭ（１０Ｖ）とし、Ｖｓｇ２はＶＳＳ（０
Ｖ）とする。またビット線ＢＬ１、ＢＬ２、…、ＢＬｎ
にはデータに応じて、ＶＳＳ又はＶＭを与える。ビット
線にＶＳＳが与えられたとき（”０”書き込み）、その
電位は選択メモリセルに伝達され、浮遊ゲートに電子が
注入される。これによりその選択メモリセルのしきい値
は正方向にシフトする。通常、この状態を”０”状態と
定義する。ビット線にＶＭが与えられたとき（”１”書
き込み）、メモリセルに電子は注入されないため、しき
い値は変化せず負のままである。このような書き込み動
作を、メモリセルＭ１４、Ｍ１３、Ｍ１２、Ｍ１１の順
に繰り返す。
【００１４】次に、データの読み出し動作を説明する。
まず、ＮＡＮＤブロック内の選択されたメモリセル、例
えば図１３においてはメモリセルＭ１４、の制御ゲート
の電位Ｖｃｇ４をＶＳＳとし、それ以外の制御ゲートの
電位及び選択トランジスタのゲート電位をＶＣＣ（例え
ば５Ｖ）とする。その際、選択メモリセルにおいて電流
が流れるか否かを検出し、データの判別を行う。
まず、ＮＡＮＤブロック内の選択されたメモリセル、例
えば図１３においてはメモリセルＭ１４、の制御ゲート
の電位Ｖｃｇ４をＶＳＳとし、それ以外の制御ゲートの
電位及び選択トランジスタのゲート電位をＶＣＣ（例え
ば５Ｖ）とする。その際、選択メモリセルにおいて電流
が流れるか否かを検出し、データの判別を行う。
【００１５】最後に、データ書き込み時に生じる誤書き
込みモードについて述べる。この誤書き込みモードは、
特に非選択のワード線に中間電位ＶＭを与える場合に生
じる。この非選択メモリセルのゲート電圧がＶＭ（約１
０Ｖ）であるので、ドレイン電圧が０Ｖであるとする
と、浮遊ゲートに電子がわずかに注入される弱電子注入
モード（弱い書き込み）となる。例えば、直列にメモリ
セルを１６ビット接続したＮＡＮＤ型セルでは最悪で１
５回、この誤書き込みモードになる。しかし、通常、１
５回の誤書き込みモードになっても、誤書き込みまでに
は至らない。
込みモードについて述べる。この誤書き込みモードは、
特に非選択のワード線に中間電位ＶＭを与える場合に生
じる。この非選択メモリセルのゲート電圧がＶＭ（約１
０Ｖ）であるので、ドレイン電圧が０Ｖであるとする
と、浮遊ゲートに電子がわずかに注入される弱電子注入
モード（弱い書き込み）となる。例えば、直列にメモリ
セルを１６ビット接続したＮＡＮＤ型セルでは最悪で１
５回、この誤書き込みモードになる。しかし、通常、１
５回の誤書き込みモードになっても、誤書き込みまでに
は至らない。
【００１６】
【発明が解決しようとする課題】上述のように、１ブロ
ック単位で消去しているときには誤書き込みは問題とな
らない。しかし、ページ毎にデータを消去する場合、こ
の誤書きモードは問題となる。
ック単位で消去しているときには誤書き込みは問題とな
らない。しかし、ページ毎にデータを消去する場合、こ
の誤書きモードは問題となる。
【００１７】例えば、ワード線ＷＬ２に接続されたペー
ジについて、ページ消去をしページ書き込みをする場
合、まず、Ｖｃｇ２を０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、
Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖの高電圧を
印加して、ページ消去を行う。このときワード線ＷＬ２
に接続されたセルについてのみ浮遊ゲート中の電荷が基
板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４に接
続されたセルでは電荷放出は起らない。次に、消去した
ページのセルにデータを書き込む。すなわちページ書き
込みを行う。Ｖｃｇ２を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ
３、Ｖｃｇ４を１０Ｖとし、ビット線ＢＬ１〜ＢＬｎに
データを与えて、書き込みを行う。このとき、Ｖｃｇ
１、Ｖｃｇ３、Ｖｃｇ４につながったセルは誤書き込み
モードになるが、時間が短いため、Ｖｃｇ１、Ｖｃｇ
３、Ｖｃｇ４につながったセルのデータはそのままの状
態で保持される。
ジについて、ページ消去をしページ書き込みをする場
合、まず、Ｖｃｇ２を０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、
Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖの高電圧を
印加して、ページ消去を行う。このときワード線ＷＬ２
に接続されたセルについてのみ浮遊ゲート中の電荷が基
板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４に接
続されたセルでは電荷放出は起らない。次に、消去した
ページのセルにデータを書き込む。すなわちページ書き
込みを行う。Ｖｃｇ２を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ
３、Ｖｃｇ４を１０Ｖとし、ビット線ＢＬ１〜ＢＬｎに
データを与えて、書き込みを行う。このとき、Ｖｃｇ
１、Ｖｃｇ３、Ｖｃｇ４につながったセルは誤書き込み
モードになるが、時間が短いため、Ｖｃｇ１、Ｖｃｇ
３、Ｖｃｇ４につながったセルのデータはそのままの状
態で保持される。
【００１８】このように、ブロック中の１ページのみ消
去し、そこにデータを書き込む場合、他のメモリセルで
は書き込み時間の１回分の間、誤書き込みモードにな
る。例えば、同一ページのページ消去／書き込みを１０
6 回繰り返した場合、書き込み時間の１０6 回分の時
間、誤書き込みモードになる。さらに、同一ブロック内
の他のページについても各々１０6 回同様の動作がなさ
れるとすると、例えば１６個のページで１ブロックが構
成される場合、最悪のケースで１０6 ×１５回誤書き込
みモード状態となる。その場合、通常では誤書き込みが
起きて不良となり、問題となる。
去し、そこにデータを書き込む場合、他のメモリセルで
は書き込み時間の１回分の間、誤書き込みモードにな
る。例えば、同一ページのページ消去／書き込みを１０
6 回繰り返した場合、書き込み時間の１０6 回分の時
間、誤書き込みモードになる。さらに、同一ブロック内
の他のページについても各々１０6 回同様の動作がなさ
れるとすると、例えば１６個のページで１ブロックが構
成される場合、最悪のケースで１０6 ×１５回誤書き込
みモード状態となる。その場合、通常では誤書き込みが
起きて不良となり、問題となる。
【００１９】本発明は、上記課題に鑑みてなされたもの
で、ページ消去・ページ書き込みをしても誤書き込みモ
ードによる不良が起らず、高い信頼性を保証することが
できる不揮発性半導体記憶装置とその制御方法、さらに
はこれを用いたメモリカード、記憶システムを提供する
ことを目的とする。
で、ページ消去・ページ書き込みをしても誤書き込みモ
ードによる不良が起らず、高い信頼性を保証することが
できる不揮発性半導体記憶装置とその制御方法、さらに
はこれを用いたメモリカード、記憶システムを提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、上記課題を解決するため、複数の最小書き
込み単位からなるブロックを含むメモリセルアレイと、
ブロックを少なくとも１つ選択し、選択されたブロック
を構成する一部のメモリセルについてはデータを消去
し、データが消去されたメモリセルの少なくとも一部に
データを書き込む一方、選択されたブロックを構成する
残りのメモリセルについてはデータを読み出して記憶さ
せ、データが読み出されたメモリセルのデータを消去
し、記憶されたデータをそのデータが読み出されたメモ
リセルに再書き込みする制御装置とを具備する。
記憶装置は、上記課題を解決するため、複数の最小書き
込み単位からなるブロックを含むメモリセルアレイと、
ブロックを少なくとも１つ選択し、選択されたブロック
を構成する一部のメモリセルについてはデータを消去
し、データが消去されたメモリセルの少なくとも一部に
データを書き込む一方、選択されたブロックを構成する
残りのメモリセルについてはデータを読み出して記憶さ
せ、データが読み出されたメモリセルのデータを消去
し、記憶されたデータをそのデータが読み出されたメモ
リセルに再書き込みする制御装置とを具備する。
【００２１】また、本発明の不揮発性半導体記憶装置の
制御方法は、上記課題を解決するため、複数の最小書き
込み単位からなるブロックを含むメモリセルアレイ中の
ブロックを少なくとも１つ選択する工程と、選択された
ブロックを構成するメモリセルの一部のデータを消去す
る工程と、データが消去されたメモリセルの少なくとも
一部にデータを書き込む工程と、データが消去されたメ
モリセル以外の選択されたブロック中のすべてのメモリ
セルのデータを読み出して記憶させる工程と、データが
読み出されたメモリセルのデータを消去する工程と、記
憶されたデータをそのデータが読み出されたメモリセル
に再書き込みする工程とを具備する。
制御方法は、上記課題を解決するため、複数の最小書き
込み単位からなるブロックを含むメモリセルアレイ中の
ブロックを少なくとも１つ選択する工程と、選択された
ブロックを構成するメモリセルの一部のデータを消去す
る工程と、データが消去されたメモリセルの少なくとも
一部にデータを書き込む工程と、データが消去されたメ
モリセル以外の選択されたブロック中のすべてのメモリ
セルのデータを読み出して記憶させる工程と、データが
読み出されたメモリセルのデータを消去する工程と、記
憶されたデータをそのデータが読み出されたメモリセル
に再書き込みする工程とを具備する。
【００２２】さらに、本発明のメモリカードは、上記課
題を解決するため、複数の最小書き込み単位からなるブ
ロックを含むメモリセルアレイを有する不揮発性半導体
記憶装置と、ブロックを少なくとも１つ選択し、選択さ
れたブロックを構成する一部のメモリセルについてはデ
ータを消去し、データが消去されたメモリセルの少なく
とも一部にデータを書き込む一方、選択されたブロック
を構成する残りのメモリセルについてはデータを読み出
して記憶させ、データが読み出されたメモリセルのデー
タを消去し、記憶されたデータをそのデータが読み出さ
れたメモリセルに再書き込みする制御装置とを具備す
る。
題を解決するため、複数の最小書き込み単位からなるブ
ロックを含むメモリセルアレイを有する不揮発性半導体
記憶装置と、ブロックを少なくとも１つ選択し、選択さ
れたブロックを構成する一部のメモリセルについてはデ
ータを消去し、データが消去されたメモリセルの少なく
とも一部にデータを書き込む一方、選択されたブロック
を構成する残りのメモリセルについてはデータを読み出
して記憶させ、データが読み出されたメモリセルのデー
タを消去し、記憶されたデータをそのデータが読み出さ
れたメモリセルに再書き込みする制御装置とを具備す
る。
【００２３】また、本発明の記憶システムは、上記課題
を解決するため、複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイを有する不揮発性半導体記
憶装置を備えたメモリカードと、ブロックを少なくとも
１つ選択し、選択されたブロックを構成する一部のメモ
リセルについてはデータを消去し、データが消去された
メモリセルの少なくとも一部にデータを書き込む一方、
選択されたブロックを構成する残りのメモリセルについ
てはデータを読み出して記憶させ、データが読み出され
たメモリセルのデータを消去し、記憶されたデータをそ
のデータが読み出されたメモリセルに再書き込みする制
御装置とを具備する。
を解決するため、複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイを有する不揮発性半導体記
憶装置を備えたメモリカードと、ブロックを少なくとも
１つ選択し、選択されたブロックを構成する一部のメモ
リセルについてはデータを消去し、データが消去された
メモリセルの少なくとも一部にデータを書き込む一方、
選択されたブロックを構成する残りのメモリセルについ
てはデータを読み出して記憶させ、データが読み出され
たメモリセルのデータを消去し、記憶されたデータをそ
のデータが読み出されたメモリセルに再書き込みする制
御装置とを具備する。
【００２４】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。図１は、本発明の第１の実施例
のブロック図を示す。図１において、メモリセルアレイ
１は、少なくとも１つのＮＡＮＤセルブロックより構成
される。各ＮＡＮＤセルは、例えば図８、図９及び図１
０に示されるような構成からなり、各々のＮＡＮＤセル
ブロックは図１１に示したＮＡＮＤセル型ＥＥＰＲＯＭ
のブロックと同様の構成をしており、複数のページより
構成される。
実施の形態を説明する。図１は、本発明の第１の実施例
のブロック図を示す。図１において、メモリセルアレイ
１は、少なくとも１つのＮＡＮＤセルブロックより構成
される。各ＮＡＮＤセルは、例えば図８、図９及び図１
０に示されるような構成からなり、各々のＮＡＮＤセル
ブロックは図１１に示したＮＡＮＤセル型ＥＥＰＲＯＭ
のブロックと同様の構成をしており、複数のページより
構成される。
【００２５】また、アドレス信号は、行デコーダ２及び
列デコーダ３の入力端子に供給される。行デコーダ２の
出力端子はメモリセルアレイ１のワード線や選択トラン
ジスタの制御ゲート線に接続される。また、列デコーダ
３の出力端子は、メモリセルアレイ１のビット線に接続
される。
列デコーダ３の入力端子に供給される。行デコーダ２の
出力端子はメモリセルアレイ１のワード線や選択トラン
ジスタの制御ゲート線に接続される。また、列デコーダ
３の出力端子は、メモリセルアレイ１のビット線に接続
される。
【００２６】電圧発生回路５は、例えば昇圧回路や選択
回路を備え、例えば１８Ｖや２０Ｖの高圧電位ＶＰＰや
例えば１０Ｖの中間電位ＶＭを生成し、これらの電位と
例えば５Ｖの電源電位の中から電位を選択して行デコー
ダ２や列デコーダ３の電源端子に供給する。
回路を備え、例えば１８Ｖや２０Ｖの高圧電位ＶＰＰや
例えば１０Ｖの中間電位ＶＭを生成し、これらの電位と
例えば５Ｖの電源電位の中から電位を選択して行デコー
ダ２や列デコーダ３の電源端子に供給する。
【００２７】また、制御回路６は、電圧発生回路５や行
デコーダ２、列デコーダ３、入出力制御回路４を制御す
る。入出力制御回路４は、列デコーダ３を介してメモリ
セルアレイ１に書き込むデータやメモリセルアレイ１か
ら読み出したデータを外部と入出力する。
デコーダ２、列デコーダ３、入出力制御回路４を制御す
る。入出力制御回路４は、列デコーダ３を介してメモリ
セルアレイ１に書き込むデータやメモリセルアレイ１か
ら読み出したデータを外部と入出力する。
【００２８】図２は、図１に示したＮＡＮＤセル型ＥＥ
ＰＲＯＭにおけるタイミングチャートを示す。なお、Ｎ
ＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及び消去
は、基板と浮遊ゲート間のトンネル電流を用いて電荷を
授受することにより行われる。
ＰＲＯＭにおけるタイミングチャートを示す。なお、Ｎ
ＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及び消去
は、基板と浮遊ゲート間のトンネル電流を用いて電荷を
授受することにより行われる。
【００２９】まず、ブロックを選択する。続いて、例え
ばワード線ＷＬ２に接続されたページについてページ消
去を行う。すなわち、Ｖｃｇ２を０Ｖにし、Ｖｃｇ１、
Ｖｃｇ３、Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖ
の高電圧を印加する。Ｖｓｇ１、Ｖｓｇ２及びビット線
の電位も１８Ｖにする。このときワード線ＷＬ２につな
がったセルについてのみフローティングゲート中の電荷
が基板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４
に接続されたセルでは電荷放出は起らない。
ばワード線ＷＬ２に接続されたページについてページ消
去を行う。すなわち、Ｖｃｇ２を０Ｖにし、Ｖｃｇ１、
Ｖｃｇ３、Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖ
の高電圧を印加する。Ｖｓｇ１、Ｖｓｇ２及びビット線
の電位も１８Ｖにする。このときワード線ＷＬ２につな
がったセルについてのみフローティングゲート中の電荷
が基板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４
に接続されたセルでは電荷放出は起らない。
【００３０】次に、ページ消去したセルに書き込み、す
なわちページ書き込みを行う。Ｖｃｇ２を２０Ｖとし、
Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を１０Ｖとして、ビット
線にデータを供給して、書き込みを行う。なお、図２で
は、Ｖｂｉｔ１は”０”書き込み、Ｖｂｉｔ２は”１”
書き込みの場合をそれぞれ示している。このとき、Ｖｃ
ｇ１、Ｖｃｇ３、Ｖｃｇ４のデータはそのままの状態で
保持される。書き込みの際、Ｖｓｇ１は１０Ｖ、Ｖｓｇ
２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖである。
なわちページ書き込みを行う。Ｖｃｇ２を２０Ｖとし、
Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を１０Ｖとして、ビット
線にデータを供給して、書き込みを行う。なお、図２で
は、Ｖｂｉｔ１は”０”書き込み、Ｖｂｉｔ２は”１”
書き込みの場合をそれぞれ示している。このとき、Ｖｃ
ｇ１、Ｖｃｇ３、Ｖｃｇ４のデータはそのままの状態で
保持される。書き込みの際、Ｖｓｇ１は１０Ｖ、Ｖｓｇ
２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖである。
【００３１】次に、ワード線ＷＬ１、ＷＬ３、ＷＬ４に
接続されたセルのデータを読み出す。図２に示した例で
は、ワード線ＷＬ４、ＷＬ３、ＷＬ１の順にデータを読
み出す。これらの読み出されたデータは、チップ内の図
示せぬバッファ回路あるいはチップ外のメモリへ記憶さ
れる。読み出しの際、読み出されるページに対応するワ
ード線は０Ｖ、それ以外のワード線及びビット線、Ｖｓ
ｇ１、Ｖｓｇ２は例えば５Ｖ、Ｖｗｅｌｌ、Ｖｓｕｂは
０Ｖである。
接続されたセルのデータを読み出す。図２に示した例で
は、ワード線ＷＬ４、ＷＬ３、ＷＬ１の順にデータを読
み出す。これらの読み出されたデータは、チップ内の図
示せぬバッファ回路あるいはチップ外のメモリへ記憶さ
れる。読み出しの際、読み出されるページに対応するワ
ード線は０Ｖ、それ以外のワード線及びビット線、Ｖｓ
ｇ１、Ｖｓｇ２は例えば５Ｖ、Ｖｗｅｌｌ、Ｖｓｕｂは
０Ｖである。
【００３２】次に、ワード線ＷＬ１、ＷＬ３、ＷＬ４に
接続されたセルのデータを消去する。すなわち、Ｖｃｇ
１、Ｖｃｇ３、Ｖｃｇ４を０Ｖとし、ウェルと基板に１
８Ｖを印加し、フローティングゲート中の電荷を基板に
放出させる。このとき、Ｖｃｇ２は１８Ｖとしているた
め、ワード線ＷＬ２に接続されたページのデータは変化
しない。消去の際、ビット線の電位及びＶｓｇ１、Ｖｓ
ｇ２は１８Ｖである。
接続されたセルのデータを消去する。すなわち、Ｖｃｇ
１、Ｖｃｇ３、Ｖｃｇ４を０Ｖとし、ウェルと基板に１
８Ｖを印加し、フローティングゲート中の電荷を基板に
放出させる。このとき、Ｖｃｇ２は１８Ｖとしているた
め、ワード線ＷＬ２に接続されたページのデータは変化
しない。消去の際、ビット線の電位及びＶｓｇ１、Ｖｓ
ｇ２は１８Ｖである。
【００３３】次に、ワード線ＷＬ４、ＷＬ３、ＷＬ１の
順番に、チップ内のバッファ回路あるいはチップ外のメ
モリに記憶したデータを読み出し、そのデータが消去前
に保持されていたセルに書き込む。すなわち、まず、Ｖ
ｃｇ４を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ２、Ｖｃｇ３を
１０Ｖとし、チップ内のバッファ回路あるいはチップ外
のメモリから消去前にワード線ＷＬ４に接続されたメモ
リセルに記憶されていたデータを読み出し、ワード線Ｗ
Ｌ４に接続されたメモリセルにそのデータを書き込む。
その際、データが消去前に保持されていた場所に同一の
データが書き込まれるようにする。書き込みの際、Ｖｓ
ｇ１は１０Ｖ、Ｖｓｇ２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖ
とする。ワード線ＷＬ３、ＷＬ１に接続されたメモリセ
ルについても順に同様の動作を行う。
順番に、チップ内のバッファ回路あるいはチップ外のメ
モリに記憶したデータを読み出し、そのデータが消去前
に保持されていたセルに書き込む。すなわち、まず、Ｖ
ｃｇ４を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ２、Ｖｃｇ３を
１０Ｖとし、チップ内のバッファ回路あるいはチップ外
のメモリから消去前にワード線ＷＬ４に接続されたメモ
リセルに記憶されていたデータを読み出し、ワード線Ｗ
Ｌ４に接続されたメモリセルにそのデータを書き込む。
その際、データが消去前に保持されていた場所に同一の
データが書き込まれるようにする。書き込みの際、Ｖｓ
ｇ１は１０Ｖ、Ｖｓｇ２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖ
とする。ワード線ＷＬ３、ＷＬ１に接続されたメモリセ
ルについても順に同様の動作を行う。
【００３４】以上の動作により、ワード線ＷＬ２に接続
されたメモリセルのデータのみ新しいデータとなり、そ
の他のワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたメ
モリセルにおいては上述の一連の動作を行う前と同一の
データが保持されている。すなわち、ページ消去が行わ
れたことになる。
されたメモリセルのデータのみ新しいデータとなり、そ
の他のワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたメ
モリセルにおいては上述の一連の動作を行う前と同一の
データが保持されている。すなわち、ページ消去が行わ
れたことになる。
【００３５】上記の本実施例の動作と従来の動作とを比
較してみる。従来例では、ページ消去／ページ書き込み
を繰り返して行ったページがある場合、同一ブロック内
の他のページはその繰り返し回数だけ誤書き込みモード
となり、回数が増すにつれ、誤書き込み不良となりやす
くなる。
較してみる。従来例では、ページ消去／ページ書き込み
を繰り返して行ったページがある場合、同一ブロック内
の他のページはその繰り返し回数だけ誤書き込みモード
となり、回数が増すにつれ、誤書き込み不良となりやす
くなる。
【００３６】一方、本実施例では、ページ消去をしたペ
ージと同一のブロック内にある他のページにおいて、ペ
ージ消去の度にデータが書き直されるため、誤書き込み
は発生しなくなる。
ージと同一のブロック内にある他のページにおいて、ペ
ージ消去の度にデータが書き直されるため、誤書き込み
は発生しなくなる。
【００３７】図３は、図１に示した本発明のＮＡＮＤ型
ＥＥＰＲＯＭを用いた記憶システムの一例を示す。図３
において、メモリカード６０には、ＮＡＮＤ型ＥＥＰＲ
ＯＭであるメモリチップ６１と、コントローラチップ６
２が設けられている。
ＥＥＰＲＯＭを用いた記憶システムの一例を示す。図３
において、メモリカード６０には、ＮＡＮＤ型ＥＥＰＲ
ＯＭであるメモリチップ６１と、コントローラチップ６
２が設けられている。
【００３８】あるいは、アダプタ６６には、ＮＡＮＤ型
ＥＥＰＲＯＭを備えた切手大のメモリカード６７が装着
され、コントローラチップ６８が設けられている。この
メモリカード６７は、アダプタ６６に対して着脱可能で
ある。
ＥＥＰＲＯＭを備えた切手大のメモリカード６７が装着
され、コントローラチップ６８が設けられている。この
メモリカード６７は、アダプタ６６に対して着脱可能で
ある。
【００３９】コンピュータ６３は、内部にＭＰＵ６４を
有し、メモリカード６０あるいはアダプタ６６を装着す
ることができるスロット６５を具備する。図１に示した
ＮＡＮＤ型ＥＥＰＲＯＭの制御回路６は、通常、コント
ローラチップ６２、６８に設けられているが、メモリチ
ップ６１、切手大のメモリカード６７内にあってもよ
い。また、コンピュータ６３のＭＰＵ６４が制御回路６
と同様の制御動作を行ってもよい。
有し、メモリカード６０あるいはアダプタ６６を装着す
ることができるスロット６５を具備する。図１に示した
ＮＡＮＤ型ＥＥＰＲＯＭの制御回路６は、通常、コント
ローラチップ６２、６８に設けられているが、メモリチ
ップ６１、切手大のメモリカード６７内にあってもよ
い。また、コンピュータ６３のＭＰＵ６４が制御回路６
と同様の制御動作を行ってもよい。
【００４０】図４は、図３に示した実施例における動作
を説明するブロック図である。まず、チップ外部、例え
ばコンピュータ６３から、ページ消去／書き込みを行う
アドレスとデータを入力し、スロット６５に装着された
メモリカード６０に供給する。次に、指定されたページ
を消去し、入力されたデータを書き込む。
を説明するブロック図である。まず、チップ外部、例え
ばコンピュータ６３から、ページ消去／書き込みを行う
アドレスとデータを入力し、スロット６５に装着された
メモリカード６０に供給する。次に、指定されたページ
を消去し、入力されたデータを書き込む。
【００４１】次に、ページ消去・書き込みをしたページ
と同一のブロック内の他のページのデータを読み出す。
このデータをメモリカード６０のコントロールチップ６
２内のメモリに記憶させる。あるいは、このデータをコ
ンピュータ６３内のＭＰＵ６４に付随するメモリに記憶
させてもよい。
と同一のブロック内の他のページのデータを読み出す。
このデータをメモリカード６０のコントロールチップ６
２内のメモリに記憶させる。あるいは、このデータをコ
ンピュータ６３内のＭＰＵ６４に付随するメモリに記憶
させてもよい。
【００４２】同様にして、同一ブロック内の残っている
ページを読み出し、コントロールチップ６２あるいはＭ
ＰＵ６４のメモリにデータを記憶させる。これを同一ブ
ロック内の、ページ消去・書き込みを行ったページを除
いた全部のページについて行う。
ページを読み出し、コントロールチップ６２あるいはＭ
ＰＵ６４のメモリにデータを記憶させる。これを同一ブ
ロック内の、ページ消去・書き込みを行ったページを除
いた全部のページについて行う。
【００４３】次に、ページ消去・書き込みしたページ以
外のページを一括して消去する。続いて、コントロール
チップあるいはＭＰＵのメモリに記憶されたデータを元
のメモリセルに書き込む。
外のページを一括して消去する。続いて、コントロール
チップあるいはＭＰＵのメモリに記憶されたデータを元
のメモリセルに書き込む。
【００４４】図５は、本発明の第２の実施例の動作のタ
イミングチャートを示す。本実施例において、ＮＡＮＤ
セル型ＥＥＰＲＯＭは、図１に示した第１の実施例と同
様の構成をしている。
イミングチャートを示す。本実施例において、ＮＡＮＤ
セル型ＥＥＰＲＯＭは、図１に示した第１の実施例と同
様の構成をしている。
【００４５】まず、例えばワード線ＷＬ２に接続された
ページのページ消去及びページ書き込みを行う。これら
の動作は、第１の実施例と同様に行われる。次に、ペー
ジ書き込み後、まずワード線ＷＬ４に接続されたセルの
データを読み出し、チップ内に設けられたバッファ回路
またはチップ外に設けられたメモリあるいはセルアレイ
内の他のメモリセルにそのデータを記憶する。その後、
ワード線ＷＬ４に接続されたメモリセルのデータを消去
する。続いて、バッファ回路またはメモリあるいは他の
メモリセルに記憶したワード線ＷＬ４に接続されたメモ
リセルのデータを元のメモリセルに書き込む。同様の動
作をワード線ＷＬ３、ＷＬ１に接続されたメモリセルに
ついて繰り返す。
ページのページ消去及びページ書き込みを行う。これら
の動作は、第１の実施例と同様に行われる。次に、ペー
ジ書き込み後、まずワード線ＷＬ４に接続されたセルの
データを読み出し、チップ内に設けられたバッファ回路
またはチップ外に設けられたメモリあるいはセルアレイ
内の他のメモリセルにそのデータを記憶する。その後、
ワード線ＷＬ４に接続されたメモリセルのデータを消去
する。続いて、バッファ回路またはメモリあるいは他の
メモリセルに記憶したワード線ＷＬ４に接続されたメモ
リセルのデータを元のメモリセルに書き込む。同様の動
作をワード線ＷＬ３、ＷＬ１に接続されたメモリセルに
ついて繰り返す。
【００４６】このようにして、ワード線ＷＬ４、ＷＬ
３、ＷＬ１に接続されたメモリセルに、以前と同一のデ
ータが新たに書き込まれる。この方法を用いると、第１
の実施例と同様に誤書き込みの発生を防止することがで
きる。さらに、バッファ回路またはチップ外のメモリあ
るいは他のメモリセルに記憶するデータが１ページ分の
みになり、第１の実施例と比べて記憶するデータ量が減
るため、チップ内のバッファ回路やチップ外のメモリあ
るいはセルアレイの容量を減らしてコストを低減するこ
とが可能となる。
３、ＷＬ１に接続されたメモリセルに、以前と同一のデ
ータが新たに書き込まれる。この方法を用いると、第１
の実施例と同様に誤書き込みの発生を防止することがで
きる。さらに、バッファ回路またはチップ外のメモリあ
るいは他のメモリセルに記憶するデータが１ページ分の
みになり、第１の実施例と比べて記憶するデータ量が減
るため、チップ内のバッファ回路やチップ外のメモリあ
るいはセルアレイの容量を減らしてコストを低減するこ
とが可能となる。
【００４７】図６及び図７は、本発明の第３の実施例の
動作のタイミングチャートを示す。図７に示したタイミ
ングチャートは、図６に示したタイミングチャートに連
続しているものである。本実施例のＮＡＮＤセル型ＥＥ
ＰＲＯＭは、図１に示した第１の実施例と同様の構成を
有する。
動作のタイミングチャートを示す。図７に示したタイミ
ングチャートは、図６に示したタイミングチャートに連
続しているものである。本実施例のＮＡＮＤセル型ＥＥ
ＰＲＯＭは、図１に示した第１の実施例と同様の構成を
有する。
【００４８】まず、例えばブロックＡのワード線ＷＬ２
に接続されたページのページ消去及びページ書き込みを
行う。これらの動作は、第１の実施例と同様のものであ
る。一方、ここでのページ消去の際、メモリセルアレイ
内の他のメモリセルのデータをあらかじめ消去してお
く。例えば、他のブロックＢを選択状態とした上で、ワ
ード線ＷＬ１’、ＷＬ３’、ＷＬ４’について、Ｖｃｇ
１’、Ｖｃｇ３’、Ｖｃｇ４’を０Ｖとして、これらワ
ード線に接続されたメモリセルのデータを消去する。な
お、図６では、ブロックＡのワード線ＷＬ２に接続され
たページとブロックＢのワード線ＷＬ１’、ＷＬ３’、
ＷＬ４’に接続されたページを同時に消去させている
が、これらのページの消去は必ずしも同時に行われなく
てもよい。また、ブロックＢのワード線ＷＬ２’につい
てもＶｃｇ２’を０ＶとしてブロックＢはブロック全体
を消去してもよい。
に接続されたページのページ消去及びページ書き込みを
行う。これらの動作は、第１の実施例と同様のものであ
る。一方、ここでのページ消去の際、メモリセルアレイ
内の他のメモリセルのデータをあらかじめ消去してお
く。例えば、他のブロックＢを選択状態とした上で、ワ
ード線ＷＬ１’、ＷＬ３’、ＷＬ４’について、Ｖｃｇ
１’、Ｖｃｇ３’、Ｖｃｇ４’を０Ｖとして、これらワ
ード線に接続されたメモリセルのデータを消去する。な
お、図６では、ブロックＡのワード線ＷＬ２に接続され
たページとブロックＢのワード線ＷＬ１’、ＷＬ３’、
ＷＬ４’に接続されたページを同時に消去させている
が、これらのページの消去は必ずしも同時に行われなく
てもよい。また、ブロックＢのワード線ＷＬ２’につい
てもＶｃｇ２’を０ＶとしてブロックＢはブロック全体
を消去してもよい。
【００４９】次に、ワード線ＷＬ４に接続されたセルの
データを読み出し、そのデータをチップ内の他のブロッ
クのセルに書き込み、記憶させる。続いて、順にワード
線ＷＬ３、ＷＬ１に接続されたセルのデータを読み出
し、そのデータを他のブロックのセルに書き込み、記憶
させる。ここで、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接
続されたセルのデータを、図６に示されるように同一の
ブロックＢに記憶させてもよいし、それぞれ異なるブロ
ックに記憶させてもよい。また、一連の動作を行うとき
読み出されたデータを転送して一時的に記憶させる専用
のメモリセル領域（ブロック）を形成してもよい。さら
に、読み出し動作により、ビット線電位Ｖｂｉｔがセル
内のデータに応じて”０”と”１”の状態の電圧となる
が、その電圧関係をそのまま他のブロックへの書き込み
の際のＶｂｉｔとして用いることもできる。この場合は
ブロックＡからブロックＢにデータを転送すると”
０”、”１”が逆になるがブロックＢからブロックＡに
データを戻すときにまた逆になるため、問題はない。
データを読み出し、そのデータをチップ内の他のブロッ
クのセルに書き込み、記憶させる。続いて、順にワード
線ＷＬ３、ＷＬ１に接続されたセルのデータを読み出
し、そのデータを他のブロックのセルに書き込み、記憶
させる。ここで、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接
続されたセルのデータを、図６に示されるように同一の
ブロックＢに記憶させてもよいし、それぞれ異なるブロ
ックに記憶させてもよい。また、一連の動作を行うとき
読み出されたデータを転送して一時的に記憶させる専用
のメモリセル領域（ブロック）を形成してもよい。さら
に、読み出し動作により、ビット線電位Ｖｂｉｔがセル
内のデータに応じて”０”と”１”の状態の電圧となる
が、その電圧関係をそのまま他のブロックへの書き込み
の際のＶｂｉｔとして用いることもできる。この場合は
ブロックＡからブロックＢにデータを転送すると”
０”、”１”が逆になるがブロックＢからブロックＡに
データを戻すときにまた逆になるため、問題はない。
【００５０】その後、ワード線ＷＬ４、ＷＬ２、ＷＬ１
に接続されたメモリセルのデータを消去する。次いで、
他のブロックのメモリセルに記憶したワード線ＷＬ４に
接続されたメモリセルのデータを元のメモリセルに書き
込む。同様の動作をワード線ＷＬ３、ＷＬ１に接続され
たメモリセルについて繰り返す。
に接続されたメモリセルのデータを消去する。次いで、
他のブロックのメモリセルに記憶したワード線ＷＬ４に
接続されたメモリセルのデータを元のメモリセルに書き
込む。同様の動作をワード線ＷＬ３、ＷＬ１に接続され
たメモリセルについて繰り返す。
【００５１】このようにして、ワード線ＷＬ４、ＷＬ
３、ＷＬ１に接続されたメモリセルに以前と同一のデー
タが新たに書き込まれる。この方法を用いると、第１の
実施例と同様に誤書き込みの発生を防止することができ
る。さらに、バッファ回路またはチップ外のメモリを使
う必要がないため、チップ内のバッファ回路やチップ外
のメモリを第１の実施例よりも減らし、コストを低減す
ることが可能となる。
３、ＷＬ１に接続されたメモリセルに以前と同一のデー
タが新たに書き込まれる。この方法を用いると、第１の
実施例と同様に誤書き込みの発生を防止することができ
る。さらに、バッファ回路またはチップ外のメモリを使
う必要がないため、チップ内のバッファ回路やチップ外
のメモリを第１の実施例よりも減らし、コストを低減す
ることが可能となる。
【００５２】また、上述の実施例ではページ単位で消去
・書き込みを行っているが、それに限られるものではな
い。例えば、ブロック単位で消去動作を行ってもよい。
この場合、まず、選択されたブロック内の少なくとも新
たなデータを書き込まないメモリセルのデータを読み出
し、チップ内部または外部にそのデータを記憶する。次
に、そのブロック内のメモリセルのデータをブロック単
位で消去する。続いて、消去前と同一のデータを記憶さ
せたいメモリセルに、チップ内部または外部に記憶して
おいたデータを書き込む。一方、こうしたデータの再書
き込みの前または後に、新たなデータを書き込みたいメ
モリセルには、その新たなデータを書き込む。
・書き込みを行っているが、それに限られるものではな
い。例えば、ブロック単位で消去動作を行ってもよい。
この場合、まず、選択されたブロック内の少なくとも新
たなデータを書き込まないメモリセルのデータを読み出
し、チップ内部または外部にそのデータを記憶する。次
に、そのブロック内のメモリセルのデータをブロック単
位で消去する。続いて、消去前と同一のデータを記憶さ
せたいメモリセルに、チップ内部または外部に記憶して
おいたデータを書き込む。一方、こうしたデータの再書
き込みの前または後に、新たなデータを書き込みたいメ
モリセルには、その新たなデータを書き込む。
【００５３】このように、消去の度にデータが書き直さ
れるため、誤書き込みは発生しなくなる。なお、図３に
示したメモリカードや記憶システムは、第１の実施例に
限らず上述の実施例に示したように動作することも可能
である。
れるため、誤書き込みは発生しなくなる。なお、図３に
示したメモリカードや記憶システムは、第１の実施例に
限らず上述の実施例に示したように動作することも可能
である。
【００５４】なお、本発明は上述した実施例に限定され
るものではない。上述の実施例では、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭを例にとり説明したが、これに限らず、選択
ゲートを有する各種のＥＥＰＲＯＭに適用することがで
きる。また、制御ゲート型のＥＥＰＲＯＭに限らず、Ｍ
ＮＯＳ型のメモリセルを用いたＮＡＮＤセル型ＥＥＰＲ
ＯＭに適用することもできる。さらに、チャネルイオン
注入等により情報を固定的に書き込んだＭＯＳトランジ
スタをメモリセルとするいわゆるマスクＲＯＭにおいて
も、ＮＡＮＤセル構成とする場合には適用することが可
能である。また、拡散層ビット線を有するグランドアレ
ー型、ＦＡＣＥ型、ＡＮＤ型セルに適用することが可能
である。さらに、サブビット線を有するＤＩＮＯＲ型に
も適用可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
るものではない。上述の実施例では、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭを例にとり説明したが、これに限らず、選択
ゲートを有する各種のＥＥＰＲＯＭに適用することがで
きる。また、制御ゲート型のＥＥＰＲＯＭに限らず、Ｍ
ＮＯＳ型のメモリセルを用いたＮＡＮＤセル型ＥＥＰＲ
ＯＭに適用することもできる。さらに、チャネルイオン
注入等により情報を固定的に書き込んだＭＯＳトランジ
スタをメモリセルとするいわゆるマスクＲＯＭにおいて
も、ＮＡＮＤセル構成とする場合には適用することが可
能である。また、拡散層ビット線を有するグランドアレ
ー型、ＦＡＣＥ型、ＡＮＤ型セルに適用することが可能
である。さらに、サブビット線を有するＤＩＮＯＲ型に
も適用可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
【００５５】
【発明の効果】以上述べたように、本発明によれば、ペ
ージ消去してページ書き込みを行った場合に、同一ブロ
ック内にあるそのページ以外のすべてのページのデータ
を読み出し記憶し、それらのページを消去した後、記憶
しておいたデータを再書き込みするため、誤書き込みが
生じず、信頼性の高い不揮発性半導体記憶装置やメモリ
カード、記憶システムを実現することができる。
ージ消去してページ書き込みを行った場合に、同一ブロ
ック内にあるそのページ以外のすべてのページのデータ
を読み出し記憶し、それらのページを消去した後、記憶
しておいたデータを再書き込みするため、誤書き込みが
生じず、信頼性の高い不揮発性半導体記憶装置やメモリ
カード、記憶システムを実現することができる。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例における動作を説明する
図。
図。
【図３】本発明のメモリカード及び記憶システムを示す
図。
図。
【図４】図３に示した実施例における動作を説明する
図。
図。
【図５】本発明の第２の実施例における動作を説明する
図。
図。
【図６】本発明の第３の実施例における動作を説明する
図。
図。
【図７】図６に続いて本発明の第３の実施例における動
作を説明する図。
作を説明する図。
【図８】ＥＥＰＲＯＭの１つのＮＡＮＤセルを示す図。
【図９】図８中のＡ−Ａ’線における断面図。
【図１０】図８中のＢ−Ｂ’線における断面図。
【図１１】ＮＡＮＤ型セルアレイの等価回路図。
【図１２】ＮＡＮＤ型セルのブロック消去動作を示す
図。
図。
【図１３】ＮＡＮＤ型セルのブロック消去動作を示す
図。
図。
１…メモリセルアレイ、 ２…行デコーダ、 ３…列デコーダ、 ４…入出力制御回路、 ５…電圧発生回路、 ６…制御回路、 ６０…メモリカード、 ６１…メモリチップ、 ６２…コントローラチップ、 ６３…コンピュータ、 ６４…ＭＰＵ、 ６５…スロット、 ６６…アダプタ、 ６７…メモリカード、 ６８…コントローラチップ。
Claims (23)
- 【請求項１】 複数の最小書き込み単位からなるブロッ
クを含むメモリセルアレイと、 前記ブロックを少なくとも１つ選択し、前記選択された
ブロックを構成する一部のメモリセルについてはデータ
を消去し、前記データが消去されたメモリセルの少なく
とも一部にデータを書き込む一方、前記選択されたブロ
ックを構成する残りのメモリセルについてはデータを読
み出して記憶させ、前記データが読み出されたメモリセ
ルのデータを消去し、前記記憶されたデータをそのデー
タが読み出されたメモリセルに再書き込みする制御装置
とを具備することを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記制御装置は、前記選択されたブロッ
クを構成する残りのメモリセルに対するデータの読み出
し、消去、再書き込みを複数回に分けて行うことを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 所定の複数個のメモリセルからなるメモ
リセル群が前記最小書き込み単位としてのページを形成
することを特徴とする請求項１、２記載の不揮発性半導
体記憶装置。 - 【請求項４】 前記選択されたブロックを構成する一部
のメモリセルのデータは実質的に同時消去されることを
特徴とする請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記データが同時消去された一部のメモ
リセルは少なくとも１ページであることを特徴とする請
求項４記載の不揮発性半導体装置。 - 【請求項６】 前記制御装置は、前記選択されたブロッ
クを構成する残りのメモリセルに対するデータの読み出
し、消去、再書き込みを複数回に分けて１ページ毎に行
うことを特徴とする請求項３記載の不揮発性半導体記憶
装置。 - 【請求項７】 前記データが読み出されたメモリセルの
データは、実質的に同時消去されることを特徴とする請
求項１、２記載の不揮発性半導体装置。 - 【請求項８】 前記制御装置は、前記選択されたブロッ
クを構成するすべてのメモリセルのデータをブロック単
位で一括消去することを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項９】 前記一括消去は、前記選択されたブロッ
クを構成する残りのメモリセルのデータを読み出して記
憶させた後に行うことを特徴とする請求項８記載の不揮
発性半導体記憶装置。 - 【請求項１０】 前記読み出されたデータは、チップの
外部に記憶されることを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項１１】 前記読み出されたデータを記憶する記
憶手段をさらに具備することを特徴とする請求項１記載
の不揮発性半導体記憶装置。 - 【請求項１２】 前記記憶手段は、前記メモリセルアレ
イ内の前記選択されたブロック以外のブロックであるこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項１３】 前記メモリセルアレイは、メモリセル
が複数個接続されたなるセルユニットがマトリクス上に
配列された構成されたものであることを特徴とする請求
項１乃至１２記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記ブロックは、互いに複数本のワー
ド線を共有する前記セルユニットからなることを特徴と
する請求項１３記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記ブロック中、１本のワード線を共
有するメモリセル群が前記最小書き込み単位としてのペ
ージを形成することを特徴とする請求項１４記載の不揮
発性半導体記憶装置。 - 【請求項１６】 複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイを有する不揮発性半導体記
憶装置と、 前記ブロックを少なくとも１つ選択し、前記選択された
ブロックを構成する一部のメモリセルについてはデータ
を消去し、前記データが消去されたメモリセルの少なく
とも一部にデータを書き込む一方、前記選択されたブロ
ックを構成する残りのメモリセルについてはデータを読
み出して記憶させ、前記データが読み出されたメモリセ
ルのデータを消去し、前記記憶されたデータをそのデー
タが読み出されたメモリセルに再書き込みする制御装置
とを具備することを特徴とするメモリカード。 - 【請求項１７】 複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイを有する不揮発性半導体記
憶装置を備えたメモリカードと、 前記ブロックを少なくとも１つ選択し、前記選択された
ブロックを構成する一部のメモリセルについてはデータ
を消去し、前記データが消去されたメモリセルの少なく
とも一部にデータを書き込む一方、前記選択されたブロ
ックを構成する残りのメモリセルについてはデータを読
み出して記憶させ、前記データが読み出されたメモリセ
ルのデータを消去し、前記記憶されたデータをそのデー
タが読み出されたメモリセルに再書き込みする制御装置
とを具備することを特徴とする記憶システム。 - 【請求項１８】 前記メモリカードに対し、前記メモリ
カードが着脱自在に装着されるアダプタが用いられるこ
とを特徴とする請求項１７記載の記憶システム。 - 【請求項１９】 前記制御装置は、前記アダプタに設け
られていることを特徴とする請求項１８記載の記憶シス
テム。 - 【請求項２０】 複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイ中の前記ブロックを少なく
とも１つ選択する工程と、前記選択されたブロックを構
成するメモリセルの一部のデータを消去する工程と、前
記データが消去されたメモリセルの少なくとも一部にデ
ータを書き込む工程と、前記データが消去されたメモリ
セル以外の前記選択されたブロック中のすべてのメモリ
セルのデータを読み出して記憶させる工程と、前記デー
タが読み出されたメモリセルのデータを消去する工程
と、前記記憶されたデータをそのデータが読み出された
メモリセルに再書き込みする工程とを具備することを特
徴とする不揮発性半導体記憶装置の制御方法。 - 【請求項２１】 複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイ中の前記ブロックを少なく
とも１つ選択する工程と、前記選択されたブロックを構
成するメモリセルの一部のデータを消去する工程と、前
記データが消去されたメモリセルの少なくとも一部にデ
ータを書き込む工程と、前記データが消去されたメモリ
セル以外の前記選択されたブロック中の残りのメモリセ
ルの一部につきデータを読み出して記憶させ、前記一部
のメモリセルのデータを消去し、前記記憶されたデータ
をそのデータが読み出されたメモリセルに再書き込みす
る工程と、前記データが消去されたメモリセル以外の前
記選択されたブロック中のすべてのメモリセルについて
順次同様にデータの読み出し、消去、再書き込みを繰り
返させる工程とを具備することを特徴とする不揮発性半
導体記憶装置の制御方法。 - 【請求項２２】 複数の最小書き込み単位からなるブロ
ックを含むメモリセルアレイ中の前記ブロックを少なく
とも１つ選択する工程と、前記選択されたブロックを構
成するメモリセルの少なくとも一部のデータを読み出し
て記憶させる工程と、前記選択されたブロックのメモリ
セルのデータをブロック単位で消去する工程と、前記記
憶されたデータをそのデータが読み出されたメモリセル
に再書き込みする工程と、前記再書き込みされなかった
メモリセルの少なくとも一部に前記記憶されたデータと
は異なるデータを書き込む工程とを具備することを特徴
とする不揮発性半導体記憶装置の制御方法。 - 【請求項２３】 所定の複数個のメモリセルからなるメ
モリセル群が前記最小書き込み単位としてのページを形
成し、前記メモリセルへのデータの書き込み及び再書き
込みを１ページ毎に行うことを特徴とする請求項２０乃
至２２記載の不揮発性半導体記憶装置の制御方法。
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| JP34519596A JP3895816B2 (ja) | 1996-12-25 | 1996-12-25 | 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム |
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| JP34519596A JP3895816B2 (ja) | 1996-12-25 | 1996-12-25 | 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム |
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-
1997
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- 1997-12-24 KR KR1019970073297A patent/KR100307114B1/ko not_active Expired - Fee Related
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