JPH1196794A - Ｉｃ試験装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 量産ライン上における救済判定解析試験時に
不良解析のための情報を同時に取得して、その不良原因
の解析を効率的に行う。 【解決手段】 主テスタ部により、所定の試験条件の下
で被試験ＩＣの各アドレス毎に良否を試験し、各アドレ
ス毎の良否試験結果を第１のメモリに記憶する。救済解
析処理部では、第１のメモリに記憶した各アドレス毎の
良否試験結果に基づき、被試験ＩＣにおける不良と判定
されたアドレスを救済する処理を行なう（不良と判定さ
れたアドレスの物理的空間を、予備の冗長アドレス空間
に代替するように、該ＩＣのアドレス論理を組替え、該
アドレスを使用可能とする）。不良解析部では、救済解
析処理部における処理に並行して、主テスタ部から試験
条件データと共に良否試験結果を取得して第２のメモリ
に記憶し、この記憶データに基づき、該ＩＣの不良解析
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
デバイスの電気的特性を検査するＩＣ試験装置及び方法
に係り、特にＩＣデバイスの不良発生要因を解析可能な
ＩＣ試験装置及び方法に関する。なお、本明細書では、
ＩＣの用語は、ＬＳＩ（大規模集積回路）をも含んでい
るのは勿論である。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置におけるファンクシ
ョン試験は被測定ＩＣの入力端子にパターン発生手段か
ら所定の試験用パターンデータを与え、それによる被測
定ＩＣの出力データを読み取り、被測定ＩＣの基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定ＩＣの各入力信号の入力タイミングや振幅などの
入力条件などを変化させて、その出力タイミングや出力
振幅などを試験したりするものである。

【０００３】被測定ＩＣがメモリである場合、その典型
的なＩＣ試験方法は、被測定ＩＣに対してアドレスデー
タと試験用パターンデータとを入力して該パターンデー
タを当該アドレスに書き込み、その後、該アドレスデー
タを入力して当該アドレスからデータを読み出し、先に
書き込んだ試験用パターンデータを期待値データとし
て、読み出したデータが該期待値データに一致するかど
うかをチェックする。そして、被測定ＩＣのアドレスマ
ップに対応するフェイルビットメモリの各アドレスにお
いて、チェック結果（良否を示す“０”又は“１”の１
ビットデータ）を記録する。このようにして、被測定Ｉ
Ｃのアドレスマップに対応するアドレスマップを有する
フェイルビットメモリの各アドレスにおいて、良否を示
す“０”又は“１”の試験結果データがマッピングされ
る。

【０００４】フェイルビットメモリに記憶した良否デー
タ（パス／フェイルデータ）は、目的に応じた更なるＩ
Ｃ解析試験のために利用される。そのようなＩＣ解析試
験として、救済判定解析試験と不良解析試験とがある。

【０００５】救済判定解析試験とは、被測定ＩＣの不良
ビットを救済する目的で、被測定ＩＣの電気的特性の実
試験中に上記のようにフェイルビットメモリのアドレス
空間に不良ビット箇所をマッピングし、マッピング終了
後に即座にフェイルビットメモリを読出して被測定ＩＣ
内の冗長線に不良ビットに係るアドレスを代替的に割り
付けるようにするものである。すなわち、ＩＣの量産ラ
イン上（ＩＣ量産工程）において、オンラインでこれら
の救済判定解析試験を実行し、被測定ＩＣの良、不良の
判定、及び救済可否の判定、それに基づく不良ビットの
救済などを行うのである。救済とは、被測定ＩＣにおい
て不良と判定された或るアドレスの物理的空間を、予備
の（冗長な）物理的空間に代替するように、該ＩＣのア
ドレス入力論理を組替え、該ＩＣの全アドレスを使用可
能な状態とする処理である。なお、予備の（冗長な）物
理的アドレス空間のアドレス数よりも不良アドレス数の
方が少ない場合は救済可能だが、多い場合は救済不能で
ある。このような救済判定解析試験を行なうことによ
り、不良箇所を有するＩＣでも、そのような不良箇所に
は利用可能なアドレスを割り付けないようにすること
で、良い箇所だけに利用可能な全アドレスを割付け、も
って該ＩＣを合格品として、ＩＣ生産の歩留まりを高め
ることができる。従って、ＩＣの量産ライン上において
は、このような救済判定解析試験を行なうことが、最優
先で望まれる。すなわち、一般に、救済判定解析試験
は、ＩＣの量産ラインにおける全数検査の形態で行なわ
れる。

【０００６】一方、不良解析試験とは、フェイルビット
メモリのアドレス空間に不良ビット箇所をマッピングす
ることにとどまらずに、不良の状態を解析し、その原因
の解明等のための解析を行なうものである。この不良解
析試験のためには、フェイルビットメモリの内容のみな
らず、当該試験に使用したアドレスデータ及び試験用パ
ターンデータなどの各種試験パラメータをも使用し、ま
た、解析に要する時間もかかる。この不良解析試験によ
れば、不良箇所がスポット的に生じているのか、面的に
生じているのか、あるいは縦線状または横線状に生じて
いるのか等々の不良形態を解析することができ、もって
不良原因の解明に役立てたり、品質管理や生産工程管理
に役立てるものである。

【０００７】

【発明が解決しようとする課題】従来は、このような不
良解析試験は、ＩＣの量産ラインにおける全数検査の形
態では行なわずに、オフラインで抽出的に行なわれるこ
とがあった。しかし、それでは、品質管理の面で好まし
くない。そこで、不良解析試験をＩＣ量産ラインにおい
て全数検査の形態で行なうことが、品質管理の観点から
望ましいが、そうすると、検査時間がかかるという問題
があった。その場合、従来は、上記救済判定解析試験と
不良解析試験とは別々に行なわれていたので、ＩＣの量
産ラインにおいて両方の試験を行なうとなると、試験の
１サイクルに要する時間が長くなってしまい、ＩＣ量産
効率が悪くなってしまうという問題がある。しかも、従
来は、上記救済判定解析試験と不良解析試験とを全く別
々の試験装置で行なうので、試験装置構成の面でも不経
済であった。

【０００８】特に、不良解析のためには、１個のＩＣチ
ップの解析を行なえば済むというわけではなく、そのＩ
Ｃチップを切り出したウェハ全体にわたる解析を行なう
ことが要求される。そうすると、この不良原因解析のた
めの試験では、例えば或る１つのウェハから生成した全
てのＩＣチップについての不良データ（フェイル）を蓄
積しておく必要がある。１ウェハに数１００個からのＩ
Ｃチップが形成される場合には、蓄積されるデータ量は
膨大なものとなり、このような膨大なデータをすべて取
得するだけでも多大の時間を要し、それを解析するのに
また多大な時間を要するので、従来のように効率の悪い
やり方では、その非効率さが一層深刻な問題となる。

【０００９】本発明は上述の点に鑑みてなされたもので
あり、量産ライン上における試験時（救済判定解析試験
時）に不良解析のための情報をも同時に取得し、その不
良原因の解析をも並行して効率的に行うことのできるＩ
Ｃ試験装置及び方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、所定の試験条件の下で被試験ＩＣデバイスの各
アドレス毎に良否を試験し、各アドレス毎の良否試験結
果を第１のメモリに記憶する主テスタ部と、前記第１の
メモリに記憶した各アドレス毎の良否試験結果に基づ
き、前記被試験ＩＣデバイスにおける不良と判定された
アドレスを救済する処理を行なう救済解析処理部と、前
記主テスタ部から前記所定の試験条件を示すデータと共
に前記各アドレス毎の良否試験結果を取得して、これら
を第２のメモリに記憶し、前記第２のメモリに記憶した
試験条件データ及び良否試験結果に基づき、前記被試験
ＩＣデバイスの不良原因の解析を行なう不良解析部とを
備える。

【００１１】主テスタ部では、被試験ＩＣデバイスの各
アドレス毎の良否判定、つまり周知のパス／フェイルテ
スト、を行なう。各アドレス毎の良否試験結果は、第１
のメモリつまりフェイルビットメモリにビットマップ形
式で記憶される。救済解析処理部では、不良アドレスを
救済する処理を行なう。すなわち、第１のメモリつまり
フェイルビットメモリにマッピングされた良否試験結果
から不良アドレスを判定し、不良と判定されたアドレス
の物理的空間を、予備の（冗長な）物理的空間に代替す
るように、該被試験ＩＣデバイスのアドレス論理を組替
え、該アドレスを使用可能な状態とする。主テスタ部及
び救済解析処理部における処理に並行して処理可能なよ
うに、不良解析部が設けられている。すなわち、不良解
析部における第２のメモリには、前記主テスタ部から前
記所定の試験条件を示すデータと共に前記各アドレス毎
の良否試験結果が取り込まれて、記憶される。そして、
該第２のメモリに記憶した試験条件データ及び良否試験
結果に基づき、前記被試験ＩＣデバイスの不良解析が、
不良解析部において、行なわれる。従って、ＩＣデバイ
スの生産プロセスの一工程において、つまりＩＣ量産ラ
インにおいて、前記主テスタ部及び救済解析処理部によ
る救済判定解析試験を行なっているとき、同時並行し
て、不良解析部による不良解析試験を行なうことができ
る。そして、このとき、主テスタ部による１回の良否試
験結果を救済判定解析試験と不良解析試験の両方で利用
できるので、効率的である。すなわち、不良解析用の良
否試験を別途行わなくてもよく、試験時間の短縮化を図
ることができる。また、不良解析試験は、救済判定解析
試験と同時並行して行なわれるので、ＩＣ量産ライン
は、不良解析試験の進展を待つことなく進行させること
ができるので、この点でも、ＩＣ量産ラインの効率を妨
げることがないので、効果的である。

【００１２】この発明は方法の発明としても実施可能で
ある。すなわち、この発明に係るＩＣ試験方法は、ＩＣ
デバイスの生産プロセスの一工程において、所定の試験
条件の下で被試験ＩＣデバイスの各アドレス毎に良否を
試験し、各アドレス毎の良否試験結果を第１のメモリに
記憶する第１ステップと、前記第１のメモリに記憶した
各アドレス毎の良否試験結果に基づき、前記被試験ＩＣ
デバイスにおける不良と判定されたアドレスを救済する
処理を行なう第２ステップと、前記第１ステップによる
試験に応答して、前記所定の試験条件を示すデータと共
に前記各アドレス毎の良否試験結果を取得して、これら
を第２のメモリに記憶する第３ステップと、前記第２の
メモリに記憶した試験条件データ及び良否試験結果に基
づき、前記被試験ＩＣデバイスの不良解析を、前記第１
及び第２ステップの処理に並行して、行なう第４ステッ
プとを備える。また、本発明はこのような方法をコンピ
ュータ又はＣＰＵ（１又は複数のＣＰＵ）で実現するた
めのプログラムを記憶した記録媒体の形態でも実施可能
である。

【００１３】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、量産ライン上におい
て被測定ＩＣの救済判定解析試験と不良解析試験を同時
に行うことのできるＩＣ試験装置の詳細構成を示す図で
ある。

【００１４】ＩＣ試験装置は大別してテスタ部５０とＩ
Ｃ取付装置７０とから構成される。テスタ部５０は制御
手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。テスタ部５０はこの他にも
種々の構成部品を有するが、本明細書中では必要な部分
のみが示されている。制御手段５１はＩＣ試験装置全体
の制御、運用及び管理等を行うものであり、マイクロプ
ロセッサ構成になっている。従って、図示していない
が、制御手段５１はシステムプログラムを格納するＲＯ
Ｍや各種データ等を格納するＲＡＭ等を有する。

【００１５】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にテスタバス（データ
バス、アドレスバス、制御バス）６Ａを介して接続され
ている。制御手段５１は、直流試験用のデータをＤＣ測
定手段５２に、ファンクション試験開始用のタイミング
データをタイミング発生手段５３に、テストパターン発
生に必要なプログラムや各種データ等をパターン発生手
段５４に出力する。この他にも制御手段５１は各種のデ
ータをテスタバス６Ａを介してそれぞれの構成部品に出
力している。

【００１６】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７の動作速度は、この高速動作クロッ
クＣＬＫによって決定し、被測定ＩＣ７１に対するデー
タ書込及び読出のタイミングはこのタイミング信号ＰＨ
によって決定する。フォーマッタ６０からピンエレクト
ロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフ
ォーマッタ６１から入出力切替手段５８に出力される切
替信号Ｐ６の出力タイミングはタイミング発生手段５３
からのタイミング信号ＰＨに応じて制御される。また、
タイミング発生手段５３は、パターン発生手段５４から
のタイミング切替用制御信号ＣＨを入力し、それに基づ
いて動作周期や位相等を適宜切り替えるようになってい
る。

【００１７】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。

【００１８】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、及びコン
パレータロジック回路６２を含む。データセレクタ５９
は、各種の試験信号作成データ（アドレスデータ・書込
データ）Ｐ１、切替信号作成データＰ５及び期待値デー
タＰ４を記憶したメモリで構成されており、パターン発
生手段５４からのパターンデータをアドレスとして入力
し、そのアドレスに応じた試験信号作成データＰ１及び
切替信号作成データＰ５をフォーマッタ６０及びＩ／Ｏ
フォーマッタ６１に、期待値データＰ４をコンパレータ
ロジック回路６２にそれぞれ出力する。

【００１９】フォーマッタ６０は、データセレクタ５９
からの試験信号作成データ（アドレスデータ・書込デー
タ）Ｐ１をタイミング発生手段５３からのタイミング信
号ＰＨに同期したタイミングで加工して所定の印加波形
を作成し、それを試験信号Ｐ２としてピンエレクトロニ
クス５６のドライバ６４に出力する。Ｉ／Ｏフォーマッ
タ６１はデータセレクタ５９からの切替信号作成データ
Ｐ５をタイミング発生手段５３からのタイミング信号Ｐ
Ｈに同期したタイミングで加工して所定の印加波形を作
成し、それを切替信号Ｐ６として入出力切替手段５８に
出力する。

【００２０】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＦａ
ｉｌをフェイルメモリ５７に出力する。フェイルメモリ
５７はフェイルビットメモリに相当するもので、ファン
クション試験においてコンパレータロジック回路６２に
よってフェイル（ＦＡＩＬ）と判定されたかどうか（つ
まり良否）を、各アドレス毎にビットマップ形式で記憶
するものである。

【００２１】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。アナログコンパレータ６５はＩＣ取付装置７０のそ
れぞれの入出力端子に対して１個ずつ設けられており、
入出力切替手段５８を介してドライバ６４といずれか一
方が接続されるようになっている。入出力切替手段５８
は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応じ
てドライバ６４及びアナログコンパレータ６５のいずれ
か一方と、ＩＣ取付装置７０の入出力端子との間の接続
状態を切り替えるものである。

【００２２】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。アナログコンパレータ
６５は、被測定ＩＣ７１のデータ出力端子から入出力切
替手段５８を介して出力される信号を入力し、基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ
３としてコンパレータロジック回路６２に出力する。通
常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基
準電圧ＶＯＬ用の２つのコンパレータから構成される
が、図では省略してある。

【００２３】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＦａ
ｉｌをパターン発生手段５４からのアドレス信号ＡＤに
対応したアドレス位置にタイミング発生手段５３からの
高速動作クロックＣＬＫのタイミングで記憶するもので
ある。フェイルメモリ５７は被測定ＩＣ７１が不良だと
判定された場合にその不良箇所などを詳細に解析する場
合に用いられるものである。このフェイルメモリ５７に
記憶されたパス／フェイルデータＦａｉｌは制御手段５
１によって読み出され、所定の救済判定解析試験が実行
される。なお、救済判定解析試験は、制御手段５１で行
なってもよいし、図示していないデータ処理用の装置を
使用して行なってもよい。

【００２４】不良解析試験のために、解析データメモリ
部６８とＣＰＵ６６とハードディスクドライブ装置（Ｈ
ＤＤ）６７とからなる解析データ取得手段が設けられ、
さらにこの解析データ取得手段によって取得された解析
データに基づいて被測定ＩＣ７１の不良解析を行う解析
用ワークステーション６９が別個に設けられる。解析デ
ータメモリ部６８には、コンパレータロジック回路６２
から出力されるパス／フェイルデータＦａｉｌが入力さ
れ、記憶される。

【００２５】解析データ取得手段は、フェイルメモリ５
７と並列的に設けられた解析データメモリ部６８に、救
済判定解析試験のために得られた上記パス／フェイルデ
ータＦａｉｌを記憶すると同時に、不良解析試験用の各
種データをも記憶する。すなわち、解析データメモリ部
６８は、コンパレータロジック回路６２から出力される
パス／フェイルデータＦａｉｌはもちろん、プログラム
カウント値ＰＣ、パターン発生手段５４から被測定ＩＣ
に印加されるアドレスＰＧＡＤ、被測定ＩＣ７１から出
力されるであろう期待値データＥｘｐＤａｔａなどを、
試験条件（試験速度や試験パターン）そのままの条件に
て取得し、記憶する。この解析データメモリ部６８は、
フェイルメモリ５７と同等のメモリ容量又はそれ以上の
容量を有し、量産試験時には多数個にわたるＩＣの測定
結果データを取得し、記憶することが可能である。ＣＰ
Ｕ６６は量産試験時において解析データメモリ部６８に
解析データが取得された後に、解析データメモリ部６８
をコンパレータロジック回路６２から切り離し、解析デ
ータメモリ部６８に蓄積された解析データをファイル化
してＨＤＤ６７に記憶し、解析用ワークテスーション６
９にその解析データを転送する。ＣＰＵ６６は、解析デ
ータメモリ部６８に取り込まれた解析データを短時間の
うちにファイル化し、解析用ワークステーション６９に
データを転送して、次の被測定ＩＣの解析データ取得テ
ストまでにこれらの処理を終えるように動作する。これ
によって、量産試験時のスループットは低下することな
く、解析データを取得が可能となる。また、フェイルメ
モリ５７は救済判定解析試験処理に専用することができ
るので、必要以上の容量を確保する必要がなく、また、
時間的にもそれほど拘束されない。解析データメモリ部
６８には、全ウェハーのデータを記憶することができる
ので、ウェハー毎の不良解析を行うことができる。ま
た、解析データメモリ部６８にロット毎のデータを記憶
すればロット毎の不良解析を行ったりすることができ、
ロット不良解析又は歩留り向上の手段として有効とな
る。なお、従来のＩＣ試験装置は被測定ＩＣの試験が主
目的であったが、この実施の形態に係るＩＣ試験装置に
よれば、量産解析が可能なので、ＩＣ試験装置を用いて
新しいＩＣの開発を行うこともでき、その開発時間の短
縮化を図ることができるという効果もある。

【００２６】以下、この実施の形態に係るＩＣ試験装置
の動作を図２のタイミングチャートを用いて説明する。
図２（Ａ）は従来技術において救済判定解析試験と不良
解析試験をそれぞれ別々のタイミングで行う場合の処理
動作例を示すものであり、図２（Ｂ）は本発明に従って
救済判定解析試験と不良解析試験を同時に行う場合の処
理動作例を示すものである。図２（Ａ）のように救済判
定解析試験と不良解析試験とを同じＩＣ試験装置で別々
のタイミングで行う場合、図２（Ａ）から明らかなよう
に、１回のチップテストに要する時間はそれぞれの試験
時間の合計となり、大幅な試験時間の短縮化には繋がら
ない。ただ、ＩＣ試験装置を不良解析用の装置に一々交
換しなくてもよいので、その交換に要する時間を短縮化
することが可能である。一方、本発明のＩＣ試験装置の
ように、救済判定解析試験と不良解析試験とを同時に行
う場合には、１回のチップテストに要する時間が半減
し、約２倍の速度でチップテストを行うことが可能とな
る。例えば、解析データ取得テストが開始してから解析
用ワークステーション６９に解析データを転送し終える
までの時間、すなわち解析データ処理時間は、図２
（Ａ）の場合も図２（Ｂ）の場合も同じであるが、図２
（Ｂ）の場合には、この解析データ処理時間内に救済判
定解析試験も同時に行っているので、次の解析データ取
得テストの開始時点を早めることができ、結果的に全体
的な試験処理のスループットを向上することが可能とな
る。

【００２７】次に、不良解析試験の処理手順の一例につ
いて説明する。図３は、本実施例のにおける一手法とし
ての不良解析処理を行うためのフローチャート例であ
る。ステップＳ１は、テスタ部５０で行なわれるテスト
を一括して示している。ステップＳ２では、テスタ部５
０からパス／フェイルデータＦａｉｌを取得し、解析デ
ータメモリ部６８に記憶する。ステップＳ３では、１乃
至複数の特定の不良モードを検出するためのアルゴリズ
ムを選定する。ここで、不良モードとは、欠陥等特定の
不良を有するＩＣデバイスを所定の条件で試験した場合
に現れる不良ビット固有の分布状態のことをいう。経験
的に不良原因によって異なる分布状態を示すことが知ら
れているので、不良分布がどの不良モードに該当するか
が判れば、経験的に不利よう原因が判る。例えば、不良
モードの種類には、着目している不良ビットの前後に不
良ビットが存在しない単独ビット不良、不良ビットが連
続２ビット存在するペアビット不良、不良ビットが３ビ
ット以上連続しているライン性不良（データ線不良、も
しくはワード線不良）などがある。

【００２８】ステップＳ４では、選定された特定の不良
モードに該当する不良ビットデータ（パス／フェイルデ
ータＦａｉｌ）を解析データメモリ部６８から抽出す
る。ステップＳ５では、選定された特定の不良モードに
該当する不良ビットデータ以外の不良ビットデータ（パ
ス／フェイルデータＦａｉｌ）を解析データメモリ部６
８から抽出する。ステップＳ６では、選定した不良モー
ドに該当する解析対象となる不良ビットデータ（パス／
フェイルデータＦａｉｌ）についての解析試験範囲、試
験パターンデータ、入力レベル／データ、出力判定条件
等の各種試験条件を設定する。ステップＳ７では、上記
設定した試験条件に従う不良解析試験を実施する。解析
試験の結果から、不良ビットデータの試験範囲における
不良ビットの増減、特定の不良モードとの一致／不一致
等を比較検出し、所望の結果が得られれば不良解析を終
了する（ステップＳ８のＯＫ）。所望の結果が得られな
ければ必要に応じ、新たな解析試験条件を設定して解析
試験を継続する（ステップＳ８のＮＧ）。

【００２９】

【発明の効果】本発明によれば、量産ライン上における
試験時（救済判定解析試験時）に不良解析のための情報
をも同時に取得することができ、その不良原因の解析を
効率的に行うことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係る量産ライン上において被測定Ｉ
Ｃの救済判定解析試験と不良解析試験を同時に行うこと
のできるＩＣ試験装置の詳細構成を示す図。

【図２】 本発明に係るＩＣ試験装置において、救済判
定解析試験と不良解析試験をそれぞれ別々のタイミング
で行う場合の処理動作例と、救済判定解析試験と不良解
析試験を同時に行う場合の処理動作例のタイミングチャ
ートを示す図。

【図３】 不良解析試験の処理手順の一例を示すフロー
チャート。

【符号の説明】

５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７，５７ａ〜５７ｄ…フェイルメモリ、５８…入
出力切替手段、５９…データセレクタ、６０…フォーマ
ッタ、６１…Ｉ／Ｏフォーマッタ、６２…コンパレータ
ロジック回路、６３Ｐ…パス／フェイルレジスタ、６４
…ドライバ、６５…アナログコンパレータ、６６…ＣＰ
Ｕ、６７…ハードディスクドライブ装置、６８…解析デ
ータメモリ部、６９…解析用ワークステーション、６Ａ
…テスタバス、７０…ＩＣ取付装置、７１…被測定ＩＣ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 望月 正明 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所定の試験条件の下で被試験ＩＣデバイ
   スの各アドレス毎に良否を試験し、各アドレス毎の良否
   試験結果を第１のメモリに記憶する主テスタ部と、 前記第１のメモリに記憶した各アドレス毎の良否試験結
   果に基づき、前記被試験ＩＣデバイスにおける不良と判
   定されたアドレスを救済する処理を行なう救済解析処理
   部と、 前記主テスタ部から前記所定の試験条件を示すデータと
   共に前記各アドレス毎の良否試験結果を取得して、これ
   らを第２のメモリに記憶し、前記第２のメモリに記憶し
   た試験条件データ及び良否試験結果に基づき、前記被試
   験ＩＣデバイスの不良原因の解析を行なう不良解析部と
   を備えたＩＣ試験装置。
2. 【請求項２】 前記被試験ＩＣデバイスは、予備の冗長
   アドレス空間を具備しており、前記救済解析処理部は、
   不良と判定されたアドレスの物理的空間を該予備のアド
   レス空間に代替するように、該被試験ＩＣデバイスのア
   ドレス論理を組み替えることにより、該アドレスを利用
   可能にするものである請求項１に記載のＩＣ試験装置。
3. 【請求項３】 前記第２のメモリに、複数の被試験ＩＣ
   デバイスについての前記試験条件データ及び良否試験結
   果を蓄積し、前記不良解析部では、該第２のメモリに蓄
   積した同一ウェハから生産された複数の被試験ＩＣデバ
   イスについての試験結果に基づいて、被試験ＩＣデバイ
   スの不良解析を行なう請求項１又は２に記載のＩＣ試験
   装置。
4. 【請求項４】 前記主テスタ部は、 前記被試験ＩＣデバイスに対してアドレスを指定して該
   指定したアドレスに対して試験パターンデータを書き込
   むステップと、 前記被試験ＩＣデバイスに対してアドレスを指定して該
   指定したアドレスからデータを読み出すステップと、 読み出したデータと所定の期待データとを比較すること
   で前記指定したアドレスの良否を判定するステップとを
   含む試験シーケンスを実行し、その結果を前記第１のメ
   モリに記憶するものである請求項１乃至３のいずれかに
   記載のＩＣ試験装置。
5. 【請求項５】 ＩＣデバイスの生産プロセスの一工程に
   おいて、所定の試験条件の下で被試験ＩＣデバイスの各
   アドレス毎に良否を試験し、各アドレス毎の良否試験結
   果を第１のメモリに記憶する第１ステップと、 前記第１のメモリに記憶した各アドレス毎の良否試験結
   果に基づき、前記被試験ＩＣデバイスにおける不良と判
   定されたアドレスを救済する処理を行なう第２ステップ
   と、 前記第１ステップによる試験に応答して、前記所定の試
   験条件を示すデータと共に前記各アドレス毎の良否試験
   結果を取得して、これらを第２のメモリに記憶する第３
   ステップと、 前記第２のメモリに記憶した試験条件データ及び良否試
   験結果に基づき、前記被試験ＩＣデバイスの不良解析
   を、前記第１及び第２ステップの処理に並行して、行な
   う第４ステップとを備えたＩＣ試験方法。
6. 【請求項６】 前記第２のメモリには、複数の被試験Ｉ
   Ｃデバイスについての前記試験条件データ及び良否試験
   結果を蓄積し、 前記第４ステップでは、該第２のメモリに蓄積した同一
   ウェハから生産された複数の被試験ＩＣデバイスについ
   ての試験結果に基づいて、被試験ＩＣデバイスの不良解
   析を行なう請求項５に記載のＩＣ試験方法。
7. 【請求項７】 コンピュータにより実行されるＩＣ試験
   用のプログラムの命令群を内容として記憶している、機
   械読み取り可能な記録媒体であって、前記プログラム
   が、 所定の試験条件の下で被試験ＩＣデバイスの各アドレス
   毎に良否を試験し、各アドレス毎の良否試験結果を第１
   のメモリに記憶する第１手段と、 前記第１のメモリに記憶した各アドレス毎の良否試験結
   果に基づき、前記被試験ＩＣデバイスにおける不良と判
   定されたアドレスを救済する処理を行なう第２手段と、 前記第１手段による試験に応答して、前記所定の試験条
   件を示すデータと共に前記各アドレス毎の良否試験結果
   を引き出し、これらを第２のメモリに記憶する第３手段
   とを具備し、前記第２メモリは複数の被試験ＩＣデバイ
   スについての試験条件データ及び良否試験結果を蓄積し
   得るものであり、該第２のメモリの記憶内容に基づき被
   試験ＩＣデバイスの不良解析が行なわれる記録媒体。
8. 【請求項８】 前記プログラムが、更に、前記第２のメ
   モリに記憶した試験条件データ及び良否試験結果に基づ
   き、前記被試験ＩＣデバイスの不良解析を、前記第１及
   び第２手段の処理に並行して、行なう第４手段を具備す
   る請求項７に記載の記録媒体。