JPH07153298A - フェイルデータ処理装置 - Google Patents
フェイルデータ処理装置Info
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- JPH07153298A JPH07153298A JP5325923A JP32592393A JPH07153298A JP H07153298 A JPH07153298 A JP H07153298A JP 5325923 A JP5325923 A JP 5325923A JP 32592393 A JP32592393 A JP 32592393A JP H07153298 A JPH07153298 A JP H07153298A
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- JP
- Japan
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- fail
- memory
- data
- fail data
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Abstract
(57)【要約】
【目的】 本発明の目的は、フェイルデータの処理時間
の短縮を図ることにある。 【構成】 フェイルメモリが半導体記憶部３１１〜３１
４に結合され、この半導体記憶部３１１〜３１４の記憶
情報がプロセッサ４１１〜４１４に読込まれて並列処理
される構成とすることにより、フェイルデータの高速転
送、及び処理時間の短縮を図る。
の短縮を図ることにある。 【構成】 フェイルメモリが半導体記憶部３１１〜３１
４に結合され、この半導体記憶部３１１〜３１４の記憶
情報がプロセッサ４１１〜４１４に読込まれて並列処理
される構成とすることにより、フェイルデータの高速転
送、及び処理時間の短縮を図る。
Description
【０００１】
【産業上の利用分野】本発明は、フェイルビットマップ
解析によるメモリ評価技術、さらには、フェイルビット
マップ解析のための情報処理装置に関する。
解析によるメモリ評価技術、さらには、フェイルビット
マップ解析のための情報処理装置に関する。
【０００２】
【従来の技術】半導体メモリの評価において、フェイル
ビットマップによる不良解析は非常に重要な手法の一つ
とされる。半導体メモリのセルはマトリックス状に規則
正しく配置され、それぞれのメモリセルは、外部から入
力されるアドレスと１対１で対応しており、通常の評価
では、あるアドレスに書込んだ情報を読出し、その出力
データと期待値とが一致するか否かで判定される。フェ
イルビットマップはそのような判定結果をそれぞれのメ
モリセルに対応する位置に表示したものであり、不良解
析を視覚的に示す有力な解析手段とされる。
ビットマップによる不良解析は非常に重要な手法の一つ
とされる。半導体メモリのセルはマトリックス状に規則
正しく配置され、それぞれのメモリセルは、外部から入
力されるアドレスと１対１で対応しており、通常の評価
では、あるアドレスに書込んだ情報を読出し、その出力
データと期待値とが一致するか否かで判定される。フェ
イルビットマップはそのような判定結果をそれぞれのメ
モリセルに対応する位置に表示したものであり、不良解
析を視覚的に示す有力な解析手段とされる。
【０００３】フェイルメモリを用いた従来のメモリ検査
においては、先ずフェイルメモリにフェイルデータを書
込み、しかる後に、ワークステーションなどで、フェイ
ルメモリから半導体メモリの不良判定結果を読出し、欠
陥救済のアルゴリズムの対象となる規模まで重ね合せる
処理をしたり、また、解析手段においては、半導体メモ
リを構成するメモリセルの物理的配置に対応するように
再配置したり、不良ビットの分布状態をマクロ的に観測
可能とするため複数ビットを縮約する等の処理を行って
いる。
においては、先ずフェイルメモリにフェイルデータを書
込み、しかる後に、ワークステーションなどで、フェイ
ルメモリから半導体メモリの不良判定結果を読出し、欠
陥救済のアルゴリズムの対象となる規模まで重ね合せる
処理をしたり、また、解析手段においては、半導体メモ
リを構成するメモリセルの物理的配置に対応するように
再配置したり、不良ビットの分布状態をマクロ的に観測
可能とするため複数ビットを縮約する等の処理を行って
いる。
【０００４】尚、フェイルビットマップによる不良解析
手法について記載された文献の例としては、「Ｐｒｏ
ｃ．ＩＥＥＥ’９０ ＩＣＭＴＳ Ｖｏｌ３ Ｍａｒｃ
ｈ １９９０ Ｐ１７５」がある。
手法について記載された文献の例としては、「Ｐｒｏ
ｃ．ＩＥＥＥ’９０ ＩＣＭＴＳ Ｖｏｌ３ Ｍａｒｃ
ｈ １９９０ Ｐ１７５」がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、大量のフェイルデータを処理する場
合、フェイルデータをハードディスク等に格納し、それ
を読出してプロセッサで処理するようにしていたため、
半導体メモリの大容量化に伴うデータ量の増大により、
解析結果が得られるまでの時間が長くなる傾向にある。
それについて本発明者が検討したところ、データ処理に
要する時間のほとんどが、フェイルデータの転送時間に
よって占められており、そのことが、不良解析処理の結
果を得るまでの時間短縮を疎外する主たる要因とされる
のが見出された。
来技術においては、大量のフェイルデータを処理する場
合、フェイルデータをハードディスク等に格納し、それ
を読出してプロセッサで処理するようにしていたため、
半導体メモリの大容量化に伴うデータ量の増大により、
解析結果が得られるまでの時間が長くなる傾向にある。
それについて本発明者が検討したところ、データ処理に
要する時間のほとんどが、フェイルデータの転送時間に
よって占められており、そのことが、不良解析処理の結
果を得るまでの時間短縮を疎外する主たる要因とされる
のが見出された。
【０００６】本発明の目的は、フェイルデータの処理時
間の短縮を図ることにある。
間の短縮を図ることにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、フェイルデータを保持するため
のフェイルメモリに結合され、このフェイルメモリに記
憶されたフェイルデータを取込むための半導体記憶手段
と、この半導体記憶手段の記憶情報を読込んでフェイル
データの並列処理可能な複数のプロセッサとを含んでフ
ェイルデータ処理装置を構成する。
のフェイルメモリに結合され、このフェイルメモリに記
憶されたフェイルデータを取込むための半導体記憶手段
と、この半導体記憶手段の記憶情報を読込んでフェイル
データの並列処理可能な複数のプロセッサとを含んでフ
ェイルデータ処理装置を構成する。
【００１０】
【作用】上記した手段によれば、上記フェイルメモリが
上記半導体記憶手段に結合され、この半導体記憶手段の
記憶情報が上記プロセッサに読込まれて処理されること
は、フェイルメモリから上記半導体記憶手段へのフェイ
ルデータの転送、及び上記半導体記憶手段から上記プロ
セッサへのフェイルデータの転送において、ハードディ
スクなどの記憶媒体の介在を不要とし、このことが、フ
ェイルデータ転送時間の短縮化を達成する。そして、上
記複数のプロセッサによって、フェイルデータの並列処
理を行うことは、フェイルデータ処理時間の短縮化を達
成する。
上記半導体記憶手段に結合され、この半導体記憶手段の
記憶情報が上記プロセッサに読込まれて処理されること
は、フェイルメモリから上記半導体記憶手段へのフェイ
ルデータの転送、及び上記半導体記憶手段から上記プロ
セッサへのフェイルデータの転送において、ハードディ
スクなどの記憶媒体の介在を不要とし、このことが、フ
ェイルデータ転送時間の短縮化を達成する。そして、上
記複数のプロセッサによって、フェイルデータの並列処
理を行うことは、フェイルデータ処理時間の短縮化を達
成する。
【００１１】
【実施例】図１には本発明にかかる情報処理装置が適用
されたメモリ検査装置が示される。
されたメモリ検査装置が示される。
【００１２】図１に示されるように、このメモリ検査装
置は、検査対象メモリ（ＤＵＴ）１２のプロービング試
験や直流特性試験（ＤＣテスト）及び交流特性試験（Ａ
Ｃテスト）などを行うための測定器１５、検査対象メモ
リ１２への書込み用検査データＤｉと当該メモリ１２か
ら読出されたデータＤｏとを比較する比較回路１３、こ
の比較回路１３の出力を格納するためのフェイルメモリ
部４０、各部の動作を制御するためのコントローラ１
０、このコントローラ１０に対してフェイルデータ収集
等に関する各種条件を設定するための条件設定部２０、
上記検査対象メモリ１２に対して、それの動作電源Ｖｃ
ｃや書込みのための高電圧Ｖｐｐを必要に応じて供給す
るための電源部１４、上記フェイルメモリ部４０に格納
されたフェイルデータを解析するためのフェイル解析部
３１、その解析結果を表示するための表示部３２を含
む。
置は、検査対象メモリ（ＤＵＴ）１２のプロービング試
験や直流特性試験（ＤＣテスト）及び交流特性試験（Ａ
Ｃテスト）などを行うための測定器１５、検査対象メモ
リ１２への書込み用検査データＤｉと当該メモリ１２か
ら読出されたデータＤｏとを比較する比較回路１３、こ
の比較回路１３の出力を格納するためのフェイルメモリ
部４０、各部の動作を制御するためのコントローラ１
０、このコントローラ１０に対してフェイルデータ収集
等に関する各種条件を設定するための条件設定部２０、
上記検査対象メモリ１２に対して、それの動作電源Ｖｃ
ｃや書込みのための高電圧Ｖｐｐを必要に応じて供給す
るための電源部１４、上記フェイルメモリ部４０に格納
されたフェイルデータを解析するためのフェイル解析部
３１、その解析結果を表示するための表示部３２を含
む。
【００１３】上記検査対象メモリ１２の種類や記憶容量
等によって検査条件が異なるため、条件設定部２０によ
って、上記検査対象メモリ１２の種類や記憶容量等に応
じた適切な検査条件の設定が行えるようになっている。
特に制限されないが、そのような条件設定部２０には、
キーボード等が適用される。
等によって検査条件が異なるため、条件設定部２０によ
って、上記検査対象メモリ１２の種類や記憶容量等に応
じた適切な検査条件の設定が行えるようになっている。
特に制限されないが、そのような条件設定部２０には、
キーボード等が適用される。
【００１４】特に制限されないが、上記コントローラ１
０には、所定のプログラムを実行することによって各部
の動作制御のためのコントロール信号ＣＮＴや、アドレ
ス信号Ａｉ（ｎ）、さらには検査データＤｉを生成する
ためのプロセッサが適用される。そのようなコントロー
ラ１０によって生成される動作タイミング信号の一つと
して、リードライト信号Ｒ／Ｗ＊（＊はローアクティブ
を示す）が生成されるようになっており、このリードラ
イト信号Ｒ／Ｗ＊がローレベルの場合に検査対象メモリ
１２への検査データＤｉの書込みが行われるようになっ
ている。この検査データＤｉは、フェイル試験のため比
較回路１３へも伝達されるようになっている。また、上
記コントローラ１０によってメモリアドレス信号Ａｉ
（ｎ）が生成され、それが、上記検査対象メモリ１２、
フェイルメモリ部４０へ伝達されるようになっている。
０には、所定のプログラムを実行することによって各部
の動作制御のためのコントロール信号ＣＮＴや、アドレ
ス信号Ａｉ（ｎ）、さらには検査データＤｉを生成する
ためのプロセッサが適用される。そのようなコントロー
ラ１０によって生成される動作タイミング信号の一つと
して、リードライト信号Ｒ／Ｗ＊（＊はローアクティブ
を示す）が生成されるようになっており、このリードラ
イト信号Ｒ／Ｗ＊がローレベルの場合に検査対象メモリ
１２への検査データＤｉの書込みが行われるようになっ
ている。この検査データＤｉは、フェイル試験のため比
較回路１３へも伝達されるようになっている。また、上
記コントローラ１０によってメモリアドレス信号Ａｉ
（ｎ）が生成され、それが、上記検査対象メモリ１２、
フェイルメモリ部４０へ伝達されるようになっている。
【００１５】検査対象メモリ１２に書込まれたデータ
は、コントローラ１０によってリードライト信号Ｒ／Ｗ
＊がハイレベルにされることによって読出されて比較回
路１３に伝達される。するとこの比較回路１３におい
て、検査対象メモリ１２への書込みデータＤｉと、当該
メモリ１２から実際に読出されたデータＤｏとのビット
単位の比較が行われ、その比較において、両者が一致し
ていたなら当該比較回路１３の論理出力Ｄｆｉはローレ
ベルとされ、不一致ならばそれがハイレベルとされる。
そのような比較結果が、リアルタイムでフェイルメモリ
部４０に取込まれる。
は、コントローラ１０によってリードライト信号Ｒ／Ｗ
＊がハイレベルにされることによって読出されて比較回
路１３に伝達される。するとこの比較回路１３におい
て、検査対象メモリ１２への書込みデータＤｉと、当該
メモリ１２から実際に読出されたデータＤｏとのビット
単位の比較が行われ、その比較において、両者が一致し
ていたなら当該比較回路１３の論理出力Ｄｆｉはローレ
ベルとされ、不一致ならばそれがハイレベルとされる。
そのような比較結果が、リアルタイムでフェイルメモリ
部４０に取込まれる。
【００１６】フェイルメモリ部４０は、特に制限されな
いが、フェイルメモリ４２と、このフェイルメモリ４２
へのデータ書込み、及び読出しのための制御機能等を有
するメモリ制御部４１とを含む。このフェイルメモリ４
２は、特に制限されないが、複数のフェイルメモリＦＭ
１，ＦＭ２・・・ＦＭｎを含む。この複数のフェイルメ
モリＦＭ１，ＦＭ２・・・ＦＭｎのアドレス制御は、メ
モリ制御部４１から出力されるフェイルメモリアドレス
信号Ａｊによって行われる。
いが、フェイルメモリ４２と、このフェイルメモリ４２
へのデータ書込み、及び読出しのための制御機能等を有
するメモリ制御部４１とを含む。このフェイルメモリ４
２は、特に制限されないが、複数のフェイルメモリＦＭ
１，ＦＭ２・・・ＦＭｎを含む。この複数のフェイルメ
モリＦＭ１，ＦＭ２・・・ＦＭｎのアドレス制御は、メ
モリ制御部４１から出力されるフェイルメモリアドレス
信号Ａｊによって行われる。
【００１７】ここで、従来方式に従えば、比較回路１３
での比較結果が、フェイルメモリ４２に書込まれ、後の
不良解析処理において、当該フェイルメモリ４２の記憶
内容を、データファイルとしてハードディスク等に取込
んだ後、それをワークステーションなどで処理すること
によって、データの物理的な再配置、及び縮約等により
目的の状態とされる。しかしその場合には、検査対象メ
モリの大容量化に伴うフェイルデータ量増大により、ハ
ードディスクへの情報書込みや読出しに時間がかかるこ
となどから、解析結果が得られるまでに、どうしても時
間がかかってしまう。
での比較結果が、フェイルメモリ４２に書込まれ、後の
不良解析処理において、当該フェイルメモリ４２の記憶
内容を、データファイルとしてハードディスク等に取込
んだ後、それをワークステーションなどで処理すること
によって、データの物理的な再配置、及び縮約等により
目的の状態とされる。しかしその場合には、検査対象メ
モリの大容量化に伴うフェイルデータ量増大により、ハ
ードディスクへの情報書込みや読出しに時間がかかるこ
となどから、解析結果が得られるまでに、どうしても時
間がかかってしまう。
【００１８】そこで、本実施例では、情報転送時間の短
縮化、不良解析時間の短縮化、さらには検査コストの低
減を図るため、上記フェイルメモリに結合された半導体
記憶手段と、この半導体記憶手段の記憶情報を読込んで
フェイルデータの並列処理可能な複数のプロセッサとを
含んで成るフェイル解析部３１が設けられている。
縮化、不良解析時間の短縮化、さらには検査コストの低
減を図るため、上記フェイルメモリに結合された半導体
記憶手段と、この半導体記憶手段の記憶情報を読込んで
フェイルデータの並列処理可能な複数のプロセッサとを
含んで成るフェイル解析部３１が設けられている。
【００１９】図２には上記フェイル解析部３１の構成が
模式的に示されている。
模式的に示されている。
【００２０】図２に示されるように、このフェイル解析
部３１は、特に制限されないが、半導体記憶手段とされ
る４個の半導体記憶部３１１〜３１４と、それに対応し
て配置された４個のプロセッサ４１１〜４１４とを含
む。上記半導体記憶部３１１〜３１４は、特に制限され
ないが、ＲＡＭ（ランダム・アクセス・メモリ）とさ
れ、上記フェイルメモリＦＭ１〜ＦＭｎに対応して配置
される。尚、この半導体記憶部３１１〜３１４は、物理
的に別個のメモリであっても良いし、又は物理的に一つ
のメモリとされるものを、システムのアドレスマッピン
グにより４つの記憶エリアに分割されたものであっても
良いが、処理の高速化を図るには、ダイナミック型ＲＡ
Ｍよりも高速動作が可能なスタティック型ＲＡＭを適用
したほうが良い。上記４個の半導体記憶部３１１〜３１
４は、適宜のインタフェースケーブル等を介して、上記
フェイルメモリ部４０に結合されている。そのため、上
記フェイルメモリ部４０から上記半導体記憶部３１１〜
３１４へのフェイルデータ転送において、ディスク等を
介在させることなく、高速に行うことができる。本実施
例においては、特に制限されないが、上記４個の半導体
記憶部３１１〜３１４には、検査対象メモリのチップ単
位のフェイルマップ４２０が書込まれるようになってい
る。つまり、上記４個の半導体記憶部３１１〜３１４に
は、同一のフェイルデータが書込まれる。
部３１は、特に制限されないが、半導体記憶手段とされ
る４個の半導体記憶部３１１〜３１４と、それに対応し
て配置された４個のプロセッサ４１１〜４１４とを含
む。上記半導体記憶部３１１〜３１４は、特に制限され
ないが、ＲＡＭ（ランダム・アクセス・メモリ）とさ
れ、上記フェイルメモリＦＭ１〜ＦＭｎに対応して配置
される。尚、この半導体記憶部３１１〜３１４は、物理
的に別個のメモリであっても良いし、又は物理的に一つ
のメモリとされるものを、システムのアドレスマッピン
グにより４つの記憶エリアに分割されたものであっても
良いが、処理の高速化を図るには、ダイナミック型ＲＡ
Ｍよりも高速動作が可能なスタティック型ＲＡＭを適用
したほうが良い。上記４個の半導体記憶部３１１〜３１
４は、適宜のインタフェースケーブル等を介して、上記
フェイルメモリ部４０に結合されている。そのため、上
記フェイルメモリ部４０から上記半導体記憶部３１１〜
３１４へのフェイルデータ転送において、ディスク等を
介在させることなく、高速に行うことができる。本実施
例においては、特に制限されないが、上記４個の半導体
記憶部３１１〜３１４には、検査対象メモリのチップ単
位のフェイルマップ４２０が書込まれるようになってい
る。つまり、上記４個の半導体記憶部３１１〜３１４に
は、同一のフェイルデータが書込まれる。
【００２１】上記半導体記憶部３１１〜３１４は、それ
ぞれ対応するプロセッサ４１１〜４１４のプロセッサバ
スに結合されており、当該プロセッサ４１１〜４１４に
よって、対応する半導体記憶部３１１〜３１４のメモリ
アクセスが可能とされる。従って、半導体記憶部３１１
〜３１４から、それぞれ対応するプロセッサ４１１〜４
１４へのデータ転送（データ読込み）は、高速に行われ
る。当然ながらこの半導体記憶部３１１〜３１４から、
それぞれ対応するプロセッサ４１１〜４１４へのデータ
転送においても、ディスク等の介在は不要とされる。
ぞれ対応するプロセッサ４１１〜４１４のプロセッサバ
スに結合されており、当該プロセッサ４１１〜４１４に
よって、対応する半導体記憶部３１１〜３１４のメモリ
アクセスが可能とされる。従って、半導体記憶部３１１
〜３１４から、それぞれ対応するプロセッサ４１１〜４
１４へのデータ転送（データ読込み）は、高速に行われ
る。当然ながらこの半導体記憶部３１１〜３１４から、
それぞれ対応するプロセッサ４１１〜４１４へのデータ
転送においても、ディスク等の介在は不要とされる。
【００２２】図３には本実施例装置による処理の流れが
示される。
示される。
【００２３】図３の流れに従えば、検査対象メモリ１２
がウェーハ状態、若しくはチップ状態で、測定器１５に
よって、プロービング試験が行われる（ステップＳ３
１）。この試験は、チップのボンディングパッドに探針
を機械的に接触させて電気的特性を測定することによっ
て可能とされる。この試験で良品とされたものが次工程
へ回される。次に、測定器１５によってＤＣテスト、Ａ
Ｃテストが行われる（ステップＳ３２）。ＤＣテストで
は、検査対象メモリ１２の外部端子や、この外部端子を
通過する電流が直流的に測定される。また、ＡＣテスト
では、検査対象メモリ１２の入出力端子間の伝搬遅延時
間、出力波形の遷移時間、セットアップ時間、ホールド
時間、最小クロックパルス幅、最大クロック周波数など
が、測定器１５によって測定される。そのようなテスト
が終了された後に、パス／フェイルの判定及びフェイル
アドレスの取得が行われる（ステップＳ３３）。本実施
例では、複数のプロセッサ４１１〜４１４が設けられ、
それによって、フェイルデータについての複数種類の処
理の並列実行が可能とされる。特に制限されないが、本
実施例装置でのフェイルデータについての処理は、縮約
等のデータ処理（ステップＳ３４）と、不良モードの分
類（ステップＳ３６）に大別される。
がウェーハ状態、若しくはチップ状態で、測定器１５に
よって、プロービング試験が行われる（ステップＳ３
１）。この試験は、チップのボンディングパッドに探針
を機械的に接触させて電気的特性を測定することによっ
て可能とされる。この試験で良品とされたものが次工程
へ回される。次に、測定器１５によってＤＣテスト、Ａ
Ｃテストが行われる（ステップＳ３２）。ＤＣテストで
は、検査対象メモリ１２の外部端子や、この外部端子を
通過する電流が直流的に測定される。また、ＡＣテスト
では、検査対象メモリ１２の入出力端子間の伝搬遅延時
間、出力波形の遷移時間、セットアップ時間、ホールド
時間、最小クロックパルス幅、最大クロック周波数など
が、測定器１５によって測定される。そのようなテスト
が終了された後に、パス／フェイルの判定及びフェイル
アドレスの取得が行われる（ステップＳ３３）。本実施
例では、複数のプロセッサ４１１〜４１４が設けられ、
それによって、フェイルデータについての複数種類の処
理の並列実行が可能とされる。特に制限されないが、本
実施例装置でのフェイルデータについての処理は、縮約
等のデータ処理（ステップＳ３４）と、不良モードの分
類（ステップＳ３６）に大別される。
【００２４】上記縮約処理では、不良ビットの分布状態
をマクロ的に観測可能とするため、隣接する複数ビット
単位で、それらデータの論理和が求められることにより
フェイルデータが縮約される（ステップＳ３４）。例え
ば、隣接する４ビット単位でそれらデータの論理和を得
るようにすれば、４ビット縮約が可能とされ、その結
果、情報量は１／４に縮約される。そしてそのような縮
約結果が、表示、あるいはプリントアウトされる（ステ
ップＳ３５）。
をマクロ的に観測可能とするため、隣接する複数ビット
単位で、それらデータの論理和が求められることにより
フェイルデータが縮約される（ステップＳ３４）。例え
ば、隣接する４ビット単位でそれらデータの論理和を得
るようにすれば、４ビット縮約が可能とされ、その結
果、情報量は１／４に縮約される。そしてそのような縮
約結果が、表示、あるいはプリントアウトされる（ステ
ップＳ３５）。
【００２５】特に制限されないが、プロセッサ４１１に
おいて、上記縮約処理が行われるとき、他のプロセッサ
４１２〜４１４において不良モード解析が可能とされ
る。
おいて、上記縮約処理が行われるとき、他のプロセッサ
４１２〜４１４において不良モード解析が可能とされ
る。
【００２６】また、上記不良モード分類では、不良状態
を特定のパターンに分類され（ステップＳ３６）、それ
は、一つのフェイルマップ４２０から不良箇所の特定の
パターンを検出することによって可能とされる。検出結
果は、表示、あるいはプリントアウトされる（ステップ
Ｓ３７）。本実施例では、半導体記憶部やプロセッサの
数を４個としているため、上記のようにプロセッサ４１
１において縮約処理を行うようにした場合、他の３個の
プロセッサで不良モードの解析を行うことになる。その
場合には、図４に示されるように、不良箇所が縦線状に
なっている場合にはワード線不良とされ、不良箇所が横
線状になっている場合にはビット線不良とされ、不良箇
所が点状になっている場合にはビット不良とされる。
尚、さらに多くのプロセッサが設けられている場合に
は、不良箇所がある領域にまとまっている場合などにお
いて、マット不良などとして、それの認識が可能とされ
る。そのような不良解析処理は、過去の不良パターン情
報や、検査対象メモリの構成等を勘案して設定された基
準パターンに基づくパターンマッチングによって、比較
的容易に実現される。
を特定のパターンに分類され（ステップＳ３６）、それ
は、一つのフェイルマップ４２０から不良箇所の特定の
パターンを検出することによって可能とされる。検出結
果は、表示、あるいはプリントアウトされる（ステップ
Ｓ３７）。本実施例では、半導体記憶部やプロセッサの
数を４個としているため、上記のようにプロセッサ４１
１において縮約処理を行うようにした場合、他の３個の
プロセッサで不良モードの解析を行うことになる。その
場合には、図４に示されるように、不良箇所が縦線状に
なっている場合にはワード線不良とされ、不良箇所が横
線状になっている場合にはビット線不良とされ、不良箇
所が点状になっている場合にはビット不良とされる。
尚、さらに多くのプロセッサが設けられている場合に
は、不良箇所がある領域にまとまっている場合などにお
いて、マット不良などとして、それの認識が可能とされ
る。そのような不良解析処理は、過去の不良パターン情
報や、検査対象メモリの構成等を勘案して設定された基
準パターンに基づくパターンマッチングによって、比較
的容易に実現される。
【００２７】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２８】（１）フェイルメモリ４２が半導体記憶部
３１１〜３１４に結合され、この半導体記憶部３１１〜
３１４の記憶情報がプロセッサ４１１〜４１４に読込ま
れて処理されることにより、フェイルメモリ４２から半
導体記憶部へのフェイルデータの転送、及び半導体記憶
部３１１〜３１４からプロセッサ４１１〜４１４へのフ
ェイルデータの転送において、ハードディスクなどの記
憶媒体の介在が不要とされるから、フェイルデータの高
速転送が可能とされる。
３１１〜３１４に結合され、この半導体記憶部３１１〜
３１４の記憶情報がプロセッサ４１１〜４１４に読込ま
れて処理されることにより、フェイルメモリ４２から半
導体記憶部へのフェイルデータの転送、及び半導体記憶
部３１１〜３１４からプロセッサ４１１〜４１４へのフ
ェイルデータの転送において、ハードディスクなどの記
憶媒体の介在が不要とされるから、フェイルデータの高
速転送が可能とされる。
【００２９】（２）一つのプロセッサによって異なるフ
ェイルデータ処理を経時的に実行する場合に比べ、複数
のプロセッサ４１１〜４１４によって、フェイルデータ
の並列処理を行うことによって、フェイルデータ処理時
間を短縮することができる。また、データ処理に要する
時間のほとんどが、フェイルデータの転送時間によって
占められていることから、上記（１）の作用効果である
高速転送と、上記複数のプロセッサによる並列処理によ
り、フェイルデータ処理結果が得られるまでの全体的な
処理時間を大幅に短縮することができる。
ェイルデータ処理を経時的に実行する場合に比べ、複数
のプロセッサ４１１〜４１４によって、フェイルデータ
の並列処理を行うことによって、フェイルデータ処理時
間を短縮することができる。また、データ処理に要する
時間のほとんどが、フェイルデータの転送時間によって
占められていることから、上記（１）の作用効果である
高速転送と、上記複数のプロセッサによる並列処理によ
り、フェイルデータ処理結果が得られるまでの全体的な
処理時間を大幅に短縮することができる。
【００３０】（３）上記（１），（２）の作用効果によ
り、フェイルデータ処理に要する時間が短縮されること
によって、検査コストの低減を図ることができる。
り、フェイルデータ処理に要する時間が短縮されること
によって、検査コストの低減を図ることができる。
【００３１】図５には他の実施例が示される。
【００３２】上記実施例では４個の半導体記憶部３１１
〜３１４へ同一データを転送するようにしたが、図５に
示される実施例では、それぞれ異なるデータを転送する
ようにしている。すなわち、フェイルメモリ部４２で得
られるフェイルマップ４２０が、破線Ｌ１，Ｌ２で示さ
れるように４分割され、分割されたマップがそれぞれ半
導体記憶部３１１〜３１４へ転送される。プロセッサ４
１１〜４１４では、上記のように分割されたものが、処
理対象とされる。この処理の具体的内容は、特に制限さ
れないが、上記実施例と同様に、縮約処理、又は不良モ
ード分類などとされる。
〜３１４へ同一データを転送するようにしたが、図５に
示される実施例では、それぞれ異なるデータを転送する
ようにしている。すなわち、フェイルメモリ部４２で得
られるフェイルマップ４２０が、破線Ｌ１，Ｌ２で示さ
れるように４分割され、分割されたマップがそれぞれ半
導体記憶部３１１〜３１４へ転送される。プロセッサ４
１１〜４１４では、上記のように分割されたものが、処
理対象とされる。この処理の具体的内容は、特に制限さ
れないが、上記実施例と同様に、縮約処理、又は不良モ
ード分類などとされる。
【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３４】例えば、上記実施例では、半導体記憶部３
１１〜３１４や、プロセッサ４１１〜４１４の数を、共
に４個としたが、それに限定されるのもではなく、２又
は３個、又は５個以上とすることができる。また、上記
実施例では、フェイルデータの処理例として、縮約処
理、不良モード分類を挙げたが、それに限定されるもの
ではなく、複数のプロセッサによって他の処理を並列的
に実行させることができる。
１１〜３１４や、プロセッサ４１１〜４１４の数を、共
に４個としたが、それに限定されるのもではなく、２又
は３個、又は５個以上とすることができる。また、上記
実施例では、フェイルデータの処理例として、縮約処
理、不良モード分類を挙げたが、それに限定されるもの
ではなく、複数のプロセッサによって他の処理を並列的
に実行させることができる。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
検査装置に適用した場合について説明したが、それに限
定されるものではなく、ＬＳＩ試験装置などに広く適用
することができる。
なされた発明をその背景となった利用分野であるメモリ
検査装置に適用した場合について説明したが、それに限
定されるものではなく、ＬＳＩ試験装置などに広く適用
することができる。
【００３６】本発明は、少なくともフェイルデータを取
扱うことを条件に適用することができる。
扱うことを条件に適用することができる。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３８】すなわち、フェイルメモリが半導体記憶手
段に結合され、この半導体記憶手段の記憶情報がプロセ
ッサに読込まれて処理されることにより、フェイルメモ
リから半導体記憶手段へのフェイルデータの転送、及び
半導体記憶手段からプロセッサへのフェイルデータの転
送において、ハードディスクなどの記憶媒体の介在が不
要とされるから、フェイルデータの高速転送が可能とさ
れる。そして、複数のプロセッサによって、フェイルデ
ータの並列処理を行うことによって、フェイルデータ処
理時間の短縮化を図ることができる。
段に結合され、この半導体記憶手段の記憶情報がプロセ
ッサに読込まれて処理されることにより、フェイルメモ
リから半導体記憶手段へのフェイルデータの転送、及び
半導体記憶手段からプロセッサへのフェイルデータの転
送において、ハードディスクなどの記憶媒体の介在が不
要とされるから、フェイルデータの高速転送が可能とさ
れる。そして、複数のプロセッサによって、フェイルデ
ータの並列処理を行うことによって、フェイルデータ処
理時間の短縮化を図ることができる。
【図１】本発明の一実施例であるメモリ検査装置の構成
例ブロック図である。
例ブロック図である。
【図２】上記メモリ検査装置に含まれるフェイル解析部
の構成例ブロック図である。
の構成例ブロック図である。
【図３】上記メモリ検査装置における主要処理の流れ図
である。
である。
【図４】上記メモリ検査装置における不良モード分類の
説明図である。
説明図である。
【図５】他の実施例におけるフェイル解析部とそこでの
処理対象の説明図である。
処理対象の説明図である。
１０ コントローラ １２ 検査対象メモリ １３ 比較回路 １４ 電源部 １５ 測定器 ２０ 条件設定部 ３１ フェイル解析部 ３２ 表示部 ４０ フェイルメモリ部 ４１ メモリ制御部 ４２ フェイルメモリ ３１１〜３１４ 半導体記憶部 ４１１〜４１４ プロセッサ ４２０ フェイルマップ
Claims (3)
- 【請求項１】 検査対象メモリへの書込みデータと、上
記検査対象メモリからの読出しデータとを比較すること
によって得られたフェイルデータを保持するためのフェ
イルメモリを含み、上記フェイルデータを処理するため
のフェイルデータ処理装置において、上記フェイルメモ
リに結合され、上記フェイルメモリに記憶されたフェイ
ルデータを取込むための半導体記憶手段と、この半導体
記憶手段の記憶情報を読込んでフェイルデータの並列処
理可能な複数のプロセッサとを含むことを特徴とするフ
ェイルデータ処理装置。 - 【請求項２】 一つのプロセッサによってフェイルデー
タの圧縮処理が行われるとき、他のプロセッサによっ
て、不良モードの分類処理が行われる請求項１記載のフ
ェイルデータ処理装置。 - 【請求項３】 上記不良モードの分類処理における不良
モードには、上記検査対象メモリのワード線不良、ビッ
ト線不良が含まれる請求項２記載のフェイルデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5325923A JPH07153298A (ja) | 1993-11-30 | 1993-11-30 | フェイルデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5325923A JPH07153298A (ja) | 1993-11-30 | 1993-11-30 | フェイルデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153298A true JPH07153298A (ja) | 1995-06-16 |
Family
ID=18182110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5325923A Withdrawn JPH07153298A (ja) | 1993-11-30 | 1993-11-30 | フェイルデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153298A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273391A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | メモリｌｓｉの不良ビット検出方法 |
| WO2002037504A1 (en) * | 2000-11-06 | 2002-05-10 | Advantest Corporation | Memory defect remedy analyzing method and memory test instrument |
| US6518779B1 (en) | 1997-10-20 | 2003-02-11 | Matsushita Electrical Industrial Do., Ltd. | Probe card |
| JP2009252315A (ja) * | 2008-04-09 | 2009-10-29 | Yokogawa Electric Corp | 半導体メモリ試験装置 |
| US8316264B2 (en) | 2009-12-18 | 2012-11-20 | Kabushiki Kaisha Toshiba | Failure analysis method, failure analysis apparatus, and computer program product |
-
1993
- 1993-11-30 JP JP5325923A patent/JPH07153298A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273391A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | メモリｌｓｉの不良ビット検出方法 |
| US6518779B1 (en) | 1997-10-20 | 2003-02-11 | Matsushita Electrical Industrial Do., Ltd. | Probe card |
| WO2002037504A1 (en) * | 2000-11-06 | 2002-05-10 | Advantest Corporation | Memory defect remedy analyzing method and memory test instrument |
| US7054788B2 (en) | 2000-11-06 | 2006-05-30 | Advantest Corporation | Memory defect remedy analyzing method and memory test instrument |
| JP2009252315A (ja) * | 2008-04-09 | 2009-10-29 | Yokogawa Electric Corp | 半導体メモリ試験装置 |
| US8316264B2 (en) | 2009-12-18 | 2012-11-20 | Kabushiki Kaisha Toshiba | Failure analysis method, failure analysis apparatus, and computer program product |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |