JPH1198130A - クロック再生回路およびデータ伝送装置 - Google Patents
クロック再生回路およびデータ伝送装置Info
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- JPH1198130A JPH1198130A JP25540697A JP25540697A JPH1198130A JP H1198130 A JPH1198130 A JP H1198130A JP 25540697 A JP25540697 A JP 25540697A JP 25540697 A JP25540697 A JP 25540697A JP H1198130 A JPH1198130 A JP H1198130A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】簡単な回路構成で、的確にクロックを再生でき
るクロック再生回路、並びに広範囲な転送レートに対応
でき、再生したクロック信号が素早く送信クロックに追
従でき、伝送媒体を増加する必要がないデータ伝送装置
を提供する。 【解決手段】切替信号Ｓ３１０の非入力時には送信デー
タに基づいてクロック信号を生成し、切替信号の入力時
には参照クロック信号に基づき参照クロック信号の周波
数にロックしたクロック信号を生成するクロック生成回
路３００と、クロック生成回路３００で生成されたクロ
ック信号の位相の異なる複数点においてサンプリングし
た入力データの差異をエラーとし、当該エラーが偶発的
なエラーか生成したクロック信号と入力データとの周波
数のずれによるエラーかを検出し、周波数ずれエラーの
場合に切替信号をクロック生成回路３００に出力するエ
ラー検出回路３１０とを有する受信部（クロック再生回
路）３０Ａを設ける。
るクロック再生回路、並びに広範囲な転送レートに対応
でき、再生したクロック信号が素早く送信クロックに追
従でき、伝送媒体を増加する必要がないデータ伝送装置
を提供する。 【解決手段】切替信号Ｓ３１０の非入力時には送信デー
タに基づいてクロック信号を生成し、切替信号の入力時
には参照クロック信号に基づき参照クロック信号の周波
数にロックしたクロック信号を生成するクロック生成回
路３００と、クロック生成回路３００で生成されたクロ
ック信号の位相の異なる複数点においてサンプリングし
た入力データの差異をエラーとし、当該エラーが偶発的
なエラーか生成したクロック信号と入力データとの周波
数のずれによるエラーかを検出し、周波数ずれエラーの
場合に切替信号をクロック生成回路３００に出力するエ
ラー検出回路３１０とを有する受信部（クロック再生回
路）３０Ａを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータを
高速に伝送するシリアルデータ伝送装置等に適用できる
クロック再生回路およびデータ伝送装置に関するもので
ある。
高速に伝送するシリアルデータ伝送装置等に適用できる
クロック再生回路およびデータ伝送装置に関するもので
ある。
【０００２】
【従来の技術】シリアルデータ伝送は、一本もしくは一
対の伝送媒体で信号を伝送することができるので、省ス
ペース性に優れ、また、多芯の信号伝送線で信号を伝送
するときに生じるデータ間のスキュー（タイミングず
れ）の問題がないので、長距離のデータ伝送に適してい
る。
対の伝送媒体で信号を伝送することができるので、省ス
ペース性に優れ、また、多芯の信号伝送線で信号を伝送
するときに生じるデータ間のスキュー（タイミングず
れ）の問題がないので、長距離のデータ伝送に適してい
る。
【０００３】図５は、一般的なシリアルデータ伝送装置
の構成を示している。図示のデータ伝送装置は、送信部
１０、伝送線２０および受信部３０により構成されてい
る。さらに、送信部１０は、並列／直列変換回路１１と
送信クロック生成回路１２からなり、受信部３０は、直
列／並列変換回路３１と、クロック再生回路３２からな
る。また、伝送線２０は、一対の信号線、たとえば遮蔽
より線（ＳＴＰ: ShieldedTwisted Pair ）または非遮
蔽より線( ＵＴＰ: Unshielded Twisted Pair ）などに
より構成されている。
の構成を示している。図示のデータ伝送装置は、送信部
１０、伝送線２０および受信部３０により構成されてい
る。さらに、送信部１０は、並列／直列変換回路１１と
送信クロック生成回路１２からなり、受信部３０は、直
列／並列変換回路３１と、クロック再生回路３２からな
る。また、伝送線２０は、一対の信号線、たとえば遮蔽
より線（ＳＴＰ: ShieldedTwisted Pair ）または非遮
蔽より線( ＵＴＰ: Unshielded Twisted Pair ）などに
より構成されている。
【０００４】データ伝送時、送信部１０に入力された、
たとえばｎビットの送信データが並列／直列変換回路１
１により、送信クロック信号ＴＣＫに同期して、直列デ
ータに変換され、伝送線２０に出力される。送信クロッ
ク生成回路１２は、たとえばＰＬＬ回路により構成さ
れ、同期クロック信号ＣＬＫを受けて、それに応じて、
送信クロック信号ＴＣＫを生成して、並列／直列変換回
路１１に出力する。
たとえばｎビットの送信データが並列／直列変換回路１
１により、送信クロック信号ＴＣＫに同期して、直列デ
ータに変換され、伝送線２０に出力される。送信クロッ
ク生成回路１２は、たとえばＰＬＬ回路により構成さ
れ、同期クロック信号ＣＬＫを受けて、それに応じて、
送信クロック信号ＴＣＫを生成して、並列／直列変換回
路１１に出力する。
【０００５】受信部３０において、伝送線２０により伝
送されてきた直列データを受けて、直列／並列変換回路
３１により、ｎビットのデータに変換して、出力する。
クロック再生回路３２は、たとえばＰＬＬ回路により構
成され、伝送線２０の伝送データに基づき送信クロック
信号ＴＣＫと同じ周波数を有する受信用クロック信号Ｌ
ＣＫを再生して、直列／並列変換回路に供給する。
送されてきた直列データを受けて、直列／並列変換回路
３１により、ｎビットのデータに変換して、出力する。
クロック再生回路３２は、たとえばＰＬＬ回路により構
成され、伝送線２０の伝送データに基づき送信クロック
信号ＴＣＫと同じ周波数を有する受信用クロック信号Ｌ
ＣＫを再生して、直列／並列変換回路に供給する。
【０００６】上述したデータ伝送装置により、送信デー
タを、たとえば一対の伝送線路により高速に伝送でき、
伝送線の省スペース性が優れている。また、データの歪
みが少なく、長距離のデータ伝送を実現できる。
タを、たとえば一対の伝送線路により高速に伝送でき、
伝送線の省スペース性が優れている。また、データの歪
みが少なく、長距離のデータ伝送を実現できる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のデータ伝送装置は、送信部１０から送信したデータ
を正確に受信するため、受信部３０に、送信データ自体
からクロック信号を抽出する回路、すなわちクロック再
生回路３２が必須であるという問題がある。
来のデータ伝送装置は、送信部１０から送信したデータ
を正確に受信するため、受信部３０に、送信データ自体
からクロック信号を抽出する回路、すなわちクロック再
生回路３２が必須であるという問題がある。
【０００８】クロック再生回路３２は、高いＱ値を有す
るバンドパスフィルタあるいはＰＬＬ回路によって構成
できる。バンドパスフィルタによりクロック再生回路３
２を構成する場合、受信信号の微分波形をＳＡＷ（Surf
ace Acoustic Wave : 表面弾性波）フィルタなどで濾波
して、クロック信号を抽出する方法が代表的である。こ
の方法では、ＳＡＷフィルタの中心周波数以外の伝送レ
ートには適用できないという制約を受ける。ＰＬＬ回路
によりクロック再生回路３２を構成する場合、受信信号
の位相と電圧制御発振器（ＶＣＯ）の出力の位相とを等
しくなるように制御して、クロック信号を抽出する。こ
の方法では、ＶＣＯの発振周波数レンジを広くとれば多
様なデータ伝送レートに対応できるという利点がある。
るバンドパスフィルタあるいはＰＬＬ回路によって構成
できる。バンドパスフィルタによりクロック再生回路３
２を構成する場合、受信信号の微分波形をＳＡＷ（Surf
ace Acoustic Wave : 表面弾性波）フィルタなどで濾波
して、クロック信号を抽出する方法が代表的である。こ
の方法では、ＳＡＷフィルタの中心周波数以外の伝送レ
ートには適用できないという制約を受ける。ＰＬＬ回路
によりクロック再生回路３２を構成する場合、受信信号
の位相と電圧制御発振器（ＶＣＯ）の出力の位相とを等
しくなるように制御して、クロック信号を抽出する。こ
の方法では、ＶＣＯの発振周波数レンジを広くとれば多
様なデータ伝送レートに対応できるという利点がある。
【０００９】しかし、ＶＣＯの周波数が受信信号の周波
数と大きくずれている場合に、ランダムなビット列のシ
リアルデータ信号を想定した位相比較手段は混乱し、Ｖ
ＣＯはドリフト状態となるか、伝送レートの整数倍の周
波数にロックした状態となり、正しく伝送クロック信号
ＴＣＫを抽出できないことがある。
数と大きくずれている場合に、ランダムなビット列のシ
リアルデータ信号を想定した位相比較手段は混乱し、Ｖ
ＣＯはドリフト状態となるか、伝送レートの整数倍の周
波数にロックした状態となり、正しく伝送クロック信号
ＴＣＫを抽出できないことがある。
【００１０】上述の問題に対して、受信部３０の初期化
状態において、伝送する信号のレートと特定の比の周波
数を持った参照クロック信号を受信部３０に与えて、Ｐ
ＬＬ回路をロックさせておく方法が取られる。しかしな
がら、この方法でも、送信器の伝送するシリアルデータ
の伝送レートが不明である場合には、参照クロック信号
の周波数の設定ができないので、送信レートに関する情
報を伝送する別の手段が必要になる。
状態において、伝送する信号のレートと特定の比の周波
数を持った参照クロック信号を受信部３０に与えて、Ｐ
ＬＬ回路をロックさせておく方法が取られる。しかしな
がら、この方法でも、送信器の伝送するシリアルデータ
の伝送レートが不明である場合には、参照クロック信号
の周波数の設定ができないので、送信レートに関する情
報を伝送する別の手段が必要になる。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、簡単な回路構成で、的確にクロ
ックを再生できるクロック再生回路、並びに広範囲な転
送レートに対応でき、再生したクロック信号が素早く送
信クロックに追従でき、伝送媒体を増加する必要がない
データ伝送装置を提供することにある。
のであり、その目的は、簡単な回路構成で、的確にクロ
ックを再生できるクロック再生回路、並びに広範囲な転
送レートに対応でき、再生したクロック信号が素早く送
信クロックに追従でき、伝送媒体を増加する必要がない
データ伝送装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロック再生回路は、切替信号の非入力時
には基本クロックに同期した入力データに基づいてクロ
ック信号を生成し、切替信号の入力時には上記基本クロ
ックに基づいて生成された参照クロック信号に基づき、
当該参照クロック信号の周波数にロックしたクロック信
号を生成するクロック生成回路と、上記クロック生成回
路で生成されたクロック信号の位相の異なる複数点にお
いてサンプリングした入力データの差異をエラーとし、
当該エラーが偶発的なエラーか生成したクロック信号と
入力データとの周波数のずれによるエラーかを検出し、
周波数ずれエラーの場合に上記切替信号を上記クロック
生成回路に出力するエラー検出回路とを有する。
め、本発明のクロック再生回路は、切替信号の非入力時
には基本クロックに同期した入力データに基づいてクロ
ック信号を生成し、切替信号の入力時には上記基本クロ
ックに基づいて生成された参照クロック信号に基づき、
当該参照クロック信号の周波数にロックしたクロック信
号を生成するクロック生成回路と、上記クロック生成回
路で生成されたクロック信号の位相の異なる複数点にお
いてサンプリングした入力データの差異をエラーとし、
当該エラーが偶発的なエラーか生成したクロック信号と
入力データとの周波数のずれによるエラーかを検出し、
周波数ずれエラーの場合に上記切替信号を上記クロック
生成回路に出力するエラー検出回路とを有する。
【００１３】また、本発明では、上記クロック生成回路
は、切替信号の非入力時に作動し、生成クロック信号と
入力データとの位相を比較する位相比較回路と、切替信
号の入力時に作動し、上記生成クロック信号と参照クロ
ック信号との周波数を比較する周波数比較回路と、上記
位相比較回路および周波数比較回路の比較結果に応じた
発振周波数で発振してクロック信号を生成し、上記位相
比較回路、上記周波数比較回路および上記エラー検出回
路に出力する発振制御回路とを有する。
は、切替信号の非入力時に作動し、生成クロック信号と
入力データとの位相を比較する位相比較回路と、切替信
号の入力時に作動し、上記生成クロック信号と参照クロ
ック信号との周波数を比較する周波数比較回路と、上記
位相比較回路および周波数比較回路の比較結果に応じた
発振周波数で発振してクロック信号を生成し、上記位相
比較回路、上記周波数比較回路および上記エラー検出回
路に出力する発振制御回路とを有する。
【００１４】また、本発明では、上記エラー検出回路
は、上記クロック生成回路で生成されたクロック信号の
位相の異なる複数点においてサンプリングした入力デー
タの差異をエラーパルス信号として出力するエラーパル
ス信号生成回路と、上記エラーパルス信号のパルス幅を
第１の時間だけ拡張してエラーの密度を調べる第１の回
路と、上記第１の回路の出力信号のパルス幅をさらに第
２の時間だけ拡張し、当該第２の時間拡張後に未だエラ
ー密度の高い部分がある場合に上記切替信号を出力する
第２の回路とを有する。
は、上記クロック生成回路で生成されたクロック信号の
位相の異なる複数点においてサンプリングした入力デー
タの差異をエラーパルス信号として出力するエラーパル
ス信号生成回路と、上記エラーパルス信号のパルス幅を
第１の時間だけ拡張してエラーの密度を調べる第１の回
路と、上記第１の回路の出力信号のパルス幅をさらに第
２の時間だけ拡張し、当該第２の時間拡張後に未だエラ
ー密度の高い部分がある場合に上記切替信号を出力する
第２の回路とを有する。
【００１５】また、本発明では、上記エラー検出回路
は、上記切替信号を出力し、クロック信号の周波数を上
記参照クロック信号の周波数に引き込んで当該切替信号
の出力を停止し位相比較回路を作動させた後に、入力デ
ータに基づいて生成されたクロック信号でエラー検出を
行う場合、上記クロック信号の位相が上記入力データの
位相に引き込まれるまで、上記第２の時間のパルス拡張
を行っても未だエラー密度の高い部分がある場合であっ
ても上記切替信号の出力を抑止する第３の回路を有す
る。
は、上記切替信号を出力し、クロック信号の周波数を上
記参照クロック信号の周波数に引き込んで当該切替信号
の出力を停止し位相比較回路を作動させた後に、入力デ
ータに基づいて生成されたクロック信号でエラー検出を
行う場合、上記クロック信号の位相が上記入力データの
位相に引き込まれるまで、上記第２の時間のパルス拡張
を行っても未だエラー密度の高い部分がある場合であっ
ても上記切替信号の出力を抑止する第３の回路を有す
る。
【００１６】また、本発明は、伝送線を介して、送信ク
ロック信号により設定された伝送レートで送信部から受
信部に送信データを伝送し、受信部において受信信号に
基づき受信用クロック信号を再生し、上記送信データを
受信するデータ伝送装置であって、上記伝送線は、一対
の信号線からなり、上記送信部は、上記送信データを対
をなす差動信号に変換して、上記伝送線に出力し、上記
伝送線を伝送された受信部からの要求信号を受けたとき
には、上記送信データに代えて、参照クロック信号を上
記伝送線に出力する出力回路を有し、上記受信部は、切
替信号の非入力時には上記送信データに基づいてクロッ
ク信号を生成し、切替信号の入力時には上記参照クロッ
ク信号に基づき、当該参照クロック信号の周波数にロッ
クしたクロック信号を生成するクロック生成回路と、上
記クロック生成回路で生成されたクロック信号の位相の
異なる複数点においてサンプリングした入力データの差
異をエラーとし、当該エラーが偶発的なエラーか生成し
たクロック信号と入力データとの周波数のずれによるエ
ラーかを検出し、周波数ずれエラーの場合に上記切替信
号を上記クロック生成回路に出力するエラー検出回路と
を有する。
ロック信号により設定された伝送レートで送信部から受
信部に送信データを伝送し、受信部において受信信号に
基づき受信用クロック信号を再生し、上記送信データを
受信するデータ伝送装置であって、上記伝送線は、一対
の信号線からなり、上記送信部は、上記送信データを対
をなす差動信号に変換して、上記伝送線に出力し、上記
伝送線を伝送された受信部からの要求信号を受けたとき
には、上記送信データに代えて、参照クロック信号を上
記伝送線に出力する出力回路を有し、上記受信部は、切
替信号の非入力時には上記送信データに基づいてクロッ
ク信号を生成し、切替信号の入力時には上記参照クロッ
ク信号に基づき、当該参照クロック信号の周波数にロッ
クしたクロック信号を生成するクロック生成回路と、上
記クロック生成回路で生成されたクロック信号の位相の
異なる複数点においてサンプリングした入力データの差
異をエラーとし、当該エラーが偶発的なエラーか生成し
たクロック信号と入力データとの周波数のずれによるエ
ラーかを検出し、周波数ずれエラーの場合に上記切替信
号を上記クロック生成回路に出力するエラー検出回路と
を有する。
【００１７】また、本発明では、上記送信部の出力回路
は、上記伝送線に伝送された信号に応じて、選択制御信
号を発生する検出回路と、上記選択制御信号に応じて、
上記送信データと上記参照クロック信号の何れかを選択
する選択回路とを有する。
は、上記伝送線に伝送された信号に応じて、選択制御信
号を発生する検出回路と、上記選択制御信号に応じて、
上記送信データと上記参照クロック信号の何れかを選択
する選択回路とを有する。
【００１８】また、本発明では、上記検出回路は、上記
伝送線に同相信号が伝送されていないとき、上記選択回
路に上記送信データを選択して出力させ、上記伝送線に
同相信号が伝送されているとき、上記選択回路に上記参
照クロック信号を選択して出力させる上記選択制御信号
を出力する。
伝送線に同相信号が伝送されていないとき、上記選択回
路に上記送信データを選択して出力させ、上記伝送線に
同相信号が伝送されているとき、上記選択回路に上記参
照クロック信号を選択して出力させる上記選択制御信号
を出力する。
【００１９】また、本発明では、上記選択回路の出力側
に、選択した信号を差動信号に変換して上記伝送線に出
力する差動駆動回路を有する。
に、選択した信号を差動信号に変換して上記伝送線に出
力する差動駆動回路を有する。
【００２０】また、本発明では、上記受信部に、上記伝
送線を伝送された差動信号に応じて、受信信号を出力す
る差動受信回路を有する。
送線を伝送された差動信号に応じて、受信信号を出力す
る差動受信回路を有する。
【００２１】また、本発明では、上記差動受信回路の入
力端子と上記伝送線との間に、直流成分を遮断し、上記
送信データの差動信号に基づく交流信号を通過させるキ
ャパシタを有する。
力端子と上記伝送線との間に、直流成分を遮断し、上記
送信データの差動信号に基づく交流信号を通過させるキ
ャパシタを有する。
【００２２】また、本発明では、上記差動受信回路の動
作点を設定するバイアス回路を有する。
作点を設定するバイアス回路を有する。
【００２３】また、本発明では、上記クロック生成回路
は、上記切替信号を受けて上記伝送線に同相信号を出力
する同相駆動回路を有する。
は、上記切替信号を受けて上記伝送線に同相信号を出力
する同相駆動回路を有する。
【００２４】本発明によれば、エラー検出回路におい
て、上記クロック生成回路で生成されたクロック信号の
位相の異なる複数点においてサンプリングした入力デー
タの差異がエラーとしてとらえられ、これが偶発的なエ
ラーか生成したクロック信号と入力データとの周波数の
ずれによるエラーかが検出される。そして、周波数ずれ
エラーの場合に切替信号がクロック生成回路に出力され
る。クロック生成回路においては、切替信号の非入力時
には基本クロックに同期した入力データに基づいてクロ
ック信号が生成される。これに対して、クロック信号と
入力データとの周波数のずれによるエラーが検出され、
切替信号の入力されたときには、基本クロックに基づい
て生成された参照クロック信号に基づき、当該参照クロ
ック信号の周波数にロックしたクロック信号が生成され
る。
て、上記クロック生成回路で生成されたクロック信号の
位相の異なる複数点においてサンプリングした入力デー
タの差異がエラーとしてとらえられ、これが偶発的なエ
ラーか生成したクロック信号と入力データとの周波数の
ずれによるエラーかが検出される。そして、周波数ずれ
エラーの場合に切替信号がクロック生成回路に出力され
る。クロック生成回路においては、切替信号の非入力時
には基本クロックに同期した入力データに基づいてクロ
ック信号が生成される。これに対して、クロック信号と
入力データとの周波数のずれによるエラーが検出され、
切替信号の入力されたときには、基本クロックに基づい
て生成された参照クロック信号に基づき、当該参照クロ
ック信号の周波数にロックしたクロック信号が生成され
る。
【００２５】また、本発明によれば、送信部により、送
信クロック信号によって設定された伝送レートで送信デ
ータが差動信号に変換して伝送線に出力され、受信部に
おいて、受信信号に応じて、受信用クロック信号が再生
され、再生されたクロック信号に応じて、伝送線からの
信号が受信される。受信部において、クロック再生回路
により、受信用クロックが再生される。再生されたクロ
ック信号の周波数と送信データ用の送信クロック信号の
周波数が異なるとき、エラー検出回路において切替信号
が生成され、たとえば伝送線に参照クロック信号の送信
を要求する同相の要求信号が出力され、これを受けて、
送信部により、参照クロック信号が伝送線に出力され
る。受信部では、参照クロック信号に基づき、当該参照
クロック信号の周波数にロックしたクロック信号が生成
される。そして、クロック信号の周波数が参照クロック
信号の周波数に引き込まれると、通常のデータ通信が行
われ、クロック生成回路では、クロック信号の位相を受
信データの位相に引き込むような制御が行われる。
信クロック信号によって設定された伝送レートで送信デ
ータが差動信号に変換して伝送線に出力され、受信部に
おいて、受信信号に応じて、受信用クロック信号が再生
され、再生されたクロック信号に応じて、伝送線からの
信号が受信される。受信部において、クロック再生回路
により、受信用クロックが再生される。再生されたクロ
ック信号の周波数と送信データ用の送信クロック信号の
周波数が異なるとき、エラー検出回路において切替信号
が生成され、たとえば伝送線に参照クロック信号の送信
を要求する同相の要求信号が出力され、これを受けて、
送信部により、参照クロック信号が伝送線に出力され
る。受信部では、参照クロック信号に基づき、当該参照
クロック信号の周波数にロックしたクロック信号が生成
される。そして、クロック信号の周波数が参照クロック
信号の周波数に引き込まれると、通常のデータ通信が行
われ、クロック生成回路では、クロック信号の位相を受
信データの位相に引き込むような制御が行われる。
【００２６】
【発明の実施の形態】図１は、本発明に係るデータ伝送
装置の一実施形態を示す回路図である。図１のデータ伝
送装置は、出力回路１００を有する送信部１０Ａ、一対
の信号線からなる伝送線２０Ａ、およびクロック生成回
路３００およびエラー検出回路３１０を有する受信部３
０Ａにより構成されている。
装置の一実施形態を示す回路図である。図１のデータ伝
送装置は、出力回路１００を有する送信部１０Ａ、一対
の信号線からなる伝送線２０Ａ、およびクロック生成回
路３００およびエラー検出回路３１０を有する受信部３
０Ａにより構成されている。
【００２７】送信部１０Ａの出力回路１００は、たとえ
ばＮＲＺデータである送信データを対をなす差動信号に
変換して伝送線２０Ａに出力し、伝送線２０Ａを伝送さ
れた受信部からの要求信号を受けたときには、送信デー
タに代えて、参照クロック信号を伝送線２０Ａに出力す
る。
ばＮＲＺデータである送信データを対をなす差動信号に
変換して伝送線２０Ａに出力し、伝送線２０Ａを伝送さ
れた受信部からの要求信号を受けたときには、送信デー
タに代えて、参照クロック信号を伝送線２０Ａに出力す
る。
【００２８】出力回路１００は、具体的には、Ｄ型フリ
ップフロップ１０１、セレクタ１０２、分周器１０３、
差動ドライバ１０４、コンパレータ１０５および同相電
圧検出回路１０６により構成されている。
ップフロップ１０１、セレクタ１０２、分周器１０３、
差動ドライバ１０４、コンパレータ１０５および同相電
圧検出回路１０６により構成されている。
【００２９】フリップフロップ１０１は、クロック信号
入力端子に送信部１０Ａの図示しない送信クロック発生
回路からの送信クロック信号ＴＣＫが入力され、データ
入力端子に図示しない並列／直列変換回路からシリアル
の送信データＳＤＡＴが入力され、送信データＳＤＡＴ
をクロック信号ＴＣＫのタイミングで出力端子Ｑからセ
レクタ１０２の入力端子０に順次出力する。
入力端子に送信部１０Ａの図示しない送信クロック発生
回路からの送信クロック信号ＴＣＫが入力され、データ
入力端子に図示しない並列／直列変換回路からシリアル
の送信データＳＤＡＴが入力され、送信データＳＤＡＴ
をクロック信号ＴＣＫのタイミングで出力端子Ｑからセ
レクタ１０２の入力端子０に順次出力する。
【００３０】セレクタ１０２は、選択信号端子Ｓに入力
される選択制御信号Ｓ１０５のレベルに応じて、入力端
子０または入力端子１の何れかに入力された信号を選択
して出力する。たとえば選択信号端子Ｓにハイレベルの
選択制御信号Ｓ１０５が入力されているとき、セレクタ
１０２は入力端子１に入力された参照クロック信号ＲＣ
Ｋを選択して出力する。これに対して、選択信号端子Ｓ
にローレベルの選択制御信号Ｓ１０５が入力されている
とき、セレクタ１０２は入力端子０に入力された送信デ
ータを選択して出力する。
される選択制御信号Ｓ１０５のレベルに応じて、入力端
子０または入力端子１の何れかに入力された信号を選択
して出力する。たとえば選択信号端子Ｓにハイレベルの
選択制御信号Ｓ１０５が入力されているとき、セレクタ
１０２は入力端子１に入力された参照クロック信号ＲＣ
Ｋを選択して出力する。これに対して、選択信号端子Ｓ
にローレベルの選択制御信号Ｓ１０５が入力されている
とき、セレクタ１０２は入力端子０に入力された送信デ
ータを選択して出力する。
【００３１】分周器１０３は、送信クロック信号ＴＣＫ
をＮ（Ｎは正整数である）分周し、この分周信号を参照
クロック信号ＲＣＫとして、セレクタ１０２の入力端子
１に出力する。
をＮ（Ｎは正整数である）分周し、この分周信号を参照
クロック信号ＲＣＫとして、セレクタ１０２の入力端子
１に出力する。
【００３２】差動ドライバ１０４は、セレクタ１０２の
出力信号を受けて、それに応じて対をなす差動信号を発
生し、一対の信号線からなる伝送線２０Ａに出力する。
出力信号を受けて、それに応じて対をなす差動信号を発
生し、一対の信号線からなる伝送線２０Ａに出力する。
【００３３】コンパレータ１０５は、同相電圧検出回路
１０６からの検出信号Ｓ１０６が所定の基準電圧Ｖref
を越えたとき、ハイレベルの選択制御信号Ｓ１０５をセ
レクタ１０２の選択信号入力端子Ｓに出力し、それ以外
のとき、ローレベルの選択制御信号１０５をセレクタ１
０２の選択信号入力端子Ｓに出力する。
１０６からの検出信号Ｓ１０６が所定の基準電圧Ｖref
を越えたとき、ハイレベルの選択制御信号Ｓ１０５をセ
レクタ１０２の選択信号入力端子Ｓに出力し、それ以外
のとき、ローレベルの選択制御信号１０５をセレクタ１
０２の選択信号入力端子Ｓに出力する。
【００３４】同相電圧検出回路１０６は、伝送線２０Ａ
に印加された同相信号を検出して、検出信号Ｓ１０６を
コンパレータ１０５に出力する。
に印加された同相信号を検出して、検出信号Ｓ１０６を
コンパレータ１０５に出力する。
【００３５】上述したように構成された出力回路１００
においては、通常動作時に、伝送線２０Ａに差動信号の
みが出力される。したがって、同相電圧検出回路１０６
からは、ローレベルの検出信号Ｓ１０６が出力される。
その結果、コンパレータ１０５からローレベルの選択制
御信号Ｓ１０５がセレクタ１０２の選択信号端子Ｓに出
力される。これに応じて、セレクタ１０２により、入力
端子０に入力された信号が選択される。すなわち、フリ
ップフロップ１０１から出力されたシリアルの送信デー
タＴＤＴがセレクタ１０２により選択され、伝送線２０
Ａに出力される。
においては、通常動作時に、伝送線２０Ａに差動信号の
みが出力される。したがって、同相電圧検出回路１０６
からは、ローレベルの検出信号Ｓ１０６が出力される。
その結果、コンパレータ１０５からローレベルの選択制
御信号Ｓ１０５がセレクタ１０２の選択信号端子Ｓに出
力される。これに応じて、セレクタ１０２により、入力
端子０に入力された信号が選択される。すなわち、フリ
ップフロップ１０１から出力されたシリアルの送信デー
タＴＤＴがセレクタ１０２により選択され、伝送線２０
Ａに出力される。
【００３６】一方、受信部３０Ａにおいて、何らかの原
因でＰＬＬ回路の同期がずれたとき、後述するように、
受信部３０Ａのクロック生成回路３００により、同相信
号である参照クロック信号の要求信号が発生され、伝送
線２０Ａに出力される。送信部１０Ａの出力回路１００
においては、この要求信号を受けて同相電圧検出回路１
０６によりハイレベルの検出信号Ｓ１０６が発生され、
コンパレータ１０５に出力される。これにより、コンパ
レータ１０５からハイレベルの選択制御信号Ｓ１０５が
セレクタ１０２の選択信号端子Ｓに出力される。これに
応じて、セレクタ１０２により、入力端子１に入力され
た信号が選択される。すなわち、分周器１０３から出力
された参照クロック信号ＲＣＫがセレクタ１０２により
選択され、伝送線２０Ａに出力される。
因でＰＬＬ回路の同期がずれたとき、後述するように、
受信部３０Ａのクロック生成回路３００により、同相信
号である参照クロック信号の要求信号が発生され、伝送
線２０Ａに出力される。送信部１０Ａの出力回路１００
においては、この要求信号を受けて同相電圧検出回路１
０６によりハイレベルの検出信号Ｓ１０６が発生され、
コンパレータ１０５に出力される。これにより、コンパ
レータ１０５からハイレベルの選択制御信号Ｓ１０５が
セレクタ１０２の選択信号端子Ｓに出力される。これに
応じて、セレクタ１０２により、入力端子１に入力され
た信号が選択される。すなわち、分周器１０３から出力
された参照クロック信号ＲＣＫがセレクタ１０２により
選択され、伝送線２０Ａに出力される。
【００３７】受信部３０Ａのクロック生成回路３００
は、エラー検出回路３１０から切替信号Ｓ３１０をロー
レベルで受けた場合には、伝送線２０Ａを伝送された送
信データに基づいてクロック信号ＬＣＫを生成し、切替
信号Ｓ３１０をハイレベルで受けた場合には、伝送線２
０Ａを伝送された参照クロック信号ＲＣＫに基づき、こ
の参照クロック信号ＲＣＫの周波数にロックしたクロッ
ク信号ＬＣＫを生成する。
は、エラー検出回路３１０から切替信号Ｓ３１０をロー
レベルで受けた場合には、伝送線２０Ａを伝送された送
信データに基づいてクロック信号ＬＣＫを生成し、切替
信号Ｓ３１０をハイレベルで受けた場合には、伝送線２
０Ａを伝送された参照クロック信号ＲＣＫに基づき、こ
の参照クロック信号ＲＣＫの周波数にロックしたクロッ
ク信号ＬＣＫを生成する。
【００３８】クロック生成回路３００は、具体的には、
電圧制御発振器（ＶＣＯ）３０１、ループフィルタ３０
２、位相比較回路３０３、差動レシーバ３０４、周波数
比較回路３０５、分周器３０６、差動ドライバ３０７、
および同相ドライバ３０８により構成されている。な
お、分周器３０６の分周比は、送信部１０Ａにおける分
周回路１０３の分周比と同様に設定されている。また、
これらの分周回路の分周比はともに１に設定することが
できる。すなわち、これらの分周器は省略できる。送信
部１０Ａおよび受信部３０Ａにそれぞれ分周器１０３お
よび３０６を設けることにより、参照クロック信号ＲＣ
Ｋの周波数を低減でき、受信部３０Ａの周波数比較回路
３０５の動作周波数範囲を低減させることができる。
電圧制御発振器（ＶＣＯ）３０１、ループフィルタ３０
２、位相比較回路３０３、差動レシーバ３０４、周波数
比較回路３０５、分周器３０６、差動ドライバ３０７、
および同相ドライバ３０８により構成されている。な
お、分周器３０６の分周比は、送信部１０Ａにおける分
周回路１０３の分周比と同様に設定されている。また、
これらの分周回路の分周比はともに１に設定することが
できる。すなわち、これらの分周器は省略できる。送信
部１０Ａおよび受信部３０Ａにそれぞれ分周器１０３お
よび３０６を設けることにより、参照クロック信号ＲＣ
Ｋの周波数を低減でき、受信部３０Ａの周波数比較回路
３０５の動作周波数範囲を低減させることができる。
【００３９】ＶＣＯ３０１は、ループフィルタ３０２か
らの発振制御信号Ｓ３０２に応じてクロック信号ＬＣＫ
の周波数を制御する。ループフィルタ３０２は、位相比
較回路３０３からの発振制御信号Ｓ３０３もしくは周波
数比較回路３０５からの発振制御信号Ｓ３０５の高域成
分、ノイズなどを除去し、低域成分のみを発振制御信号
Ｓ３０２としてＶＣＯ３０１に出力する。
らの発振制御信号Ｓ３０２に応じてクロック信号ＬＣＫ
の周波数を制御する。ループフィルタ３０２は、位相比
較回路３０３からの発振制御信号Ｓ３０３もしくは周波
数比較回路３０５からの発振制御信号Ｓ３０５の高域成
分、ノイズなどを除去し、低域成分のみを発振制御信号
Ｓ３０２としてＶＣＯ３０１に出力する。
【００４０】位相比較回路３０３は、差動レシーバ３０
４からの受信信号Ｓ３０４とＶＣＯ３０１からのクロッ
ク信号ＬＣＫとの位相を比較し、比較結果に応じて発振
制御信号Ｓ３０３を発生し、ループフィルタ３０２に出
力する。
４からの受信信号Ｓ３０４とＶＣＯ３０１からのクロッ
ク信号ＬＣＫとの位相を比較し、比較結果に応じて発振
制御信号Ｓ３０３を発生し、ループフィルタ３０２に出
力する。
【００４１】差動レシーバ３０４は、伝送線２０Ａより
伝送されてきた差動信号を受けて受信信号Ｓ３０４を生
成し、位相比較回路３０３、周波数比較回路３０５およ
びエラー検出回路３１０にそれぞれ出力する。
伝送されてきた差動信号を受けて受信信号Ｓ３０４を生
成し、位相比較回路３０３、周波数比較回路３０５およ
びエラー検出回路３１０にそれぞれ出力する。
【００４２】周波数比較回路３０５は、分周器３０６か
らの分周信号の周波数と伝送線２０Ａから伝送された参
照クロック信号ＲＣＫの周波数とを比較して、比較結果
に応じて、発振制御信号Ｓ３０５を出力する。
らの分周信号の周波数と伝送線２０Ａから伝送された参
照クロック信号ＲＣＫの周波数とを比較して、比較結果
に応じて、発振制御信号Ｓ３０５を出力する。
【００４３】なお、位相比較回路３０３、周波数比較回
路３０５、ループフィルタ３０２およびＶＣＯ３０１に
より、ＰＬＬ回路が構成されている。
路３０５、ループフィルタ３０２およびＶＣＯ３０１に
より、ＰＬＬ回路が構成されている。
【００４４】このように構成されたＰＬＬ回路におい
て、ＶＣＯ３０１により、送信部１０に用いられた送信
クロック信号ＴＣＫと同じ周波数を有するクロック信号
ＬＣＫが得られる。クロック信号ＬＣＫは、送信クロッ
ク信号ＴＣＫの再生信号として、送信データの受信ある
いは受信部３０Ａの同期制御に用いられる。
て、ＶＣＯ３０１により、送信部１０に用いられた送信
クロック信号ＴＣＫと同じ周波数を有するクロック信号
ＬＣＫが得られる。クロック信号ＬＣＫは、送信クロッ
ク信号ＴＣＫの再生信号として、送信データの受信ある
いは受信部３０Ａの同期制御に用いられる。
【００４５】位相比較回路３０３および周波数比較回路
３０５は、イネーブル機能付きであり、入力されたイネ
ーブル信号のレベルに応じて、動作／非動作状態が設定
される。ここで、位相比較回路３０３および周波数比較
回路３０５はともにローイネーブルとする。すなわち、
イネーブル信号入力端子にローレベルの信号が入力され
ているときのみ動作し、それ以外のとき動作しない。
３０５は、イネーブル機能付きであり、入力されたイネ
ーブル信号のレベルに応じて、動作／非動作状態が設定
される。ここで、位相比較回路３０３および周波数比較
回路３０５はともにローイネーブルとする。すなわち、
イネーブル信号入力端子にローレベルの信号が入力され
ているときのみ動作し、それ以外のとき動作しない。
【００４６】差動ドライバ３０７は、エラー検出回路３
１０による切替信号Ｓ３１０を受けて、この切替信号Ｓ
３１０の入力レベルに応じた位相比較回路３０３および
周波数比較回路３０５の動作状態を制御するイネーブル
信号ＥＮＢ１およびＥＮＢ２を生成する。
１０による切替信号Ｓ３１０を受けて、この切替信号Ｓ
３１０の入力レベルに応じた位相比較回路３０３および
周波数比較回路３０５の動作状態を制御するイネーブル
信号ＥＮＢ１およびＥＮＢ２を生成する。
【００４７】具体的には、エラー検出回路３１０でエラ
ーが検出されず切替信号Ｓ３１０がローレベルで入力さ
れたときには、それぞれローレベルのイネーブル信号Ｅ
ＮＢ１およびハイレベルのイネーブル信号ＥＮＢ２を生
成する。これにより、エラーが検出されないときには、
位相比較回路３０３のみが動作状態に設定され、周波数
比較回路３０５は非動作状態に設定される。
ーが検出されず切替信号Ｓ３１０がローレベルで入力さ
れたときには、それぞれローレベルのイネーブル信号Ｅ
ＮＢ１およびハイレベルのイネーブル信号ＥＮＢ２を生
成する。これにより、エラーが検出されないときには、
位相比較回路３０３のみが動作状態に設定され、周波数
比較回路３０５は非動作状態に設定される。
【００４８】これに対して、初期化状態または通常受信
動作時に、何らかの原因でＶＣＯ３０１により生成され
たクロック信号ＬＣＫの周波数が送信部１０Ａに用いら
れているクロック信号ＴＣＫの周波数と大きくずれ、エ
ラー検出回路３１０でエラーとして検出され、切替信号
Ｓ３１０がハイレベルで入力されると、それぞれハイレ
ベルのイネーブル信号ＥＮＢ１およびローレベルのイネ
ーブル信号ＥＮＢ２を生成する。これにより、エラーが
検出されたときには、位相比較回路３０３が非動作状態
に設定され、周波数比較回路３０５が動作状態に設定さ
れる。
動作時に、何らかの原因でＶＣＯ３０１により生成され
たクロック信号ＬＣＫの周波数が送信部１０Ａに用いら
れているクロック信号ＴＣＫの周波数と大きくずれ、エ
ラー検出回路３１０でエラーとして検出され、切替信号
Ｓ３１０がハイレベルで入力されると、それぞれハイレ
ベルのイネーブル信号ＥＮＢ１およびローレベルのイネ
ーブル信号ＥＮＢ２を生成する。これにより、エラーが
検出されたときには、位相比較回路３０３が非動作状態
に設定され、周波数比較回路３０５が動作状態に設定さ
れる。
【００４９】同相ドライバ３０８は、エラー検出回路３
１０による切替信号Ｓ３１０を受けて同相信号を発生し
伝送線２０Ａに出力する。同相ドライバ３０８は、エラ
ー検出回路３１０による切替信号Ｓ３１０がハイレベル
に保持されている間に、参照クロック信号の要求信号と
しての同相信号をハイレベルで伝送線２０Ａに出力す
る。このとき、伝送線２０Ａを構成する一対の信号線の
平均電圧がハイレベル、たとえば１Ｖに保持される。
１０による切替信号Ｓ３１０を受けて同相信号を発生し
伝送線２０Ａに出力する。同相ドライバ３０８は、エラ
ー検出回路３１０による切替信号Ｓ３１０がハイレベル
に保持されている間に、参照クロック信号の要求信号と
しての同相信号をハイレベルで伝送線２０Ａに出力す
る。このとき、伝送線２０Ａを構成する一対の信号線の
平均電圧がハイレベル、たとえば１Ｖに保持される。
【００５０】エラー検出回路３１０は、クロック生成回
路３００で入力ＮＲＺデータ（または参照クロック信号
ＲＣＫ）に基づいて生成されたクロック信号ＬＣＫの位
相の異なる２点においてサンプリングした入力データ
（または参照クロック信号ＲＣＫ）の差異をエラー信号
とし、このエラーが偶発的なエラーか生成したクロック
信号と入力データとの周波数のずれによるエラーかを検
出し、周波数ずれエラーの場合に切替信号Ｓ３１０をク
ロック生成回路３００の差動ドライバ３０７および同相
ドライバ３０８に出力する。
路３００で入力ＮＲＺデータ（または参照クロック信号
ＲＣＫ）に基づいて生成されたクロック信号ＬＣＫの位
相の異なる２点においてサンプリングした入力データ
（または参照クロック信号ＲＣＫ）の差異をエラー信号
とし、このエラーが偶発的なエラーか生成したクロック
信号と入力データとの周波数のずれによるエラーかを検
出し、周波数ずれエラーの場合に切替信号Ｓ３１０をク
ロック生成回路３００の差動ドライバ３０７および同相
ドライバ３０８に出力する。
【００５１】エラー検出回路３１０のエラー検出原理
は、送信データであるＮＲＺ信号とＶＣＯ３０１による
生成クロック信号ＬＣＫのずれは、クロック信号ＬＣＫ
の僅かに位相の異なる２点でサンプリングしてその差異
を調べると、間欠的にエラーパルス出力が得られること
による（図２参照）。これは、通信で偶発的に生じるロ
ックはずれ等によるエラーに比してより密に発生する。
なお、図２中、＊で示す領域がエラーが発生する可能性
の高い領域である。そこで、エラー検出回路３１０は、
ＮＲＺデータに基づいて生成されたクロック信号ＬＣＫ
の位相の異なる２点においてサンプリングした入力デー
タの差異をエラーパルス信号として生成し、生成したエ
ラーパルス信号のパルス幅を所定時間だけ拡張してエラ
ー密度を調べ、さらにパルスを拡張し、それでもある密
度でエラーパルスがあればエラーとして検出するように
構成されている。
は、送信データであるＮＲＺ信号とＶＣＯ３０１による
生成クロック信号ＬＣＫのずれは、クロック信号ＬＣＫ
の僅かに位相の異なる２点でサンプリングしてその差異
を調べると、間欠的にエラーパルス出力が得られること
による（図２参照）。これは、通信で偶発的に生じるロ
ックはずれ等によるエラーに比してより密に発生する。
なお、図２中、＊で示す領域がエラーが発生する可能性
の高い領域である。そこで、エラー検出回路３１０は、
ＮＲＺデータに基づいて生成されたクロック信号ＬＣＫ
の位相の異なる２点においてサンプリングした入力デー
タの差異をエラーパルス信号として生成し、生成したエ
ラーパルス信号のパルス幅を所定時間だけ拡張してエラ
ー密度を調べ、さらにパルスを拡張し、それでもある密
度でエラーパルスがあればエラーとして検出するように
構成されている。
【００５２】エラー検出回路３１０は、具体的には、Ｄ
型フリップフロップ３１１，３１２，３１３、遅延回路
３１４、排他的論理和（ＥＸＯＲ）ゲート３１５、パル
スストレッチャ３１６（ＰＳ１），３１７（ＰＳ２），
３１８（ＰＳ３）、インバータ３１９，３２０、２入力
ＯＲゲート３２１、および２入力ＡＮＤゲート３２２に
より構成されている。
型フリップフロップ３１１，３１２，３１３、遅延回路
３１４、排他的論理和（ＥＸＯＲ）ゲート３１５、パル
スストレッチャ３１６（ＰＳ１），３１７（ＰＳ２），
３１８（ＰＳ３）、インバータ３１９，３２０、２入力
ＯＲゲート３２１、および２入力ＡＮＤゲート３２２に
より構成されている。
【００５３】Ｄ型フリップフロップ３１１は、クロック
生成回路３００で生成されたクロック信号ＬＣＫをクロ
ック入力に入力し、入力端子Ｄに差動レシーバ３０４で
受信された受信信号Ｓ３０４を入力し、クロック信号Ｌ
ＣＫで受信信号Ｓ３０４をサンプリングして送信データ
を再生し、出力端子Ｑから再生データＳ３１１を出力端
子ＴOUT およびＥＸＯＲゲート３１５に出力する。
生成回路３００で生成されたクロック信号ＬＣＫをクロ
ック入力に入力し、入力端子Ｄに差動レシーバ３０４で
受信された受信信号Ｓ３０４を入力し、クロック信号Ｌ
ＣＫで受信信号Ｓ３０４をサンプリングして送信データ
を再生し、出力端子Ｑから再生データＳ３１１を出力端
子ＴOUT およびＥＸＯＲゲート３１５に出力する。
【００５４】Ｄ型フリップフロップ３１２は、クロック
生成回路３００で生成されたクロック信号ＬＣＫを遅延
回路３１４で所定時間だけ遅延された遅延クロック信号
ＤＬＣＫをクロック入力に入力し、入力端子Ｄに差動レ
シーバ３０４で受信された受信信号Ｓ３０４を入力し、
遅延クロック信号ＬＣＫで受信信号Ｓ３０４をサンプリ
ングして送信データを再生し、出力端子Ｑから再生デー
タＳ３１２をＥＸＯＲゲート３１５に出力する。
生成回路３００で生成されたクロック信号ＬＣＫを遅延
回路３１４で所定時間だけ遅延された遅延クロック信号
ＤＬＣＫをクロック入力に入力し、入力端子Ｄに差動レ
シーバ３０４で受信された受信信号Ｓ３０４を入力し、
遅延クロック信号ＬＣＫで受信信号Ｓ３０４をサンプリ
ングして送信データを再生し、出力端子Ｑから再生デー
タＳ３１２をＥＸＯＲゲート３１５に出力する。
【００５５】Ｄ型フリップフロップ３１３は、クロック
生成回路３００で生成されたクロック信号ＬＣＫを遅延
回路３１４で所定時間だけ遅延された遅延クロック信号
ＤＬＣＫをクロック入力に入力し、入力端子ＤにＥＸＯ
Ｒゲート３１５でクロック信号ＬＣＫの位相の異なる２
点においてサンプリングした再生データＳ３１１とＳ３
１２との排他的論理和の結果信号Ｓ３１５を入力し、遅
延クロック信号ＬＣＫで信号Ｓ３１５をサンプリングし
て、その結果を図３（ａ）に示すようなエラーパルス信
号Ｓ３１３として出力端子Ｑからパルスストレッチャ３
１６に出力する。 図３（ａ）において、で示す領域
の波形は偶発的に生じるエラーパルス、で示す領域の
波形はＶＣＯ３０１の周波数ずれで生じるエラーパルス
である。
生成回路３００で生成されたクロック信号ＬＣＫを遅延
回路３１４で所定時間だけ遅延された遅延クロック信号
ＤＬＣＫをクロック入力に入力し、入力端子ＤにＥＸＯ
Ｒゲート３１５でクロック信号ＬＣＫの位相の異なる２
点においてサンプリングした再生データＳ３１１とＳ３
１２との排他的論理和の結果信号Ｓ３１５を入力し、遅
延クロック信号ＬＣＫで信号Ｓ３１５をサンプリングし
て、その結果を図３（ａ）に示すようなエラーパルス信
号Ｓ３１３として出力端子Ｑからパルスストレッチャ３
１６に出力する。 図３（ａ）において、で示す領域
の波形は偶発的に生じるエラーパルス、で示す領域の
波形はＶＣＯ３０１の周波数ずれで生じるエラーパルス
である。
【００５６】これらＤ型フリップフロップ３１１〜３１
３、遅延回路３１４、およびＥＸＯＲ３１５によりクロ
ック生成回路３００で入力データに基づいて生成された
クロック信号ＬＣＫの位相の異なる２点においてサンプ
リングした入力データの差異をエラーパルス信号を生成
するエラーパルス信号生成回路が構成されている。
３、遅延回路３１４、およびＥＸＯＲ３１５によりクロ
ック生成回路３００で入力データに基づいて生成された
クロック信号ＬＣＫの位相の異なる２点においてサンプ
リングした入力データの差異をエラーパルス信号を生成
するエラーパルス信号生成回路が構成されている。
【００５７】パルスストレッチャ３１６は、エラーパル
ス信号Ｓ３１３のパルス幅をさらに第１の時間Ｔ１だけ
拡張し、図３（ｂ）に示すような信号Ｓ３１６としてイ
ンバータ３１９に出力する。このパルスストレッチャ３
１６のおけるパルス拡張時間Ｔ１は、上述したようにエ
ラー密度を調べるための時間である。
ス信号Ｓ３１３のパルス幅をさらに第１の時間Ｔ１だけ
拡張し、図３（ｂ）に示すような信号Ｓ３１６としてイ
ンバータ３１９に出力する。このパルスストレッチャ３
１６のおけるパルス拡張時間Ｔ１は、上述したようにエ
ラー密度を調べるための時間である。
【００５８】インバータ３１９は、パルスストレッチャ
３１６の出力信号Ｓ３１６のレベルを反転させ、図３
（ｃ）に示すような信号Ｓ３１９をＯＲゲート３２１に
出力する。このインバータ３１９の反転出力信号Ｓ３１
９は、エラーパルス信号Ｓ３１３がパルスストレッチャ
３１６で時間Ｔ１だけ拡張されているので、図３（ｃ）
に示すように、で示す領域では、エラーがまばらな箇
所でパルスが立ち、で示す領域のようにエラーが密な
ところではパルスが出なくなる。なお、パルスストレッ
チャ３１６、インバータ３１９により第２の回路が構成
される。
３１６の出力信号Ｓ３１６のレベルを反転させ、図３
（ｃ）に示すような信号Ｓ３１９をＯＲゲート３２１に
出力する。このインバータ３１９の反転出力信号Ｓ３１
９は、エラーパルス信号Ｓ３１３がパルスストレッチャ
３１６で時間Ｔ１だけ拡張されているので、図３（ｃ）
に示すように、で示す領域では、エラーがまばらな箇
所でパルスが立ち、で示す領域のようにエラーが密な
ところではパルスが出なくなる。なお、パルスストレッ
チャ３１６、インバータ３１９により第２の回路が構成
される。
【００５９】パルスストレッチャ３１７は、ＯＲゲート
３２１の出力信号Ｓ３２１、すなわちインバータ３１９
の出力信号Ｓ３１９またはＡＮＤゲート３２２の出力信
号Ｓ３２２のパルス幅をさらに第２の時間Ｔ２だけ拡張
し、図３（ｅ）に示すような信号Ｓ３１７としてインバ
ータ３２０およびＡＮＤゲート３２２に出力する。この
パルスストレッチャ３１７の出力信号Ｓ３１７は、イン
バータ３１９の反転出力信号Ｓ３１９のパルス幅をさら
に時間Ｔ２だけ拡張したものであることから、図３
（ｅ）に示すように、エラーが密な部分が時間Ｔ２以上
続いたときにだけローレベルになる。
３２１の出力信号Ｓ３２１、すなわちインバータ３１９
の出力信号Ｓ３１９またはＡＮＤゲート３２２の出力信
号Ｓ３２２のパルス幅をさらに第２の時間Ｔ２だけ拡張
し、図３（ｅ）に示すような信号Ｓ３１７としてインバ
ータ３２０およびＡＮＤゲート３２２に出力する。この
パルスストレッチャ３１７の出力信号Ｓ３１７は、イン
バータ３１９の反転出力信号Ｓ３１９のパルス幅をさら
に時間Ｔ２だけ拡張したものであることから、図３
（ｅ）に示すように、エラーが密な部分が時間Ｔ２以上
続いたときにだけローレベルになる。
【００６０】インバータ３２０は、パルスストレッチャ
３１７の出力信号Ｓ３１７のレベルを反転させて図３
（ｆ）に示すような切替信号Ｓ３１０を生成し、パルス
ストレッチャ３１８、並びにクロック生成回路３００の
差動ドライバ３０７および同相ドライバ３０８に出力す
る。この切替信号Ｓ３１０がハイレベルで出力されてい
るときに、前述したように、クロック生成回路３００に
おいては、クロック信号ＬＣＫと入力ＮＲＺデータとの
周波数ずれが生じているものとして、周波数比較回路３
０５を用いたループでＶＣＯ３０１の発振周波数を参照
クロック信号ＲＣＫの周波数に引き込む動作が行われ
る。なお、パルスストレッチャ３１７およびインバータ
３２０により第２の回路が構成される。
３１７の出力信号Ｓ３１７のレベルを反転させて図３
（ｆ）に示すような切替信号Ｓ３１０を生成し、パルス
ストレッチャ３１８、並びにクロック生成回路３００の
差動ドライバ３０７および同相ドライバ３０８に出力す
る。この切替信号Ｓ３１０がハイレベルで出力されてい
るときに、前述したように、クロック生成回路３００に
おいては、クロック信号ＬＣＫと入力ＮＲＺデータとの
周波数ずれが生じているものとして、周波数比較回路３
０５を用いたループでＶＣＯ３０１の発振周波数を参照
クロック信号ＲＣＫの周波数に引き込む動作が行われ
る。なお、パルスストレッチャ３１７およびインバータ
３２０により第２の回路が構成される。
【００６１】パルスストレッチャ３１８は、切替信号Ｓ
３１０のパルス幅をさらに第３の時間Ｔ３だけ拡張し、
図３（ｇ）に示すような信号Ｓ３１８としてＡＮＤゲー
ト３２２に出力する。
３１０のパルス幅をさらに第３の時間Ｔ３だけ拡張し、
図３（ｇ）に示すような信号Ｓ３１８としてＡＮＤゲー
ト３２２に出力する。
【００６２】ＡＮＤゲート３２２は、パルスストレッチ
ャ３１７の出力信号Ｓ３１７とパルスストレッチャ３１
８の出力信号Ｓ３１８との論理積をとりマスク信号Ｓ３
２２としてＯＲゲート３２１に出力する。
ャ３１７の出力信号Ｓ３１７とパルスストレッチャ３１
８の出力信号Ｓ３１８との論理積をとりマスク信号Ｓ３
２２としてＯＲゲート３２１に出力する。
【００６３】これらパルスストレチャ３１８およびＡＮ
Ｄゲート３２２は第３の回路として以下の機能を有す
る。すなわち、切替信号Ｓ３１３０がハイレベルの期間
にクロック生成回路３００において行われる周波数比較
回路３０５を用いたループでＶＣＯ３０１の発振周波数
を参照クロック信号ＲＣＫの周波数に引き込む動作が進
み、ＶＣＯ３０１の発振周波数が参照クロック信号ＲＣ
Ｋの周波数に近づいていくと、エラーパルス信号Ｓ３１
３は再び疎になり、パルスストレッチャ３１６の出力信
号はローレベルに落ち、パルスストレッチャ３１７の出
力信号はハイレベルになる。その結果、切替信号Ｓ３１
０は、ローレベルになり、クロック生成回路３００にお
いては位相比較回路３０３を用いたループで動作し、Ｖ
ＣＯ３０１の発振周波数を入力ＮＲＺ信号に引き込む動
作が行われる。そして、この引き込む過程において生じ
る図３中で示す領域のエラーパルス信号Ｓ３１３を、
パルスストレチャ３１８およびＡＮＤゲート３２２で生
成したマスク信号Ｓ３２２を用いて、時間Ｔ３の間はエ
ラーをマスクして、切替信号Ｓ３１０をローレベルに保
持させて位相比較回路３０３を用いたループで動作さ
せ、ＶＣＯ３０１で生成されるクロック信号に位相を入
力ＮＲＺデータの位相に引き込む動作を続行させる。
Ｄゲート３２２は第３の回路として以下の機能を有す
る。すなわち、切替信号Ｓ３１３０がハイレベルの期間
にクロック生成回路３００において行われる周波数比較
回路３０５を用いたループでＶＣＯ３０１の発振周波数
を参照クロック信号ＲＣＫの周波数に引き込む動作が進
み、ＶＣＯ３０１の発振周波数が参照クロック信号ＲＣ
Ｋの周波数に近づいていくと、エラーパルス信号Ｓ３１
３は再び疎になり、パルスストレッチャ３１６の出力信
号はローレベルに落ち、パルスストレッチャ３１７の出
力信号はハイレベルになる。その結果、切替信号Ｓ３１
０は、ローレベルになり、クロック生成回路３００にお
いては位相比較回路３０３を用いたループで動作し、Ｖ
ＣＯ３０１の発振周波数を入力ＮＲＺ信号に引き込む動
作が行われる。そして、この引き込む過程において生じ
る図３中で示す領域のエラーパルス信号Ｓ３１３を、
パルスストレチャ３１８およびＡＮＤゲート３２２で生
成したマスク信号Ｓ３２２を用いて、時間Ｔ３の間はエ
ラーをマスクして、切替信号Ｓ３１０をローレベルに保
持させて位相比較回路３０３を用いたループで動作さ
せ、ＶＣＯ３０１で生成されるクロック信号に位相を入
力ＮＲＺデータの位相に引き込む動作を続行させる。
【００６４】次に、上記構成による動作を説明する。た
とえば、伝送線２０Ａを介して送信部１０Ａと受信部３
０Ａを接続したときあるいは通常のデータ伝送中にノイ
ズ等の原因で、受信部３０Ａで生成されるクロック信号
ＬＣＫの周波数が、送信部１０Ａで用いられている送信
クロック信号ＴＣＫの周波数とずれたときには、当初エ
ラー信号生成回路で生成されるエラーパルス信号Ｓ３１
３は図３ので示す領域のように密状態にある。このエ
ラー信号Ｓ３１３は、パルスストレッチャ３１６でその
パルス幅が時間Ｔ１だけ拡張される。その結果、パルス
ストレッチャ３１６からパルスではなく直流（ＤＣ）的
なレベルの信号Ｓ３１６が出力される。この信号Ｓ３１
６はインバータ３１９で反転され、ローレベルの信号Ｓ
３１９としてＯＲゲート３２１を介してパルスストレッ
チャ３１７に入力される。
とえば、伝送線２０Ａを介して送信部１０Ａと受信部３
０Ａを接続したときあるいは通常のデータ伝送中にノイ
ズ等の原因で、受信部３０Ａで生成されるクロック信号
ＬＣＫの周波数が、送信部１０Ａで用いられている送信
クロック信号ＴＣＫの周波数とずれたときには、当初エ
ラー信号生成回路で生成されるエラーパルス信号Ｓ３１
３は図３ので示す領域のように密状態にある。このエ
ラー信号Ｓ３１３は、パルスストレッチャ３１６でその
パルス幅が時間Ｔ１だけ拡張される。その結果、パルス
ストレッチャ３１６からパルスではなく直流（ＤＣ）的
なレベルの信号Ｓ３１６が出力される。この信号Ｓ３１
６はインバータ３１９で反転され、ローレベルの信号Ｓ
３１９としてＯＲゲート３２１を介してパルスストレッ
チャ３１７に入力される。
【００６５】パルスストレッチャ３１７においては、Ｏ
Ｒゲート３２１の出力信号Ｓ３２１、すなわちインバー
タ３１９の出力信号Ｓ３１９のパルス幅がさらに時間Ｔ
２だけ拡張され、図３（ｅ）に示すような信号Ｓ３１７
としてインバータ３２０およびＡＮＤゲート３２２に出
力される。このパルスストレッチャ３１７の出力信号Ｓ
３１７は、インバータ３１９の反転出力信号Ｓ３１９の
パルス幅をさらに時間Ｔ２だけ拡張したものであること
から、図３（ｅ）に示すように、エラーが密な部分が時
間Ｔ２以上続いたときにだけローレベルに切り替わる。
Ｒゲート３２１の出力信号Ｓ３２１、すなわちインバー
タ３１９の出力信号Ｓ３１９のパルス幅がさらに時間Ｔ
２だけ拡張され、図３（ｅ）に示すような信号Ｓ３１７
としてインバータ３２０およびＡＮＤゲート３２２に出
力される。このパルスストレッチャ３１７の出力信号Ｓ
３１７は、インバータ３１９の反転出力信号Ｓ３１９の
パルス幅をさらに時間Ｔ２だけ拡張したものであること
から、図３（ｅ）に示すように、エラーが密な部分が時
間Ｔ２以上続いたときにだけローレベルに切り替わる。
【００６６】そして、インバータ３２０において、パル
スストレッチャ３１７の出力信号Ｓ３１７のレベルが反
転されて、ハイレベルの切替信号Ｓ３１０が生成され、
パルスストレッチャ３１８、並びにクロック生成回路３
００の差動ドライバ３０７および同相ドライバ３０８に
出力される。
スストレッチャ３１７の出力信号Ｓ３１７のレベルが反
転されて、ハイレベルの切替信号Ｓ３１０が生成され、
パルスストレッチャ３１８、並びにクロック生成回路３
００の差動ドライバ３０７および同相ドライバ３０８に
出力される。
【００６７】差動ドライバ３０７では、エラー検出回路
３１０によるハイレベルの切替信号Ｓ３１０を受けて、
ハイレベルのイネーブル信号ＥＮＢ１およびローレベル
のイネーブル信号ＥＮＢ２が生成され、それぞれ位相比
較回路３０３および周波数比較回路３０５に供給され
る。これにより、位相比較回路３０３が非動作状態に設
定され、周波数比較回路３０５が動作状態に設定され
る。
３１０によるハイレベルの切替信号Ｓ３１０を受けて、
ハイレベルのイネーブル信号ＥＮＢ１およびローレベル
のイネーブル信号ＥＮＢ２が生成され、それぞれ位相比
較回路３０３および周波数比較回路３０５に供給され
る。これにより、位相比較回路３０３が非動作状態に設
定され、周波数比較回路３０５が動作状態に設定され
る。
【００６８】また、同相ドライバ３０８では、エラー検
出回路３１０による切替信号Ｓ３１０を受けて同相信号
が発生され、伝送線２０Ａに出力される。このとき、伝
送線２０Ａを構成する一対の信号線の平均電圧がハイレ
ベル、たとえば１Ｖに保持される。
出回路３１０による切替信号Ｓ３１０を受けて同相信号
が発生され、伝送線２０Ａに出力される。このとき、伝
送線２０Ａを構成する一対の信号線の平均電圧がハイレ
ベル、たとえば１Ｖに保持される。
【００６９】このように伝送線２０Ａにハイレベルの同
相信号が出力されていることから、送信部１０Ａの出力
回路１００において、同相電圧検出回路１０６により、
ハイレベルの検出信号Ｓ１０６が出力され、コンパレー
タ１０５によりハイレベルの選択制御信号Ｓ１０５がセ
レクタ１０２に出力される。これにより、セレクタ１０
２では、分周器１０３からの参照クロックＲＣＫが選択
され、参照クロックＲＣＫが差動ドライバ１０４を介し
て、伝送線２０Ａに出力される。
相信号が出力されていることから、送信部１０Ａの出力
回路１００において、同相電圧検出回路１０６により、
ハイレベルの検出信号Ｓ１０６が出力され、コンパレー
タ１０５によりハイレベルの選択制御信号Ｓ１０５がセ
レクタ１０２に出力される。これにより、セレクタ１０
２では、分周器１０３からの参照クロックＲＣＫが選択
され、参照クロックＲＣＫが差動ドライバ１０４を介し
て、伝送線２０Ａに出力される。
【００７０】受信部３０Ａのクロック生成回路３００に
おいて、差動レシーバ３０４により伝送線２０Ａを伝送
された参照クロックＲＣＫが受信され、これに同期した
受信信号Ｓ３０４が出力される。この受信信号Ｓ３０４
は、ローレベルのイネーブル信号ＥＮＢ２により動作状
態に設定されている周波数比較回路３０５に入力され
る。また、周波数比較回路３０５には、ＶＣＯ３０１に
より出力されたクロック信号ＬＣＫが分周器３０６によ
り、Ｎ分周された分周信号が入力される。
おいて、差動レシーバ３０４により伝送線２０Ａを伝送
された参照クロックＲＣＫが受信され、これに同期した
受信信号Ｓ３０４が出力される。この受信信号Ｓ３０４
は、ローレベルのイネーブル信号ＥＮＢ２により動作状
態に設定されている周波数比較回路３０５に入力され
る。また、周波数比較回路３０５には、ＶＣＯ３０１に
より出力されたクロック信号ＬＣＫが分周器３０６によ
り、Ｎ分周された分周信号が入力される。
【００７１】周波数比較回路３０５において、受信信号
Ｓ３０４と分周器３０６の分周信号の周波数が比較さ
れ、比較結果に応じて、発振制御信号Ｓ３０５が発生さ
れ、ループフィルタ３０２に出力される。ループフィル
タ３０２により、周波数比較回路３０５からの発振制御
信号Ｓ３０５の高域成分、ノイズなどが除去され、低域
成分のみがＶＣＯ３０１に出力される。そして、ＶＣＯ
３０１において、ループフィルタ３０２からの発振制御
信号に応じて、クロック信号ＬＣＫの周波数が制御され
る。すなわち、クロック信号ＬＣＫと入力ＮＲＺデー
タ、ひいては送信部１０Ａで用いられている送信クロッ
ク信号ＴＣＫとの周波数ずれが生じているものとして、
周波数比較回路３０５を用いたループでＶＣＯ３０１の
発振周波数を参照クロック信号ＲＣＫの周波数に引き込
む動作が行われる。
Ｓ３０４と分周器３０６の分周信号の周波数が比較さ
れ、比較結果に応じて、発振制御信号Ｓ３０５が発生さ
れ、ループフィルタ３０２に出力される。ループフィル
タ３０２により、周波数比較回路３０５からの発振制御
信号Ｓ３０５の高域成分、ノイズなどが除去され、低域
成分のみがＶＣＯ３０１に出力される。そして、ＶＣＯ
３０１において、ループフィルタ３０２からの発振制御
信号に応じて、クロック信号ＬＣＫの周波数が制御され
る。すなわち、クロック信号ＬＣＫと入力ＮＲＺデー
タ、ひいては送信部１０Ａで用いられている送信クロッ
ク信号ＴＣＫとの周波数ずれが生じているものとして、
周波数比較回路３０５を用いたループでＶＣＯ３０１の
発振周波数を参照クロック信号ＲＣＫの周波数に引き込
む動作が行われる。
【００７２】このように、分周回路３０６からの分周信
号と参照クロックＲＣＫの周波数が一致するようにＶＣ
Ｏ３０１の発振周波数が制御されて、ＶＣＯ３０１によ
り発生されたクロック信号ＬＣＫの周波数が送信部１０
Ａに用いられている送信クロック信号ＴＣＫの周波数と
徐々に一致するようになる。
号と参照クロックＲＣＫの周波数が一致するようにＶＣ
Ｏ３０１の発振周波数が制御されて、ＶＣＯ３０１によ
り発生されたクロック信号ＬＣＫの周波数が送信部１０
Ａに用いられている送信クロック信号ＴＣＫの周波数と
徐々に一致するようになる。
【００７３】この周波数調整されているクロック信号Ｌ
ＣＫは、エラー検出回路３１０に入力されている。この
場合、上述したように切替信号Ｓ３１０がハイレベルの
期間にクロック生成回路３００において行われる周波数
比較回路３０５を用いたループでＶＣＯ３０１の発振周
波数を参照クロック信号ＲＣＫの周波数に引き込む動作
が進み、ＶＣＯ３０１の発振周波数が参照クロック信号
ＲＣＫの周波数に近づいていくと、、エラー検出回路３
１０で生成されるエラーパルス信号Ｓ３１３は再び疎に
なり、パルスストレッチャ３１６の出力信号はローレベ
ルに落ち、パルスストレッチャ３１７の出力信号はハイ
レベルに切り替わる。その結果、切替信号Ｓ３１０はロ
ーレベルになる。
ＣＫは、エラー検出回路３１０に入力されている。この
場合、上述したように切替信号Ｓ３１０がハイレベルの
期間にクロック生成回路３００において行われる周波数
比較回路３０５を用いたループでＶＣＯ３０１の発振周
波数を参照クロック信号ＲＣＫの周波数に引き込む動作
が進み、ＶＣＯ３０１の発振周波数が参照クロック信号
ＲＣＫの周波数に近づいていくと、、エラー検出回路３
１０で生成されるエラーパルス信号Ｓ３１３は再び疎に
なり、パルスストレッチャ３１６の出力信号はローレベ
ルに落ち、パルスストレッチャ３１７の出力信号はハイ
レベルに切り替わる。その結果、切替信号Ｓ３１０はロ
ーレベルになる。
【００７４】切替信号Ｓ３１０がローレベルになったこ
とに伴い、クロック生成回路３００の差動ドライバ３０
７では、エラー検出回路３１０によるローレベルの切替
信号Ｓ３１０を受けて、イネーブル信号ＥＮＢ１がロー
レベルに切り替えられ、およびイネーブル信号ＥＮＢ２
がハイレベルに切り替えられて、それぞれ位相比較回路
３０３および周波数比較回路３０５に供給される。これ
により、位相比較回路３０３が動作状態に切り替わり、
周波数比較回路３０５が非動作状態に切り替わる。
とに伴い、クロック生成回路３００の差動ドライバ３０
７では、エラー検出回路３１０によるローレベルの切替
信号Ｓ３１０を受けて、イネーブル信号ＥＮＢ１がロー
レベルに切り替えられ、およびイネーブル信号ＥＮＢ２
がハイレベルに切り替えられて、それぞれ位相比較回路
３０３および周波数比較回路３０５に供給される。これ
により、位相比較回路３０３が動作状態に切り替わり、
周波数比較回路３０５が非動作状態に切り替わる。
【００７５】また、同相ドライバ３０８では、ローレベ
ルの切替信号Ｓ３１０を受けて同相信号がローレベルに
切り替えられて伝送線２０Ａに出力される。
ルの切替信号Ｓ３１０を受けて同相信号がローレベルに
切り替えられて伝送線２０Ａに出力される。
【００７６】このように伝送線２０Ａにローレベルの同
相信号が出力されていることから、送信部１０Ａの出力
回路１００において、同相電圧検出回路１０６により、
ローレベルの検出信号Ｓ１０６が出力され、コンパレー
タ１０５によりローレベルの選択制御信号Ｓ１０５がセ
レクタ１０２に出力される。これにより、セレクタ１０
２では、フリップフロップ１０１からの送信データであ
るＮＲＺデータが選択され、この送信データは差動ドラ
イバ１０４を介して、伝送線２０Ａに出力される。
相信号が出力されていることから、送信部１０Ａの出力
回路１００において、同相電圧検出回路１０６により、
ローレベルの検出信号Ｓ１０６が出力され、コンパレー
タ１０５によりローレベルの選択制御信号Ｓ１０５がセ
レクタ１０２に出力される。これにより、セレクタ１０
２では、フリップフロップ１０１からの送信データであ
るＮＲＺデータが選択され、この送信データは差動ドラ
イバ１０４を介して、伝送線２０Ａに出力される。
【００７７】受信部３０Ａのクロック生成回路３００に
おいて、差動レシーバ３０４により伝送線２０Ａを伝送
されたＮＲＺデータが受信され、これに同期した受信信
号Ｓ１０４が出力される。この受信信号Ｓ１０４は、ロ
ーレベルのイネーブル信号ＥＮＢ１により動作状態に設
定されている位相比較回路３０３およびエラー検出回路
３１０に入力される。
おいて、差動レシーバ３０４により伝送線２０Ａを伝送
されたＮＲＺデータが受信され、これに同期した受信信
号Ｓ１０４が出力される。この受信信号Ｓ１０４は、ロ
ーレベルのイネーブル信号ＥＮＢ１により動作状態に設
定されている位相比較回路３０３およびエラー検出回路
３１０に入力される。
【００７８】クロック生成回路３００においては位相比
較回路３０３を用いたループで動作し、ＶＣＯ３０１に
よるクロック信号ＬＣＫの位相を入力ＮＲＺデータの位
相に引き込む動作が行われる。
較回路３０３を用いたループで動作し、ＶＣＯ３０１に
よるクロック信号ＬＣＫの位相を入力ＮＲＺデータの位
相に引き込む動作が行われる。
【００７９】そして、エラー検出回路３１０では、この
引き込む過程において、図３中で示す領域のエラーパ
ルス信号Ｓ３１３が生じ、パルスストレチャ３１８およ
びＡＮＤゲート３２２でマスク信号Ｓ３２２が生成さ
れ、時間Ｔ３の間はエラーをマスクして、切替信号Ｓ３
１０がローレベルに保持される。すなわち、クロック生
成回路３００を、位相比較回路３０３を用いたループで
強制的に動作させ、ＶＣＯ３０１で生成されたクロック
信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む
動作が続行される。
引き込む過程において、図３中で示す領域のエラーパ
ルス信号Ｓ３１３が生じ、パルスストレチャ３１８およ
びＡＮＤゲート３２２でマスク信号Ｓ３２２が生成さ
れ、時間Ｔ３の間はエラーをマスクして、切替信号Ｓ３
１０がローレベルに保持される。すなわち、クロック生
成回路３００を、位相比較回路３０３を用いたループで
強制的に動作させ、ＶＣＯ３０１で生成されたクロック
信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む
動作が続行される。
【００８０】そして、マスク期間中に位相比較回路３０
３を用いたループでＶＣＯ３０１生成されたクロック信
号ＬＣＫの位相が差動ドライバ３０４から出力されたＮ
ＲＺデータ（受信信号Ｓ３０４）の位相とが一致するよ
うに制御が行われる。以後、送信部１０Ａと受信部３０
Ａ間の伝送線２０Ａを介した差動信号であるデータ伝送
が行われる。また、フリップフロップ３１１により、Ｖ
ＣＯ３０１により生成されたクロック信号ＬＣＫのタイ
ミングに応じて、伝送線２０Ａから伝送されてきたデー
タＳＤＡＴが順次出力される。フリップフロップ３１１
の出力データＳＤＡＴが図示しない直列／並列変換回路
により、たとえばｎビットのデータに変換され出力され
る。
３を用いたループでＶＣＯ３０１生成されたクロック信
号ＬＣＫの位相が差動ドライバ３０４から出力されたＮ
ＲＺデータ（受信信号Ｓ３０４）の位相とが一致するよ
うに制御が行われる。以後、送信部１０Ａと受信部３０
Ａ間の伝送線２０Ａを介した差動信号であるデータ伝送
が行われる。また、フリップフロップ３１１により、Ｖ
ＣＯ３０１により生成されたクロック信号ＬＣＫのタイ
ミングに応じて、伝送線２０Ａから伝送されてきたデー
タＳＤＡＴが順次出力される。フリップフロップ３１１
の出力データＳＤＡＴが図示しない直列／並列変換回路
により、たとえばｎビットのデータに変換され出力され
る。
【００８１】なお、通常のデータ伝送期間中にノイズ等
の原因で、クロック信号ＴＣＫの周波数が送信部１０Ａ
で用いられている送信クロック信号ＴＣＫの周波数とず
れたときには、エラーパルス信号Ｓ３１３は図３中で
示す領域のように密状態になり、上述したと同様の周波
数引き込み制御が行われる。しかし、図３中で示す領
域のように、エラー密度が疎な、いわゆる偶発的なエラ
ーしか検出できない場合には、パルスストレッチャ３１
６，３１７でパルス幅を拡張した結果である信号Ｓ３１
７がローレベル期間のないＤＣ的なハイレベルな信号と
なることから、切替信号Ｓ３１０はローレベルのままに
保持される。すなわち、偶発的なエラーは、位相比較回
路３０３を用いたループで、ＶＣＯ３０１で生成された
クロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に
引き込む動作を続行させることにより解消できるものと
して扱われる。
の原因で、クロック信号ＴＣＫの周波数が送信部１０Ａ
で用いられている送信クロック信号ＴＣＫの周波数とず
れたときには、エラーパルス信号Ｓ３１３は図３中で
示す領域のように密状態になり、上述したと同様の周波
数引き込み制御が行われる。しかし、図３中で示す領
域のように、エラー密度が疎な、いわゆる偶発的なエラ
ーしか検出できない場合には、パルスストレッチャ３１
６，３１７でパルス幅を拡張した結果である信号Ｓ３１
７がローレベル期間のないＤＣ的なハイレベルな信号と
なることから、切替信号Ｓ３１０はローレベルのままに
保持される。すなわち、偶発的なエラーは、位相比較回
路３０３を用いたループで、ＶＣＯ３０１で生成された
クロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に
引き込む動作を続行させることにより解消できるものと
して扱われる。
【００８２】以上説明したように、本第１の実施形態に
よれば、一対の信号線からなる伝送線２０Ａと、送信デ
ータを対をなす差動信号に変換して伝送線２０Ａに出力
し、伝送線を伝送された受信部３０Ａからの要求信号を
受けたときには、送信データに代えて、参照クロック信
号を伝送線２０Ａに出力する出力回路１００を有する送
信部１０Ａと、切替信号Ｓ３１０の非入力時には送信デ
ータに基づいてクロック信号を生成し、切替信号の入力
時には参照クロック信号に基づき、当該参照クロック信
号の周波数にロックしたクロック信号を生成するクロッ
ク生成回路３００と、クロック生成回路３００で生成さ
れたクロック信号の位相の異なる複数点においてサンプ
リングした入力データの差異をエラーとし、当該エラー
が偶発的なエラーか生成したクロック信号と入力データ
との周波数のずれによるエラーかを検出し、周波数ずれ
エラーの場合に切替信号Ｓ３１０をクロック生成回路３
００に出力するエラー検出回路３１０とを有する受信部
３０Ａとを設けたので、広範囲な転送レートに対応で
き、ＰＬＬ回路を素早く送信クロックにロックでき、伝
送媒体を増加する必要がなく、簡単な回路構成で的確に
クロックを再生できる有効なクロック再生回路を実現で
きる。
よれば、一対の信号線からなる伝送線２０Ａと、送信デ
ータを対をなす差動信号に変換して伝送線２０Ａに出力
し、伝送線を伝送された受信部３０Ａからの要求信号を
受けたときには、送信データに代えて、参照クロック信
号を伝送線２０Ａに出力する出力回路１００を有する送
信部１０Ａと、切替信号Ｓ３１０の非入力時には送信デ
ータに基づいてクロック信号を生成し、切替信号の入力
時には参照クロック信号に基づき、当該参照クロック信
号の周波数にロックしたクロック信号を生成するクロッ
ク生成回路３００と、クロック生成回路３００で生成さ
れたクロック信号の位相の異なる複数点においてサンプ
リングした入力データの差異をエラーとし、当該エラー
が偶発的なエラーか生成したクロック信号と入力データ
との周波数のずれによるエラーかを検出し、周波数ずれ
エラーの場合に切替信号Ｓ３１０をクロック生成回路３
００に出力するエラー検出回路３１０とを有する受信部
３０Ａとを設けたので、広範囲な転送レートに対応で
き、ＰＬＬ回路を素早く送信クロックにロックでき、伝
送媒体を増加する必要がなく、簡単な回路構成で的確に
クロックを再生できる有効なクロック再生回路を実現で
きる。
【００８３】第２実施形態 図４は本発明に係るデータ伝送装置の第２の実施形態を
示す回路図である。本第２の実施形態が図１に示す本発
明の第１の実施形態と異なる点は、受信部３０Ａのクロ
ック生成回路３００Ａにおける差動レシーバ３０４の入
力側にバイアス回路３０９を接続するとともに、キャパ
シタＣ１，Ｃ２をぞれぞれ接続したことにある。その他
の構成は、第１の実施形態と同様であり、図４において
は図１の回路と同様な構成部分に同様な符号を付して表
記している。
示す回路図である。本第２の実施形態が図１に示す本発
明の第１の実施形態と異なる点は、受信部３０Ａのクロ
ック生成回路３００Ａにおける差動レシーバ３０４の入
力側にバイアス回路３０９を接続するとともに、キャパ
シタＣ１，Ｃ２をぞれぞれ接続したことにある。その他
の構成は、第１の実施形態と同様であり、図４において
は図１の回路と同様な構成部分に同様な符号を付して表
記している。
【００８４】図４に示すように、差動レシーバ３０４の
同相入力端子と伝送線２０Ａの一方の信号線との間に、
キャパシタＣ１が接続され、反転入力端子と伝送線２０
Ａの他方の信号線との間に、キャパシタＣ２が接続され
ている。さらに、差動レシーバ３０４の入力端子に、バ
イアス回路３０９が接続されている。バイアス回路３０
９は、差動レシーバ３０４にバイアス電圧を供給し、差
動レシーバ３０４の動作点を設定する。
同相入力端子と伝送線２０Ａの一方の信号線との間に、
キャパシタＣ１が接続され、反転入力端子と伝送線２０
Ａの他方の信号線との間に、キャパシタＣ２が接続され
ている。さらに、差動レシーバ３０４の入力端子に、バ
イアス回路３０９が接続されている。バイアス回路３０
９は、差動レシーバ３０４にバイアス電圧を供給し、差
動レシーバ３０４の動作点を設定する。
【００８５】通常データ伝送時に、伝送線２０Ａに送信
データに応じた差動信号が高速に伝送され、データ伝送
レートは、たとえば１００Ｍｂ／ｓ〜２Ｇｂ／ｓであ
る。受信部３０Ａにおいて、クロック生成回路３００Ａ
により生成されたクロック信号ＬＣＫの周波数が送信ク
ロック信号ＴＣＫの周波数からずれているとき、送信部
１０Ａに参照クロック信号ＲＣＫの伝送線２０Ａへの送
信を要求する同相信号が伝送され、この同相信号が一定
時間に一定のレベルに保持されている信号であり、直流
信号と見なせる。キャパシタＣ１およびＣ２により、差
動レシーバ３０４と伝送線２０Ａは直流分離され、伝送
線２０Ａから伝送されてきた送信データに基づく交流成
分のみがキャパシタＣ１，Ｃ２を介して、差動レシーバ
３０４に結合される。また、伝送線２０Ａに、同相な参
照クロック要求信号が入力されているとき、キャパシタ
Ｃ１，Ｃ２により、これが遮断され、差動レシーバ３０
４に入力されない。
データに応じた差動信号が高速に伝送され、データ伝送
レートは、たとえば１００Ｍｂ／ｓ〜２Ｇｂ／ｓであ
る。受信部３０Ａにおいて、クロック生成回路３００Ａ
により生成されたクロック信号ＬＣＫの周波数が送信ク
ロック信号ＴＣＫの周波数からずれているとき、送信部
１０Ａに参照クロック信号ＲＣＫの伝送線２０Ａへの送
信を要求する同相信号が伝送され、この同相信号が一定
時間に一定のレベルに保持されている信号であり、直流
信号と見なせる。キャパシタＣ１およびＣ２により、差
動レシーバ３０４と伝送線２０Ａは直流分離され、伝送
線２０Ａから伝送されてきた送信データに基づく交流成
分のみがキャパシタＣ１，Ｃ２を介して、差動レシーバ
３０４に結合される。また、伝送線２０Ａに、同相な参
照クロック要求信号が入力されているとき、キャパシタ
Ｃ１，Ｃ２により、これが遮断され、差動レシーバ３０
４に入力されない。
【００８６】このように、キャパシタＣ１およびＣ２に
より伝送線２０Ａの送信データに応じた差動信号のみが
差動レシーバ３０４に入力され、参照クロック要求信号
などの直流成分が遮断される。たとえば長い伝送線２０
Ａを用いてデータを伝送する場合、送信部１０Ａと受信
部３０Ａは、それぞれ独立した電源により駆動される
が、受信部３０Ａの差動レシーバ３０４は、バイアス回
路３０９により、差動レシーバ３０４に与えられた電源
電圧に応じた最適な動作点にバイアスされる。
より伝送線２０Ａの送信データに応じた差動信号のみが
差動レシーバ３０４に入力され、参照クロック要求信号
などの直流成分が遮断される。たとえば長い伝送線２０
Ａを用いてデータを伝送する場合、送信部１０Ａと受信
部３０Ａは、それぞれ独立した電源により駆動される
が、受信部３０Ａの差動レシーバ３０４は、バイアス回
路３０９により、差動レシーバ３０４に与えられた電源
電圧に応じた最適な動作点にバイアスされる。
【００８７】以上説明したように、本第２の実施形態に
よれば、受信部３０Ａにおいて、差動レシーバ３０４の
入力端子と伝送線２０Ａとの間に、交流結合用キャパシ
タＣ１，Ｃ２を設けて、送信データに基づく高速な差動
信号のみが差動レシーバ３０４に入力され、直流成分が
遮断されるので、送信部１０Ａおよび受信部３０Ａは別
々の電源により駆動され、差動レシーバ３０４はバイア
ス回路３０９により、最適な動作点を設定できる。
よれば、受信部３０Ａにおいて、差動レシーバ３０４の
入力端子と伝送線２０Ａとの間に、交流結合用キャパシ
タＣ１，Ｃ２を設けて、送信データに基づく高速な差動
信号のみが差動レシーバ３０４に入力され、直流成分が
遮断されるので、送信部１０Ａおよび受信部３０Ａは別
々の電源により駆動され、差動レシーバ３０４はバイア
ス回路３０９により、最適な動作点を設定できる。
【００８８】なお、以上説明した第１、第２の実施形態
において、受信部のクロック生成回路３００，３００Ａ
にある周波数比較回路３０５に代えて、周波数位相比較
回路を用いてもよい。
において、受信部のクロック生成回路３００，３００Ａ
にある周波数比較回路３０５に代えて、周波数位相比較
回路を用いてもよい。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
簡単な回路構成で、的確にクロックを再生できるクロッ
ク再生回路を実現できる。また、広範囲な転送レートに
対応でき、再生したクロック信号が素早く送信クロック
に追従でき、伝送媒体を増加する必要がないデータ伝送
装置を実現できる利点がある。
簡単な回路構成で、的確にクロックを再生できるクロッ
ク再生回路を実現できる。また、広範囲な転送レートに
対応でき、再生したクロック信号が素早く送信クロック
に追従でき、伝送媒体を増加する必要がないデータ伝送
装置を実現できる利点がある。
【図１】本発明に係るデータ伝送装置の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】本発明に係るエラー検出回路のエラー検出原理
を説明するための図である。
を説明するための図である。
【図３】図１の受信部におけるエラー検出回路の各部の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図４】本発明に係るデータ伝送装置の第２の実施形態
を示す回路図である。
を示す回路図である。
【図５】一般的なシリアルデータ伝送装置の構成を示す
回路図である。
回路図である。
１０Ａ…送信部、２０Ａ…伝送線、３０Ａ…受信部、１
００…送信部の出力回路、１０１…フリップフロップ、
１０２…セレクタ、１０３…分周器、１０４…差動ドラ
イバ、１０５…コンパレータ、１０６…同相電圧検出回
路、３００，３００Ａ…クロック生成回路、３０１…電
圧制御発振器（ＶＣＯ）、３０２…ループフィルタ、３
０３…位相比較回路、３０４…差動レシーバ、３０５…
周波数比較回路、３０６…分周器、３０７…差動ドライ
バ、３０８…同相ドライバ、３０９…バイアス回路、３
１０…エラー検出回路、３１１〜３１３…Ｄ型フリップ
フロップ、３１４…遅延回路、３１５…排他的論理和
（ＥＸＯＲ）ゲート、３１６〜３１８…パルスストレッ
チャ、３１９，３２０…インバータ、３２１…２入力Ｏ
Ｒゲート、３２２…２入力ＡＮＤゲート。
００…送信部の出力回路、１０１…フリップフロップ、
１０２…セレクタ、１０３…分周器、１０４…差動ドラ
イバ、１０５…コンパレータ、１０６…同相電圧検出回
路、３００，３００Ａ…クロック生成回路、３０１…電
圧制御発振器（ＶＣＯ）、３０２…ループフィルタ、３
０３…位相比較回路、３０４…差動レシーバ、３０５…
周波数比較回路、３０６…分周器、３０７…差動ドライ
バ、３０８…同相ドライバ、３０９…バイアス回路、３
１０…エラー検出回路、３１１〜３１３…Ｄ型フリップ
フロップ、３１４…遅延回路、３１５…排他的論理和
（ＥＸＯＲ）ゲート、３１６〜３１８…パルスストレッ
チャ、３１９，３２０…インバータ、３２１…２入力Ｏ
Ｒゲート、３２２…２入力ＡＮＤゲート。
Claims (22)
- 【請求項１】 切替信号の非入力時には基本クロックに
同期した入力データに基づいてクロック信号を生成し、
切替信号の入力時には上記基本クロックに基づいて生成
された参照クロック信号に基づき、当該参照クロック信
号の周波数にロックしたクロック信号を生成するクロッ
ク生成回路と、 上記クロック生成回路でクロック信号の位相の異なる複
数点においてサンプリングした入力データの差異をエラ
ーとし、当該エラーが偶発的なエラーか生成したクロッ
ク信号と入力データとの周波数のずれによるエラーかを
検出し、周波数ずれエラーの場合に上記切替信号を上記
クロック生成回路に出力するエラー検出回路とを有する
クロック再生回路。 - 【請求項２】 上記クロック生成回路は、切替信号の非
入力時に作動し、生成クロック信号と入力データとの位
相を比較する位相比較回路と、 切替信号の入力時に作動し、上記生成クロック信号と参
照クロック信号との周波数を比較する周波数比較回路
と、 上記位相比較回路および周波数比較回路の比較結果に応
じた発振周波数で発振してクロック信号を生成し、上記
位相比較回路、上記周波数比較回路および上記エラー検
出回路に出力する発振制御回路とを有する請求項１記載
のクロック再生回路。 - 【請求項３】 上記エラー検出回路は、上記クロック生
成回路で生成されたクロック信号の位相の異なる複数点
においてサンプリングした入力データの差異をエラーパ
ルス信号として出力するエラーパルス信号生成回路と、 上記エラーパルス信号のパルス幅を第１の時間だけ拡張
してエラーの密度を調べる第１の回路と、 上記第１の回路の出力信号のパルス幅をさらに第２の時
間だけ拡張し、当該第２の時間拡張後に未だエラー密度
の高い部分がある場合に上記切替信号を出力する第２の
回路とを有する請求項１記載のクロック再生回路。 - 【請求項４】 上記エラー検出回路は、上記クロック生
成回路で生成されたクロック信号の位相の異なる複数点
においてサンプリングした入力データの差異をエラーパ
ルス信号として出力するエラーパルス信号生成回路と、 上記エラーパルス信号のパルス幅を第１の時間だけ拡張
してエラーの密度を調べる第１の回路と、 上記第１の回路の出力信号のパルス幅をさらに第２の時
間だけ拡張し、当該第２の時間拡張後に未だエラー密度
の高い部分がある場合に上記切替信号を出力する第２の
回路とを有する請求項２記載のクロック再生回路。 - 【請求項５】 上記エラー検出回路は、上記切替信号を
出力し、クロック信号の周波数を上記参照クロック信号
の周波数に引き込んで当該切替信号の出力を停止し位相
比較回路を作動させた後に、入力データに基づいて生成
されたクロック信号でエラー検出を行う場合、上記クロ
ック信号の位相が上記入力データの位相に引き込まれる
まで、上記第２の時間のパルス拡張を行っても未だエラ
ー密度の高い部分がある場合でっても上記切替信号の出
力を抑止する第３の回路を有する請求項３記載のクロッ
ク再生回路。 - 【請求項６】 上記エラー検出回路は、上記切替信号を
出力し、クロック信号の周波数を上記参照クロック信号
の周波数に引き込んで当該切替信号の出力を停止し位相
比較回路を作動させた後に、入力データに基づいて生成
されたクロック信号でエラー検出を行う場合、上記クロ
ック信号の位相が上記入力データの位相に引き込まれる
まで、上記第２の時間のパルス拡張を行っても未だエラ
ー密度の高い部分がある場合であっても上記切替信号の
出力を抑止する第３の回路を有する請求項４記載のクロ
ック再生回路。 - 【請求項７】 伝送線を介して、送信クロック信号によ
り設定された伝送レートで送信部から受信部に送信デー
タを伝送し、受信部において受信信号に基づき受信用ク
ロック信号を再生し、上記送信データを受信するデータ
伝送装置であって、 上記伝送線は、一対の信号線からなり、 上記送信部は、上記送信データを対をなす差動信号に変
換して、上記伝送線に出力し、上記伝送線を伝送された
受信部からの要求信号を受けたときには、上記送信デー
タに代えて、参照クロック信号を上記伝送線に出力する
出力回路を有し、 上記受信部は、切替信号の非入力時には上記送信データ
に基づいてクロック信号を生成し、切替信号の入力時に
は上記参照クロック信号に基づき、当該参照クロック信
号の周波数にロックしたクロック信号を生成するクロッ
ク生成回路と、上記クロック生成回路で生成されたクロ
ック信号の位相の異なる複数点においてサンプリングし
た入力データの差異をエラーとし、当該エラーが偶発的
なエラーか生成したクロック信号と入力データとの周波
数のずれによるエラーかを検出し、周波数ずれエラーの
場合に上記切替信号を上記クロック生成回路に出力する
エラー検出回路とを有するデータ伝送装置。 - 【請求項８】上記送信部の出力回路は、上記伝送線に伝
送された信号に応じて、選択制御信号を発生する検出回
路と、 上記選択制御信号に応じて、上記送信データと上記参照
クロック信号の何れかを選択する選択回路とを有する請
求項７記載のデータ伝送装置。 - 【請求項９】上記検出回路は、上記伝送線に同相信号が
伝送されていないとき、上記選択回路に上記送信データ
を選択して出力させ、上記伝送線に同相信号が伝送され
ているとき、上記選択回路に上記参照クロック信号を選
択して出力させる上記選択制御信号を出力する請求項８
記載のデータ伝送装置。 - 【請求項１０】上記選択回路の出力側に、選択した信号
を差動信号に変換して上記伝送線に出力する差動駆動回
路を有する請求項８記載のデータ伝送装置。 - 【請求項１１】上記受信部に、上記伝送線を伝送された
差動信号に応じて、受信信号を出力する差動受信回路を
有する請求項７記載のデータ伝送装置。 - 【請求項１２】上記差動受信回路の入力端子と上記伝送
線との間に、直流成分を遮断し、上記送信データの差動
信号に基づく交流信号を通過させるキャパシタを有する
請求項１１記載のデータ伝送装置。 - 【請求項１３】上記差動受信回路の動作点を設定するバ
イアス回路を有する請求項１１記載のデータ伝送装置。 - 【請求項１４】 上記クロック生成回路は、切替信号の
非入力時に作動し、生成クロック信号と入力データとの
位相を比較する位相比較回路と、 切替信号の入力時に作動し、上記生成クロック信号と参
照クロック信号との周波数を比較する周波数比較回路
と、 上記位相比較回路および周波数比較回路の比較結果に応
じた発振周波数で発振してクロック信号を生成し、上記
位相比較回路、上記周波数比較回路および上記エラー検
出回路に出力する発振制御回路とを有する請求項７記載
のデータ伝送装置。 - 【請求項１５】 上記エラー検出回路は、上記クロック
生成回路で生成されたクロック信号の位相の異なる複数
点においてサンプリングした入力データの差異をエラー
パルス信号として出力するエラーパルス信号生成回路
と、 上記エラーパルス信号のパルス幅を第１の時間だけ拡張
してエラーの密度を調べる第１の回路と、 上記第１の回路の出力信号のパルス幅をさらに第２の時
間だけ拡張し、当該第２の時間拡張後に未だエラー密度
の高い部分がある場合に上記切替信号を出力する第２の
回路とを有する請求項７記載のデータ伝送装置。 - 【請求項１６】 上記エラー検出回路は、上記クロック
生成回路で生成されたクロック信号の位相の異なる複数
点においてサンプリングした入力データの差異をエラー
パルス信号として出力するエラーパルス信号生成回路
と、 上記エラーパルス信号のパルス幅を第１の時間だけ拡張
してエラーの密度を調べる第１の回路と、 上記第１の回路の出力信号のパルス幅をさらに第２の時
間だけ拡張し、当該第２の時間拡張後に未だエラー密度
の高い部分がある場合に上記切替信号を出力する第２の
回路とを有する請求項１４記載のデータ伝送装置。 - 【請求項１７】 上記エラー検出回路は、上記切替信号
を出力し、クロック信号の周波数を上記参照クロック信
号の周波数に引き込んで当該切替信号の出力を停止し位
相比較回路を作動させた後に、入力データに基づいて生
成されたクロック信号でエラー検出を行う場合、上記ク
ロック信号の位相が上記入力データの位相に引き込まれ
るまで、上記第２の時間のパルス拡張を行っても未だエ
ラー密度の高い部分がある場合であっても上記切替信号
の出力を抑止する第３の回路を有する請求項１５記載の
データ伝送装置。 - 【請求項１８】 上記エラー検出回路は、上記切替信号
を出力し、クロック信号の周波数を上記参照クロック信
号の周波数に引き込んで当該切替信号の出力を停止し位
相比較回路を作動させた後に、入力データに基づいて生
成されたクロック信号でエラー検出を行う場合、上記ク
ロック信号の位相が上記入力データの位相に引き込まれ
るまで、上記第２の時間のパルス拡張を行っても未だエ
ラー密度の高い部分がある場合でも上記切替信号の出力
を抑止する第３の回路を有する請求項１６記載のデータ
伝送装置。 - 【請求項１９】 上記クロック生成回路は、上記切替信
号を受けて上記伝送線に同相信号を出力する同相駆動回
路を有する請求項７記載のデータ伝送装置。 - 【請求項２０】 上記クロック生成回路は、上記切替信
号を受けて上記伝送線に同相信号を出力する同相駆動回
路を有する請求項９記載のデータ伝送装置。 - 【請求項２１】 上記クロック生成回路は、上記切替信
号を受けて上記伝送線に同相信号を出力する同相駆動回
路を有する請求項１４記載のデータ伝送装置。 - 【請求項２２】 上記クロック生成回路は、上記切替信
号を受けて上記伝送線に同相信号を出力する同相駆動回
路を有する請求項１５記載のデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25540697A JP3731313B2 (ja) | 1997-09-19 | 1997-09-19 | クロック再生回路およびデータ伝送装置 |
| US09/184,974 US6266383B1 (en) | 1997-09-19 | 1998-11-03 | Clock reproduction circuit and data transmission apparatus |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25540697A JP3731313B2 (ja) | 1997-09-19 | 1997-09-19 | クロック再生回路およびデータ伝送装置 |
| US09/184,974 US6266383B1 (en) | 1997-09-19 | 1998-11-03 | Clock reproduction circuit and data transmission apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198130A true JPH1198130A (ja) | 1999-04-09 |
| JP3731313B2 JP3731313B2 (ja) | 2006-01-05 |
Family
ID=26542191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25540697A Expired - Fee Related JP3731313B2 (ja) | 1997-09-19 | 1997-09-19 | クロック再生回路およびデータ伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6266383B1 (ja) |
| JP (1) | JP3731313B2 (ja) |
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| US7822143B2 (en) | 2003-11-07 | 2010-10-26 | Sony Corporation | Systems and method for transfering digital data and transfering parallel digital data in a serial data stream including clock information |
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| US11606187B2 (en) | 2018-11-02 | 2023-03-14 | Thine Electronics, Inc. | Transmitting device, receiving device, repeating device, and transmission/reception system |
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|---|---|---|---|---|
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| JP3288282B2 (ja) * | 1997-10-20 | 2002-06-04 | 矢崎総業株式会社 | 通信方法、及び通信システム |
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| JP2004348464A (ja) * | 2003-05-22 | 2004-12-09 | Hitachi Ltd | ストレージ装置、及び通信信号の整形回路 |
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Also Published As
| Publication number | Publication date |
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| JP3731313B2 (ja) | 2006-01-05 |
| US6266383B1 (en) | 2001-07-24 |
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