JPH0824286B2 - クロック回復装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、受信データの流れに同期したクロック信号
を発生するクロック回復装置に関する。

現在、無線周波チャンネルを介してディジタルデータ
を伝送することは普通のことである。受信したデータを
解読するために、各々の特定のデータ「セル」が「１」
または「０」であるかを決定することが必要である。そ
のために、ビットセルが生じる時点を識別することが必
要である。これを行なうために、データを初めに発生す
るのに使用されたクロック信号を回復または再構成する
ことが必要である。クロックを回復するための装置には
種々のものが知られている。

大抵のディジタルクロック回復装置は、W.R.Bennett
およびJ.R.Daveyによる「Data Transmission」（260-26
2ページ参照）に記載されている装置を使用している。
この刊行物に記載されている通常の装置においては、デ
ータの変移を用いてエッジを定めている。これらのエッ
ジは、受信器の局部クロックに対して「早い（進んでい
る）」かまたは「遅い（遅れている）」かどうか決定さ
れる。従って、データの変移点であるエッジと局部クロ
ックとを揃えるように補正が行なわれる。この動作が行
なわれると、局部クロックはデータと同期することにな
る。データ速度は知られており、局部クロックはデータ
の周波数で発生される。

前記刊行物の「Data Transmission」に記載されたも
のよりもいくらか複雑な他の装置は、Texas Instrument
s Inc.によって出版されたTTL Date Book Second Editi
onの1981年補充資料（38-43ページ参照）に記載されて
いる。この資料に記載の装置においては、データの変移
すなわちエッジを受信し認識した場合には、誤差量の表
示が維持される。長いアップ／ダウンカウンタが誤差量
の連続的な計数をし続ける。このカウンタは早いエッジ
に対して増数計数し、遅いエッジに対して減数計数する
（または逆の動作を行なう）。カウンタのオーバーフロ
ー点は調整可能になっている。カウンタがオーバーフロ
ーした場合には補正がなされる。オーバーフローの方向
が補正の方向を決定する。

上述したクロックを回復する方法は、多くのディジタ
ルデータ符号について適切に作用する。しかしながら、
これらの従来のクロックを回復する方法は、マンチェス
タ（Manchester）符号化データに使用するのに適してい
ない。マンチェスタ符号化データは、上述した従来のク
ロック回復装置で適切に解読されるノンリターン・ツゥ
・ゼロ（NRZ）符号よりもむしろリターン・ツゥ・ゼロ
（RZ）符号方式である。NRZ符号方式においては、変移
すなわち「０」レベルから「１」レベルまたは「１」レ
ベルから「０」レベルへの変移は、ビットセルの端で発
生する。しかしながら、マンチェスタ符号化RZデータに
おいては、変移はビットセルの中央で発生する。マンチ
ェスタ符号化データの定義は、第２図に示されている。
論理「１」は、データセルの中央における「０」レベル
から「１」レベルへの変移によって特徴付けられている
（第２図（ａ））。同様に、論理「０」は、データセル
の中央における「１」レベルから「０」レベルへの変移
によって定義される（第２図（ｂ））。従って、マンチ
ェスタ符号化データにおいては、データビットセルの端
および中央の両方において変移が発生し得る。この特性
は、局部クロックをロック（lock）するために受信デー
タの流れにおけるエッジを使用する受信器において種々
の問題を生じさせる。実際、従来のクロック回復装置
は、ビットセルの中央で発生する変移を実際にセルの端
を定めるものと考え違えする惧れがあった。従って、マ
ンチェスタ符号化データを使用するためにはより適切な
クロック回復装置が必要とされていた。

発明の概要 従って、本発明は、マンチェスタ符号化データからク
ロックを回復するのに適したクロック回復装置を提供す
る。また、回復したクロックおよび復元または解読した
受信データを発生する、マンチェスタ符号化データ用の
データ回復およびクロック回復装置をも提供する。クロ
ック回復装置の概略ブロック図は第４図に示されてい
る。この例においては、データは初めに10Kビット／秒
で発生されており、従って10KHzのクロックを回復する
ことが必要であるものと仮定されている。勿論、これら
の数値は単に例示的なものであり、装置は他のデータ速
度およびクロック回復周波数に適応し得るものである。
RZデータの流れにおいては、有効な変移すなわち０レベ
ルから１レベルおよび１レベルから０レベルへの有効な
変移は50マイロ秒の間隔で発生する。この例において
は、それは20KHzに対応する。従って、回復すべきクロ
ックの周波数の２倍の20KHzで動作するディジタル位相
ロックループが設けられる。しかしながら、データを正
確に回復するためには、10KHzのクロックを発生するこ
とが必要である。従って、位相ロックループの局部電圧
制御発振器の出力に二分周回路が設けられている。デー
タ速度の２倍の20KHzでループをロックすることにより
データを伝送するのに使用された元のクロックから位相
が180°ずれたクロックが得られることがある。従っ
て、二分周回路から取り出された10KHzのクロックを反
転するために二分周回路の出力にクロックフリッパ（cl
ock flipper）が設けられている。このクロックフリッ
パ回路は、特定の予め定められたアルゴリズムに基づい
て10KHzのクロックを「フリップ」すなわち反転するか
どうかを決定する。このアルゴリズムは、入力データの
エッジがビットセルの特定の部分中に他の部分中よりも
多く生じることを認識する。クロックフリッパは、デー
タの変移の度毎に増数（increment）または減数（decre
ment）され得るカウンタを有している。ビットセルの中
央部分中にエッジを受信した場合には、このカウンタは
減数される。ビットセルの外側の２つの端部中にエッジ
を受信した場合には、カウンタは増数される。カウンタ
は、ゼロを通り越して減数されない。増数している時
に、オーバーフローが発生した場合には、クロックは反
転（フリップ）される。

本装置は、マンチェスタ符号化RZデータに対して動作
するだけでなく、クロックフリッパのアルゴリズムをわ
ずかに変更することによってNRZデータに対しても動作
する。NRZデータに対しては、アルゴリズムを逆にす
る。この場合、エッジはビットセルの両端で多く発生す
るであろう。従って、カウンタはビットセルの中央でエ
ッジを受信した場合に増数される。

本発明によるクロック回復装置は、受信データの流れ
における変移を検出し、この変移を表すエッジ信号を形
成するエッジ検出器を有している。入力データ速度の２
倍で動作する局部（非同期）クロックが設けられてい
る。従って、入力データの速度が10Kビット／秒である
場合には、局部クロックは20KHzで動作する。局部クロ
ックは、位相検出器、フィルタおび20KHzの電圧制御発
振器（VCO）を有する位相ロックループによってエッジ
検出器からのエッジ信号にロックされる。VCOからの出
力は、1/2に分周されて、エッジ信号にロックされた10K
Hzのクロックを発生する。このクロックは、必要により
所定のアルゴリズムに従ってフリップ（反転）され、入
力データの流れと同期した回復したクロックを発生す
る。また、データを回復するために、VCOからの出力
は、入力データを処理して回復したデータを発生する積
分ダンプ回路に結合される。

換言すれば、本発明は、第１の固有のデータビット周
波数を有する受信データの流れに同期したクロックを回
復するクロック回復装置を提供する。この装置は、入力
データの流れにおけるエッジの変移を検出し、この変移
を表すエッジ信号を発生する手段と、第１の周波数の２
倍の周波数を有し、受信データの流れと位相が同期して
いない局部的な第２の周波数のクロック信号を発生する
手段と、第２の周波数のクロック信号をデータの流れに
おけるエッジの変移に位相ロックし、位相ロックされた
第２の周波数のクロックを発生する手段と、位相ロック
された第２の周波数のクロックを分周し、データのエッ
ジの変移に位相ロックされ従って受信データの流れに位
相ロックされたクロック信号を第１の周波数で発生する
手段と、エッジの変移の所定の関数に従って位相ロック
された第１の周波数のクロックの極性を変更し、これに
より受信データの流れに同期した回復したクロックを発
生する手段とを有する。

データを回復するために、上記構成要素の組合せに加
えて、位相ロック手段に結合されていて、入力データを
受信しかつ処理して復元または回復データを発生するデ
ィジタル積分ダンプ回路が設けられる。

以下図面を参照して更に詳細に本発明の好適実施例を
説明する。この実施例は、本願の出願時において発明者
によって考えられた本発明を実施する最適の態様であ
る。図面の全体にわたって同じ参照記号は同じまたは対
応する部分を示している。

好適実施例の説明 第１図を参照すると、本発明の背景を説明する概略ブ
ロック図が示されている。本発明は、受信器において実
施されるクロック回復装置10を提供する。その目的は、
入力のマンチェスタ符号化データと同期した安定なクロ
ックを発生することである。

マンチェスタ符号化データの定義が第２図に示されて
いる。論理「１」は、ビットセルの中央において「低レ
ベル」から「高レベル」への変移によって定められる。
論理「０」は、ビットセルの中央において「高レベル」
から「低レベル」への変移によって定められる。従っ
て、低レベルから高レベルまたは高レベルから低レベル
すなわち０レベルから１レベルまたは１レベルから０レ
ベルへの論理レベルの変移がビットセルの中央において
または両端部において発生し得る。

第３図を参照すると、従来のNRZ形式およびマンチェ
スタ符号化RZ形式の符号化データと共に10ビットセルの
直列情報を有するデータの流れの一例が示されている。
この図から理解されるように、NRZ符号化データにおい
ては、変移はビットセルの境界線（端）においてのみ発
生する。しかしながら、RZ符号化データにおいては、変
移はセルの境界線においてだけでなく、ビットセルの中
央においても発生する。参考のため、10KHzクロックお
よび20KHzクロックが図示されている。ビットセルは、
送信器において10KHzクロックによって定められている
ものと想定する。NRZデータからクロックを回復する
時、10KHzクロックのような入力情報の周波数と同じ周
波数を有する局部的に発生されたクロックを使用するこ
とは適切なことである。この10KHzのクロックは、NRZデ
ータのエッジまたは変移点に位相ロックされる。これは
NRZデータの場合には非常に良好に行なわれる。しかし
ながら、「発明の背景」の所で説明したように、マンチ
ェスタ符号化RZデータの場合には良好に行われない。と
云うのは、変移がビットセルの中央で発生するからであ
る。位相ロックループは、ビットセルの境界線上で、最
初ロックされ、次いでセルの中央の変移点にロックされ
ることによって「混乱」させられる。位相ロックが全く
発生しなかったり間違った点にロックされたり、或いは
データの流れの特定のビットによっては２つのロック位
置の間で前後に飛んだりすることがある。

第３図の下部に示す20KHzクロックは、本発明による
クロック回復装置の局部的に発生されたクロック周波数
を示している。図示のように、20KHzのクロックにおい
ては、変移はビットセルの両端部のみでなく、中央にお
いても発生している。

第４図を参照すると、本発明によるクロック回復およ
びデータ回復装置の概略ブロック図が示されている。図
では、入力データは、送信器（図示せず）における10KH
zのクロックに基づき10Kビット／秒の速度であると仮定
している。入力データはエッジ検出器42に結合されてお
り、このエッジ検出器は入力データの流れにおける変移
を表すエッジ信号を出力する。これらの変移は、ビット
セルの端部または中央にある。局部信号は、20KHzの局
部発振器（VCO）52によって発生され、VCO52、位相検出
器44およびフィルタ46を含む位相ロックループによって
エッジ検出器42からのエッジ信号に位相ロックされる。
これはVCO52の出力に20KHzの信号を発生し、この信号は
入力データの流れの変移に位相ロックされる。VCOの出
力は、分周器50によって二分周され、位相ロックされた
10KHzの信号を発生する。この信号は、送信器（図示せ
ず）においてデータを発生するのに使用されているクロ
ック信号に対して正しい極性でないかもしれない。分周
器50からの10KHz信号の極性を制御するために、クロッ
クフリッパ48が設けられている。このクロックフリッパ
は所定のアルゴリズムに基づいて分周器50からの信号を
反転したり、反転しなかったりする。この所定のアルゴ
リズムはクロックフリッパ制御器67によって実行され
る。マンチェスタ符号化データにおいては、ビットセル
の端におけるよりもビットセルの中央においてより多く
のエッジが発生する。クロックフリッパ制御器は、ビッ
トセルの外側（両端）部分に対してビットセルの中央に
おいてどの程度の頻度で変移が発生するかを測定するカ
ウンタを有している。特に、マンチェスタ符号化データ
に対しては、アルゴリズムは次の通りである。ビットセ
ルの半分に等しいビットセルの中央部分中にエッジを受
信した場合には、カウンタは減数される。ビットの外側
の２つの1/4部分中にエッジを受信した場合には、カウ
ンタは増数される。カウンタはゼロを通り越して減数さ
れない。増数しているときにオーバーフローが発生した
場合には、クロックフリッパ48は分周器50からのクロッ
クの極性を反転するように指示される。

NRZデータに対しては、アルゴリズムは同様のもので
あるが、上述とは逆に作用する。エッジはビットセル間
の境界部分において発生するであろうし、カウンタはビ
ットセルの境界におけるよりもむしろビットセルの中央
で受信したエッジに対して増数される。局部クロックが
確立されると、VCO52は、入力データを処理し回復デー
タを形成する積分ダンプ回路54に制御信号を供給する。

次に、第５図を参照すると、本発明によるクロック回
復およびデータ回復装置のより詳細なブロック図が示さ
れている。このブロック図の装置は、本発明の原理の一
つの都合のよい実施例にすぎないことを理解されたい。
この実施例は好ましいものと考えられるが、他の実施例
も可能であることが認められよう。この実施例において
もマンチェスタ符号化形式の10Kビット／秒のデータ入
力を想定している。この図において使用される参照記号
は第４図に使用されているものと対応する構成部分を示
している。目的は、マンチェスタ符号化されている限定
された、雑音を含むデータを取出し、このデータに局部
クロックを位相ロックして、クロックを回復すると共
に、ビットの決定すなわちビットセル中の雑音を含んだ
データにより表わされるものが論理「１」か「０」であ
るかどうかを決定することである。ビットセルは、ビッ
トが存在すると考えられる時間の区分として定義され
る。10KHzのデータに対しては、ビットセルは100μ秒の
幅である。歪みのないマンチェスタ符号化データの論理
「１」および「０」は第２図に既に示してある。回復し
たクロックの各サイクルは、その負方向への変移部分に
おいて始まりまたは終わると考えられる。従って、ビッ
トセルの各端がクロックの負方向への変移部分に対応し
ている場合には、クロックは（第３図の10KHzクロック
信号によって示されるように）ビットセルに対して揃
う、すなわちロックされる。

雑音を含んだ入力データが10Kビット／秒の速度であ
ると仮定する。上述したように、論理「１」は、ビット
セルの中央における「０」レベルから「１」レベルへの
変移によって表わされる。論理「０」は、ビットセルの
中央における「１」レベルから「０」レベルへの変移に
よって表わされる。クロックフリッパ48の制御に関して
アルゴリズムをわずかに変えることによってNRZデータ
を回復することも可能であり、装置のクロックを変える
ことによってボー（baud）速度を変えることも可能であ
る。入力データはエッジ検出器42の入力に結合される。
エッジ検出器は、入力データの変移がある時にはその都
度単一の狭いパルスを出力する。局部発振器52は、パル
ス発振器72に信号を供給する640KHzの水晶発振器70を有
している。パルス発振器72は本質的に640KHz信号を20KH
zに逓減するカウンタ回路である。局部発振器52は、位
相検出器44およびフィルタ46と組合せられてディジタル
位相ロックループを形成している。本質的に位相検出器
およびフィルタは、局部発振器のカウンタ72のカウント
を増加させたりまたは削除し、これによって20KHzの信
号を入力データの流れにロックさせる。ロックされる
と、入力データの変移は（第３図に示すように）20KHz
の回復したクロックの負方向の変移と揃う。

位相検出器44は、エッジ検出器42からのエッジ信号お
よびカウンタ72からの20KHzの回復したクロック信号を
監視する。位相検出器は回復した20KHzのクロック信号
が早いかまたは遅いかを決定し、その早まりまたは遅れ
の量を決定する。この決定に基づいて、位相検出器は
「アップ／ダウン」および「計数作動」と呼ばれる２つ
の信号を、本質的にカウンタであるフィルタ46に供給す
る。局部クロックが遅い場合にはアップ／ダウン信号は
「０」であり、局部クロックが早い場合には「１」であ
る。計数作動信号は、エッジ検出器からパルスがある時
のみ発生されるパルスであり、回復したクロックの早ま
り量または遅れ量に比例した幅を有している。

フィルタ46は、本質的にボー速度よりも非常に速く作
動するアップ／ダウンカウンタである。この好適実施例
においては、このカウンタは640KHzで動作する。このカ
ウンタは、位相検出器44からの計数作動信号により作動
される。局部クロックが遅いと位相検出器が決定した場
合には、このカウンタは増数計数し、局部クロックが早
い場合には減数計数する。従って、このカウンタは「早
まり量」または「遅れ量」を累算する。カウンタが増数
方向にオーバーフローした場合には、局部発振器52内の
カウンタ回路72のカウントを固定する。フィルタが減数
方向にオーバーフローした場合には、カウンタ72のカウ
ントをスキップ（skip）させる。これらは、局部発振器
のカウンタ72への入力パルスを削除したりまたは増加さ
せることに対応する。フィルタのカウンタの長さは変え
ることができる。フィルタのカウンタが長い場合には、
補正が行なわれる前に、より多くの「早まり量」または
「遅れ量」を累算しなければならない。カウンタが短い
場合には、補正が行なわれる前にほんの少ない量の「早
まり量」または「遅れ量」が累算される。これは、アナ
ログ位相ロックループにおける狭い帯域幅および広い帯
域幅に類似している。

簡単に上述したように、局部発振器52は、本質的に局
部的に水晶で発生する発振器の信号を20KHzに逓減する
カウンタ72で構成される。フィルタ46の制御のもとに、
局部発振器は場合によりカウントを固定することができ
る。これは本質的にはカウンタ72に入力されるパルスを
削除することと同じ機能である。または局部発振器はカ
ウントあるいはその状態をスキップすることができる。
これはカウンタ72に入力されるパルスを増加させること
と同じである。

局部発振器52は入力データの流れにロックされた20KH
zの矩形波を発生する。二分周回路50は、入力データに
ロックされた10KHzの信号を発生する。しかしながら、
この10KHzの信号は入力データに対して180°位相が異な
っている、すなわち反転していることがある。従って、
その位相を補正するのに必要なものとして10KHzの信号
を反転するためのクロックフリッパ48が設けられてい
る。クロックフリッパは、適当なアルゴリズムの制御の
もとで正しい位相を決定し、必要な場合は10KHzの信号
を反転する。このアルゴリズムは既に説明したものであ
る。

ディジタル積分ダンプ回路54は、ビットセルを64の部
分に分割する。この回路は、ビットセルの始めにおいて
クリアされるカウンタを有している。このカウンタは、
入力データが「０」レベルであると思われる度毎に増数
される。このカウンタは、データが変移しそうである時
には不作動にされる。限定されたデータが各ビットセル
の内の計数された区分の半分以上において「０」レベル
である場合には、回路はこのデータビットが回復したデ
ータ出力において論理「０」であると判定する。

次に第６図を参照すると、エッジ検出器42および位相
検出器44の詳細な回路が示されている。この回路の構成
は自明であると思われるので、説明は簡単にする。入力
データはシュミットトリガ80およびフリップフロップ82
および84を介してゲート86に結合され、このゲート86は
フリップフロップ82の現在の出力データまたはフリップ
フロップ84にストアされた前のデータの排他論理和をと
るので、入力データに変移がある度毎にエッジ信号が発
生される。このエッジ信号はNORゲートを介してトグル
形フリップフロップ90に入力され、トグル形フリップフ
ロップ90から計数動作信号を出力させる。この計数動作
信号は、エッジの検出と局部的クロックとの一致がフリ
ップフロップ92に間接的に接続された２つのNANDゲート
により検出されるまで継続する。このような一致が検出
されるまでの時間は局部信号がエッジ信号に対して早い
か遅いかの程度に応じて変化するので、計数動作信号の
パルス幅も、局部信号がエッジ信号に対して早いか遅い
かの程度に比例して変化することになる。計数動作信号
のパルス幅の上限は第６図の最下段の４段のカウンタと
それに接続された５入力のNANDゲートにより設定されて
いる。機能的には、トグル形フリップフロップ90が計数
作動信号をフィルタ46に供給し、アップ／ダウン・フリ
ップフロップ92がアップ／ダウン信号をフィルタ46に供
給する。

第５図に戻ると、フィルタ46は、位相検出器44から受
信した「早い」か「遅い」かの情報に基づいて局部発振
器のカウンタ72にパルスを加えるかまたは削除するかど
うかの決定を行なう。

本発明は、現在最も実際的でかつ好適な実施例と考え
られるものについて記載したけれども、本発明は開示し
た実施例に限定されるものでなく、特許請求の範囲の精
神および範囲内に含まれる種々の変更または等価な構成
の全てを包含するのである。

【図面の簡単な説明】

第１図は、本発明の背景を説明するための非常に概略的
な機能ブロック図であり、 第２図は、マンチェスタ符号化データの定義を説明する
波形図であり、 第３図は、10および20KHzのクロックと共にNRZデータお
よびマンチェスタ符号化データの場合のデータの流れの
一例を示したもので、入力データの流れと局部的に発生
されたクロック信号との関係を理解するためのグラフで
あり、 第４図は、本発明のブロック図であり、 第５図は、本発明のより詳細なブロック図であり、 第６図は、第５図の概略ブロック図に示すエッジ検出器
42および位相検出器44の詳細な回路図である。

フロントページの続き (56)参考文献 特開 昭55−124344（ＪＰ，Ａ) 特開 昭57−97251（ＪＰ，Ａ) 特開 昭56−120230（ＪＰ，Ａ) 特開 昭57−58444（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１の周波数でクロック信号を回復するク
   ロック回復装置であって、該クロック回復装置の前記ク
   ロック信号は受信された前記第１の周波数に等しい固有
   のデータビット周波数を有するビットセルのデータの流
   れに同期しているものであり、該クロック回復装置は、 前記データの流れのビットセルのエッジ変移を検出し、
   その変移を表すエッジ信号を発生するエッジ変移検出手
   段と、 前記第１の周波数の２倍の周波数を有し、前記受信され
   たデータの流れに位相が同期していない局部的な第２の
   周波数のクロック信号を発生する手段であって、該第２
   の周波数の倍数で動作する発振器と、該発振器に結合
   し、該発振器の発振周波数を前記第２の周波数に分周す
   る分周器を含むクロック信号発生手段と、 前記エッジ変移検出手段の出力と前記第２の周波数のク
   ロック信号とに応答して前記第２の周波数のクロック信
   号を前記エッジ変移に位相ロックし、位相ロックされた
   第２の周波数のクロックを発生する手段であって、前記
   エッジ信号と前記第２の周波数のクロック信号との位相
   差を検出し、その結果に応じて制御信号を発生する位相
   検出器と、 前記制御信号に応答して前記発振器のパルスをカウント
   し、カウント結果に応じて、前記分周器の出力が前記エ
   ッジ信号と同期した信号となるように前記分周器のパル
   スカウントの加算と削除を制御する信号を発生するアッ
   プ・ダウン・カウンタを含む位相ロック手段と、 前記位相ロックされた第２の周波数のクロックを２分周
   して前記エッジ信号に位相ロックされ、それにより前記
   受信されたデータの流れに位相ロックされた前記第１の
   周波数のクロック信号を発生する手段と、 前記エッジ信号が最も多く発生するのはデータの流れの
   ビットセルの中央部分の1/2領域内でか、或いはビット
   セル両端部の２つの1/4領域内でかを決定するクロック
   フリッパ制御手段であって、前記エッジ信号がビットセ
   ルの中央部分の1/2領域内で発生するか、ビットセルの
   両端部の２つの1/4領域内で発生するかという決定に依
   存して減数又は増数が行なわれるカウンタを含むクロッ
   クフリッパ制御手段と、 前記クロックフリッパ制御手段の出力により前記分周器
   から受け取った前記位相ロックされた第１の周波数のク
   ロック信号の極性を変え、それにより受信したデータの
   流れに同期した受信クロックを発生するクロックフリッ
   パ回路手段 とを含む。
2. 【請求項２】特許請求の範囲第１項記載のクロック回復
   装置に於いて、前記受信データの流れはマンチェスタ・
   フォーマットであり、前記クロックフリッパ制御手段の
   カウンタは前記エッジ信号がデータの流れのビット期間
   の中央部分で生じる度に減数され、前記ビットセルの両
   端部の２つの1/4領域で前記エッジ信号が発生する度に
   増数され、前記クロックフリッパ制御手段の極性を変え
   る動作は前記カウンタからオーバフローが生じたとき動
   作することを特徴とするクロック回復装置。
3. 【請求項３】特許請求の範囲第１項記載のクロック回復
   装置に於いて、前記受信データの流れはノン・リターン
   ・ツウ・ゼロ（non-return-to-zero）のフォーマットの
   データであり、前記クロックフリッパ制御手段のカウン
   タは前記エッジ信号がデータの流れのビット期間の中央
   部分で生じる度に増数され、前記ビットセルの両端部の
   ２つの1/4領域で前記エッジ信号が発生する度に減数さ
   れ、前記クロックフリッパ制御手段の極性を変える動作
   は前記カウンタからオーバフローが生じたとき動作する
   ことを特徴とするクロック回復装置。
4. 【請求項４】特許請求の範囲第１項記載のクロック回復
   装置に於いて、前記位相検出器は、前記エッジ信号と前
   記第２の周波数のクロックとの位相差に比例したパルス
   幅を有する信号を含む制御信号を発生する手段を含むこ
   とを特徴とするクロック回復装置。