JPS58100442A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS58100442A JPS58100442A JP56198910A JP19891081A JPS58100442A JP S58100442 A JPS58100442 A JP S58100442A JP 56198910 A JP56198910 A JP 56198910A JP 19891081 A JP19891081 A JP 19891081A JP S58100442 A JPS58100442 A JP S58100442A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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Abstract
Description
【発明の詳細な説明】 (1) 発明の技術分野 本発明は、半導体装置の製造方法に関する。[Detailed description of the invention] (1) Technical field of the invention The present invention relates to a method for manufacturing a semiconductor device.
(2) 従来技術と問題点
従来技術において、半導体装置の各素子相互間の絶縁分
離を完全になすために、素子分離領域に絶縁物を埋め込
む手法が提案されているが、絶縁物が埋め込まれる基板
凹部の幅が広く、1μmを超えると、通常絶縁物のみ1
は平担化されないため、レジストやシリコン樹脂などの
有機物を平担化補助材として使用する必要がある。そし
て、有機物よりなる平担化補助材を使用すると、工程が
附加され、複雑になるという欠点に加えて、有機物に含
有されているナトリ凰つムイオン(Na”)や炭素(0
)が基板表面に付着したりして基板が汚染されるという
欠点がある。(2) Prior art and problems In the prior art, a method has been proposed in which an insulator is buried in the element isolation region in order to completely isolate each element of a semiconductor device. If the width of the substrate recess is wide and exceeds 1 μm, usually only the insulator is used.
Since it is not planarized, it is necessary to use an organic material such as a resist or silicone resin as a planarizing auxiliary material. If a flattening aid made of organic matter is used, the process is added and complicated, and in addition, the sodium ion (Na'') and carbon (0
) may adhere to the substrate surface, resulting in contamination of the substrate.
そこ〒、比較的幅の広い素子分離領域に絶縁物層を埋め
込むにあたり、平担化補助材を使用することなく、表面
の平担な絶縁物層よりなる埋め込み素子分離層を形成す
る技術の開発が望まれていた。Therefore, when embedding an insulator layer in a relatively wide device isolation region, we have developed a technology to form an embedded device isolation layer made of an insulator layer with a flat surface without using a flattening auxiliary material. was desired.
(3) 発明の目的
本発明の目的はかかる要請に応えるもの1あり、平担化
補助材を使用することなく表面の平担な埋め込み素子分
離層を形成する工程を含む、半導体装置の製造方法を提
供することにある。(3) Purpose of the Invention The purpose of the present invention is to meet such demands, and to provide a method for manufacturing a semiconductor device, which includes a step of forming a buried element isolation layer with a flat surface without using a flattening auxiliary material. Our goal is to provide the following.
(4)発明の構成
本発明の構成は、@) 10=Torr以下の真空中に
おいてなす蒸着法等を使用して、シリコン(81)の単
結晶層上に、シリコン(81)の非単結晶層特に非晶質
シリコン(81)層をおよそI Am程度の厚さに形成
し、(cOその上に、化学気相成長法(OVD法)等を
使用して、二酸化シリコン(810,)または窒化シリ
コン(81sNa)等よりなりおよそ4000Xs変の
厚さを有する保護膜を形成し、(−)その上に、フォト
レジスト等をスピンコードした後、フォトリソグラフィ
ー法を使用して素子分離領域上に、幅が1μm mm以
下と狭く溝状の形状を有する開口を設け、に)この開口
を介して、非方向性エツチング方法例えば苛性カリ(t
on)に接触する等の化学的エツチング方法を適用して
、上記の非単結晶シリコン(Sl)層、すなわち、非晶
質シリコン(81)層または多結晶シリコン(Sl)層
を除去して、素子分離領域に空洞を形成し、に)CVV
法等を使用して、この空洞が完全に充填されるま1、要
すれば、上記の保護膜を僅かに覆う程度に二酸化シリコ
ン(白10.)を堆積成長させ、(へ)600℃程度の
窒*(N2)雰囲気中〒約9分間熱処理して、上記の非
単結晶シリコン(81)層を単結晶化し、(ト)上記(
ホ)の工程!堆積成長させた二酸化シリコン(日10.
)と上記の←)の工程で形成した保護膜とをエツチング
除去して、上記の(へ)の工程1転換生成された単結晶
シリコン(81)層を露出させ、(至)以下、従来の手
法を使用してこの転換生成された単結晶シリコン(81
)層中に所望の素子を形成することにある。なお、上記
(へ)の熱処理工程と(ト)の保護膜除去工程とは所望
によりその順序が交換可能なことは言うま1もない。(4) Structure of the Invention The structure of the present invention is to form a non-single crystal layer of silicon (81) on a single crystal layer of silicon (81) using a vapor deposition method or the like in a vacuum of 10 Torr or less. A layer, particularly an amorphous silicon (81) layer, is formed to a thickness of approximately I Am, and silicon dioxide (810,) or A protective film made of silicon nitride (81sNa) or the like and having a thickness of approximately 4000Xs is formed, and after spin-coding a photoresist or the like on it (-), a photolithography method is used to form a protective film on the element isolation region. , a narrow groove-shaped opening with a width of 1 μm or less is provided, and a non-directional etching method such as caustic potassium (t) is applied through this opening.
removing said non-monocrystalline silicon (Sl) layer, i.e., amorphous silicon (81) layer or polycrystalline silicon (Sl) layer, by applying a chemical etching method such as contacting on); forming a cavity in the element isolation region;
If necessary, silicon dioxide (white 10.) is deposited and grown until the cavity is completely filled using a method such as a method such as 1, to slightly cover the above protective film, and heated at about 600°C. The above non-single crystal silicon (81) layer is made into a single crystal by heat treatment in a nitrogen* (N2) atmosphere for about 9 minutes, and (g) the above (
e) process! Deposit-grown silicon dioxide (day 10.
) and the protective film formed in the step ←) above are removed by etching to expose the monocrystalline silicon (81) layer produced in step 1 of (to) above. This conversion-produced single crystal silicon (81
) to form desired elements in the layer. It goes without saying that the order of the heat treatment step (f) and the protective film removal step (g) above can be exchanged as desired.
この発明の依拠する自然法則は、(イ)非方向性エツチ
ング方法におけるエツチングレートが単結晶層と非単結
晶特に非晶質とにおいて大きく相違することと、(ロ)
凹部のある領域にO’VD法等を使用して二酸化シリコ
ン(810,)等を成長する場合、凹部の幅または一辺
が十分小さい場合、その表面が容易に平担化されうると
いうこと〒あり、その結果、上記に)の工程において非
単結晶シリコy (81)層に対し施される非方向性エ
ツーンダ瀘、上下方向にはシリコン(81)単結晶面で
おおむね終燻するに反し、左右方向には上記の開口の縁
部からおよそ5 Am程度はエツチングされ、(ホ)の
工程において形成される二酸化シリコン(810,)層
の表面が上記の開口上においておおむね平担化され、保
護膜除去徒の素子分離領域における二酸化シリコン(B
ibり表面も十分満足すべき程度に平担化されるという
特有の効果を有する。The natural laws on which this invention is based are that (a) the etching rate in a non-directional etching method differs greatly between a single crystal layer and a non-single crystal layer, especially an amorphous layer; and (b)
When growing silicon dioxide (810,) etc. in a region with a recess using the O'VD method, if the width or side of the recess is sufficiently small, the surface can be easily flattened. As a result, the non-directional Etunder filter applied to the non-single-crystal silicon (81) layer in the step (above) is mostly terminated in the silicon (81) single-crystal plane in the vertical direction; The surface of the silicon dioxide (810,) layer formed in step (e) is approximately flattened over the opening, and the protective film is etched by approximately 5 Am from the edge of the opening. Silicon dioxide (B
It has the unique effect that the ib rough surface is also flattened to a sufficiently satisfactory degree.
(5) 発明の実施例
以下、図面を参照しつつ、本発明の一実施例に係る半導
体製雪の製造方法における素子形成領域と素子分離領域
との形成1租を説明し、本発明の構成と特有の効果とを
明らかにする0
第1図参照
シリコン(Sl)単結晶基板1上に、1×10−叶or
r以下の真空中でなす蒸着法を使用して、厚さ1μm程
度を有する非晶質シリコン(Sl)層2を形成し、次に
、OvD法等を使用して、二酸化シリ5.コン(810
,)または窒化シリコン(steN4)よりなり、厚さ
λoooX@度の保護膜3を形成する0更に、フォトレ
ジストをスピンコードしてフォトレジスト膜4を形成し
、フォトリソグラフィー法を使用して上記の保護膜3の
素子分離領域上のほぼ中央に幅が狭く閉鎖した溝状の形
状を有する開口5を形成する0このとき、溝状開口の幅
は1μm以下であることが望ま駿いOこの程縦の凹部が
あっても、その上に表面の平担な二酸化シリコン(st
op)層を形成することは容易だから1ある0第2図参
照
この閉鎖した溝状の開口Sを有するフォトレジスト膜4
をマスクとして、保護膜3に開口6を形成する@このエ
ツチング法は、保護膜3の材料に対応して選択された材
料を使用してなす湿式法1も、また、ドライエツチング
法でもさしつかえない。次に、この開口6を経由して非
方向性エツチング法を適用して、非晶質シリコン(B1
)層2の一部を除去し、素子分離領域に閉鎖した溝状の
形状を有する空1997を形成する。そして、素子形成
領域に非晶質シリコン(Sl)層2を残留する。このと
き使用されるエツチング法は非方向性1あることが唯一
の条件fあるが、例えば、苛性カリ(KOH)をもつて
溶解する方法が適当フある。上記せるとおり、かかるエ
ツチング法に対するエツチングレートは、非晶質に対す
る場合が単結晶に対する場合より5〜lO倍大きいため
、図示するように、左右方向に幅が広くほぼ、素子分離
領域と一部する空洞となる。実験的には、単結晶層1に
エツチングの痕跡を残すことなく左右には、5μm8f
オー79−エッチされることが確認されている0第3図
参照
溝状−口6を経由して、例えばO’VD法を使用して、
二酸化シリコン(810,)を空洞7中に成長させる。(5) Embodiments of the Invention Hereinafter, with reference to the drawings, the formation of an element forming region and an element isolation region in a method for manufacturing semiconductor snow making according to an embodiment of the present invention will be explained, and the structure of the present invention will be explained. 1 × 10−1 or
An amorphous silicon (Sl) layer 2 having a thickness of about 1 μm is formed using a vapor deposition method in a vacuum of less than r, and then a silicon dioxide layer 5 is formed using an OvD method or the like. Con (810
) or silicon nitride (steN4) and has a thickness of λoooo An opening 5 having a narrow, closed groove-like shape is formed approximately in the center of the element isolation region of the protective film 3. At this time, it is desirable that the width of the groove-like opening is 1 μm or less. Even if there is a vertical recess, silicon dioxide with a flat surface (st
Since it is easy to form a photoresist film 4 having a closed groove-like opening S, see FIG.
Using as a mask, an opening 6 is formed in the protective film 3. This etching method can be performed by wet method 1 using a material selected according to the material of the protective film 3, or by dry etching method. . Next, by applying a non-directional etching method through this opening 6, amorphous silicon (B1
) A part of the layer 2 is removed to form a cavity 1997 having a closed groove shape in the element isolation region. Then, the amorphous silicon (Sl) layer 2 remains in the element formation region. The only condition for the etching method used at this time is that it be non-directional, but for example, a method of dissolving with caustic potash (KOH) is suitable. As mentioned above, the etching rate for such an etching method is 5 to 10 times higher for an amorphous material than for a single crystal, so as shown in the figure, the width is wide in the left and right direction and almost covers a part of the element isolation region. It becomes hollow. Experimentally, 5μm 8F was etched on the left and right sides without leaving any traces of etching on the single crystal layer 1.
O 79 - It has been confirmed to be etched 0 see Figure 3 via the groove - mouth 6, for example using the O'VD method.
Silicon dioxide (810,) is grown in the cavity 7.
このとき、溝状開口6の幅が空洞7の高さすなわち非晶
質シリコン(sl)層2の厚さと同等以上1あれば、空
洞7は上記の二酸化シリコン(8102)をもって完全
に充満され、また、溝状開口6の幅が1μm程度以下で
あれば、溝状−ロ6上においても、二酸化シリコン(l
]io、)層8の表面は完全に平担化される0
次に、600℃程度の窒素CMs)雰囲気中で9分程度
熱処理して、残留した非晶質シリコン(B1)層2を単
結晶化して単結晶シリコン(81)層2とする。この単
結晶化工程は、レーザアニール法や電子ビームアニール
法(:よっても可能であることは言うまでもない0
第4図参照
絶縁物層8をエッチして、保護膜3を除去する。At this time, if the width of the groove-like opening 6 is equal to or greater than the height of the cavity 7, that is, the thickness of the amorphous silicon (SL) layer 2, the cavity 7 is completely filled with the silicon dioxide (8102), Moreover, if the width of the groove-like opening 6 is about 1 μm or less, even on the groove-like opening 6, silicon dioxide (l
]io,) The surface of the layer 8 is completely flattened.Next, heat treatment is performed for about 9 minutes in a nitrogen CMs atmosphere at about 600°C to completely flatten the remaining amorphous silicon (B1) layer 2. It is crystallized to form a single crystal silicon (81) layer 2. It goes without saying that this single crystallization step can be carried out by laser annealing or electron beam annealing (see FIG. 4), and the protective film 3 is removed by etching the insulating layer 8.
保護膜3が二酸化シリコン(810りであるときは絶縁
物層6と同質1あるから、弗酸(1!?)等をもっテ容
易に平担(ニエッチングが可能!ある0また、保護膜3
が窒化シリコン(81sN4)”eあるときはスノ臂ツ
タエツチング法等を使用すれば平担なエツチングが可能
fある。When the protective film 3 is made of silicon dioxide (810), it has the same quality as the insulating layer 6, so it can be easily flattened with hydrofluoric acid (1!?) (etching is possible!). 3
When silicon nitride (81sN4) is present, smooth etching is possible by using a snow vine etching method or the like.
なお、上記の単結晶化工程と保護膜除去工程とはその順
序を逆になしてもさしつかえない0更(二、上記の空洞
7の大きさをいくらか小さくすることを前提として、非
晶質シリコン(81)層2に意識的に不純物を導入する
こととし、この導電型を基板lと素子形成IJfi2’
との導電型と反対導電型としておき、逆ノ々イアスを印
加することとすれば、更に完全な素子分離が可能なこと
も自明である。Note that the above-mentioned single crystallization step and protective film removal step may be performed in the reverse order. (81) It was decided to intentionally introduce impurities into layer 2, and this conductivity type was changed to the substrate l and the element forming IJfi2'.
It is also obvious that even more complete element isolation is possible if the conductivity type is set to be opposite to that of the conductivity type, and a reverse negative bias is applied.
その後、単結晶化された素子形成領域2′に、従来の手
法をもって所望の半導体素子を形成する。Thereafter, a desired semiconductor element is formed in the single crystallized element forming region 2' using a conventional method.
(6) 発明の詳細
な説明せるとおり、本発明によれば、平担化補助材を使
用することなく、表面の平担な埋め込み素子分離層を形
成する工程を含む、半導体装置の製造方法を提供するこ
とがfきる。(6) As described in detail, the present invention provides a method for manufacturing a semiconductor device including a step of forming a buried element isolation layer with a flat surface without using a flattening auxiliary material. It is possible to provide.
第x、2.3.4図は本発明の−!J施例にかかる半導
体装置の製造方法における素子形成領域と素子分離領域
との各形成工程を示す基板断面図1ある0
!・・・シリコン単結晶基板、2・・・非晶質シIJコ
ン晶化された素子形成領域、3・・・保護膜、4・・・
フォトレジスト膜、5・・・フォトレジスト膜4:形成
された閉鎖した溝状の開口、6・・・保護膜に形成され
た閉鎖した溝状の開口、7・・・空洞、8・・・二酸、
化シリコン層x, 2.3.4 -! of the present invention! A cross-sectional view of a substrate 1 showing the steps of forming an element formation region and an element isolation region in the method for manufacturing a semiconductor device according to Example J. . . . Silicon single crystal substrate, 2 . . . Amorphous silicon IJ crystallized element formation region, 3 . . . Protective film, 4 .
Photoresist film, 5... Photoresist film 4: closed groove-shaped opening formed, 6... Closed groove-shaped opening formed in the protective film, 7... Cavity, 8... diacid,
silicon layer
Claims (2)
する工程と、該非単結晶シリコン層上に保護膜を形成す
る工程と、皺保護膜の素子分離領域に対応する領域に幅
が狭く閉鎖した溝状の形状を有する糊口を形成する工程
と、皺開口を経由して非方向性エツチング方法を使用し
て、前記素子分離領域における前記非単結晶シリコン層
を除去して前記保護膜下に閉鎖した溝状の形状を有する
空洞を形成する工程と、絶縁物をもって該空洞を充満す
る工程と、熱処理を施して前記非単結晶シリコン層を単
結晶シリコン層に転換する工程と、前記絶縁物の一部と
前記保護膜とを除去して、前記転換された単結晶シリコ
ン層と前記絶縁物よりなる層とを同一平向に、かつ、平
担になす工程とを含み前記転換された単結晶シリコン層
に素子を形成することを特徴とする、半導体装置の製造
方法0(1) The process of forming a non-single-crystal silicon layer on the single-crystal silicon layer, the process of forming a protective film on the non-single-crystal silicon layer, and the narrow width of the wrinkle protective film in the region corresponding to the element isolation region. The non-monocrystalline silicon layer in the device isolation region is removed by forming a glue hole in the shape of a closed groove and using a non-directional etching method through the crease opening to remove the non-single crystal silicon layer under the protective film. forming a cavity having the shape of a closed groove; filling the cavity with an insulating material; converting the non-single crystal silicon layer into a single crystal silicon layer by performing a heat treatment; removing a part of the material and the protective film to make the converted single crystal silicon layer and the layer made of the insulating material coplanar and flat; Method 0 for manufacturing a semiconductor device characterized by forming an element in a single crystal silicon layer
記非単結晶シリコン層を単結晶シリコン層に転換するこ
とを特徴とする特許請求の範囲第1項記載の牛導1体装
置の製造方法。(2) After removing the protective film, the non-monocrystalline silicon layer is converted into a monocrystalline silicon layer by using a heat treatment method. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198910A JPS58100442A (en) | 1981-12-10 | 1981-12-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198910A JPS58100442A (en) | 1981-12-10 | 1981-12-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100442A true JPS58100442A (en) | 1983-06-15 |
Family
ID=16398975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198910A Pending JPS58100442A (en) | 1981-12-10 | 1981-12-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100442A (en) |
-
1981
- 1981-12-10 JP JP56198910A patent/JPS58100442A/en active Pending
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