JPS58101461A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS58101461A JPS58101461A JP56200524A JP20052481A JPS58101461A JP S58101461 A JPS58101461 A JP S58101461A JP 56200524 A JP56200524 A JP 56200524A JP 20052481 A JP20052481 A JP 20052481A JP S58101461 A JPS58101461 A JP S58101461A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- gate
- electrode
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はクーンオン時のゲート電流増幅用のトランジ
スタを内蔵したゲートターンオフサイリスフ（以下「Ｇ
ＴＯＪという。）に関するものである。
スタを内蔵したゲートターンオフサイリスフ（以下「Ｇ
ＴＯＪという。）に関するものである。
＃Ｉ１図は従来のＧｏｏの構造を示す模式断面図で、ｎ
Ｅはｎ形エミッタ噴域、ｐＢはｐ形ベース領域、ｎＢは
ｎ形ベース領域、八はｐ形エミッタ領域、ｎＢ は低抵
抗ｎ形ペース領域で以下それぞれｎ１１１層、ｐＢ層、
ｎＢ盾ｅ ｐＥ１４１ ％” １５４ ト呼フ。＋１１
１！ カソード電極、（２）はゲートｌｌａｍ、（３）
はアノード電極、Ｊｌは９１層−ｎＢ層間の接合、Ｊ、
はｎ１層−ｐｍｔｍ閾の接合、Ｊ３はｐＢ層・ｎ１層間
の接合、Ｇは外部ゲート端子、Ｋは外部カソード端子、
ムは外部アノード電子である。なお、図中中心より右側
の矢印はターンオン時、中心より左側の矢印はターンオ
フ時の正孔および電子の流れを示し、実線が正孔、破線
が電子に相当する。
Ｅはｎ形エミッタ噴域、ｐＢはｐ形ベース領域、ｎＢは
ｎ形ベース領域、八はｐ形エミッタ領域、ｎＢ は低抵
抗ｎ形ペース領域で以下それぞれｎ１１１層、ｐＢ層、
ｎＢ盾ｅ ｐＥ１４１ ％” １５４ ト呼フ。＋１１
１！ カソード電極、（２）はゲートｌｌａｍ、（３）
はアノード電極、Ｊｌは９１層−ｎＢ層間の接合、Ｊ、
はｎ１層−ｐｍｔｍ閾の接合、Ｊ３はｐＢ層・ｎ１層間
の接合、Ｇは外部ゲート端子、Ｋは外部カソード端子、
ムは外部アノード電子である。なお、図中中心より右側
の矢印はターンオン時、中心より左側の矢印はターンオ
フ時の正孔および電子の流れを示し、実線が正孔、破線
が電子に相当する。
さて、このＧＴＯにおいて、ターンオン時にはゲートＧ
−カソードに間を順バイアスすることによって、ゲート
電流を外部ゲート端子Ｇ−ゲート電極［２） −ｐＢ層
−接合Ｊ５− ｎ１層−カソード電極（１１−外部カソ
ード電子にの経路に流し、これによって、電子が０ｇ層
からｈ層へ注入され、更にｎＢ＋層−ｐ］ｉ１層に達し
て、ｐＥ層からｎ１層への正孔の注入を生ぜしめる。こ
の正孔はｐＢ層−ｎｚ層に達して、ｎｘ層からｐＢ層へ
の電子の注入を促進する。
−カソードに間を順バイアスすることによって、ゲート
電流を外部ゲート端子Ｇ−ゲート電極［２） −ｐＢ層
−接合Ｊ５− ｎ１層−カソード電極（１１−外部カソ
ード電子にの経路に流し、これによって、電子が０ｇ層
からｈ層へ注入され、更にｎＢ＋層−ｐ］ｉ１層に達し
て、ｐＥ層からｎ１層への正孔の注入を生ぜしめる。こ
の正孔はｐＢ層−ｎｚ層に達して、ｎｘ層からｐＢ層へ
の電子の注入を促進する。
このようにしτＧＴＯはターンオンする。
次に、ターンオフ時にはゲートＧ・カソードＸ間を逆バ
イアスすることによって、ｐＢ層にあるキャリヤを直接
ゲート電極（２）へ排出して、８１層からの電子の注入
を停止させる。このようにしてＧＴＯはターンオフする
。
イアスすることによって、ｐＢ層にあるキャリヤを直接
ゲート電極（２）へ排出して、８１層からの電子の注入
を停止させる。このようにしてＧＴＯはターンオフする
。
ＧＴＯは上述のようにゲート信号のみでターンオン、オ
ーンオ７がり能であるので、一般のサイリスクの場合の
ようなターンオフのための転流回路が不要となり、この
点では装置の小形軽量化、低騒音化に有利である。とこ
ろが大電力Ｇ７０のターンオフゲインは３層５根度で、
従って、主電流のび３〜Ｖ５以上のゲート逆電流を必要
とし通常のサイリスクの場合に比して非常に大きなゲー
ト回路が必要になる。ＧＴＯの有利性はこのゲート回路
の大形化と、前述の転流回路の不要性とを勘案して、装
置全体としていずれの方が小形化が達成できるかにかか
つている。
ーンオ７がり能であるので、一般のサイリスクの場合の
ようなターンオフのための転流回路が不要となり、この
点では装置の小形軽量化、低騒音化に有利である。とこ
ろが大電力Ｇ７０のターンオフゲインは３層５根度で、
従って、主電流のび３〜Ｖ５以上のゲート逆電流を必要
とし通常のサイリスクの場合に比して非常に大きなゲー
ト回路が必要になる。ＧＴＯの有利性はこのゲート回路
の大形化と、前述の転流回路の不要性とを勘案して、装
置全体としていずれの方が小形化が達成できるかにかか
つている。
ＧＴＯのターンオ７期間中はオン状ＩＩＩＪ域とオフ状
ｍｌ１１１域とが共存しており、オフ状態領域はゲート
電極（２）に近い部分から遠い部分へと拡大する。
ｍｌ１１１域とが共存しており、オフ状態領域はゲート
電極（２）に近い部分から遠い部分へと拡大する。
すなわち、通電鎖酸がしぼられると同時に、アノード・
カソード関電圧が上昇する。このような過程ではホット
スポットを生じ易く、これを避けるにはゲート・カソー
ド関のインピーダンスをできるだけ小さくする必要があ
る。従って、ＧＴＯのゲート領域とカソード領域との対
向長は通常のサイリスタのそれに比して非常に長（され
ている。このことはターンオン時のゲート感度が小さい
ことを意味しており、サイリスク全面を均一に点弧させ
るのには通常のサイリスタの場合の数倍〜数十倍のゲー
ト順電流を必要とする。
カソード関電圧が上昇する。このような過程ではホット
スポットを生じ易く、これを避けるにはゲート・カソー
ド関のインピーダンスをできるだけ小さくする必要があ
る。従って、ＧＴＯのゲート領域とカソード領域との対
向長は通常のサイリスタのそれに比して非常に長（され
ている。このことはターンオン時のゲート感度が小さい
ことを意味しており、サイリスク全面を均一に点弧させ
るのには通常のサイリスタの場合の数倍〜数十倍のゲー
ト順電流を必要とする。
従って、ＧＴＯの有利性を生かすための重要なポイント
はゲート逆電流およびゲート順電流をいかに小さくする
かということにある。しかし、一般に、ターンオン時の
ゲート感度を上げると、ターンオフゲインが低下する傾
向にあり、両者をともに大きくすることは容易でなかっ
た。
はゲート逆電流およびゲート順電流をいかに小さくする
かということにある。しかし、一般に、ターンオン時の
ゲート感度を上げると、ターンオフゲインが低下する傾
向にあり、両者をともに大きくすることは容易でなかっ
た。
この発明はゲート電流を増幅するトランジスタを内蔵さ
せることによって、ターンオフゲインを低下させること
なく、ターンオン時のゲート感度を上げることのできる
ＧＴＯを提供することを目的としている。
せることによって、ターンオフゲインを低下させること
なく、ターンオン時のゲート感度を上げることのできる
ＧＴＯを提供することを目的としている。
第２図はこの発明の一実施例の構造を示す模式断面図で
、Ｉａ、Ｉｂは主サイリスタ部分、■はトランジスタ部
分を示す。ｍａｉｌはトランジスタ部分（以下「補助ト
ランジスタ」という、）■のエミッタ鎖酸、（２）は補
助トランジスタ■のベース電極、■は補助トランジスタ
■のエミッタ電極兼主サイリスタＩａ ＋Ｉｂのゲート
電極、Ｄは補助トランジスタ■のベース電極四と補助サ
イリスタ■のエミッタ０電極兼主サイリスタＩａ、Ｉｂ
のゲート電極四との間に接続された外部ダイオード、Ｒ
はｎｌ１層直下のｈ層のシート抵抗、Ｊ４はｎｌ１層・
ｐｍ層関の接合である。補助トランジスタｎの部分は勿
−ｐＥ層は設けられておらずｎＢ十−が直接アノード電
極（３）に接触している。
、Ｉａ、Ｉｂは主サイリスタ部分、■はトランジスタ部
分を示す。ｍａｉｌはトランジスタ部分（以下「補助ト
ランジスタ」という、）■のエミッタ鎖酸、（２）は補
助トランジスタ■のベース電極、■は補助トランジスタ
■のエミッタ電極兼主サイリスタＩａ ＋Ｉｂのゲート
電極、Ｄは補助トランジスタ■のベース電極四と補助サ
イリスタ■のエミッタ０電極兼主サイリスタＩａ、Ｉｂ
のゲート電極四との間に接続された外部ダイオード、Ｒ
はｎｌ１層直下のｈ層のシート抵抗、Ｊ４はｎｌ１層・
ｐｍ層関の接合である。補助トランジスタｎの部分は勿
−ｐＥ層は設けられておらずｎＢ十−が直接アノード電
極（３）に接触している。
この実施例において、ターンオフ時にはゲートＧ・カソ
ードに間に順バイアスすることによって、外部ゲート端
子Ｇ−ベース電極（２）−ｐ、層−”ｊｉ１層−エミッ
タ電橋に）−ｐＢ層−−雪層−カソード電極１１＋−外
部カソード遺子にの経路、及び外部ゲート端子Ｇ−ベー
ス電極（財）−ｐＢ層−抵抗Ｒ−エミッタ電極に）−ｐ
Ｂ層−ｎｚａ層−カソード電極（１）−外部カソード電
子の経路でゲート電極を流す。抵抗只の値を大きくする
ことによって前者の経路の電流が支配的となり、 ｎ１
１層からｐＢ層への電子の注入が起こり補助トランジス
タ量がドライブされる。そして、この補助トランジスタ
で増幅されたゲート電流はｈ層から顯寓層に流れ込み図
の右側主サイリスタ■ｂに示すようにｎｈ層からｈ層へ
囃子の注入がおこり、主サイリスタ１． 、Ｉｂがター
ンオンする。ゲート電流は補助トランジスタ■によって
増幅されて主サイリスク’＆Ｊｂに流入するので、外部
からのゲート電流は補助トランジ次に、ターンオフ時に
はゲートＧ・カソードに間を逆バイアスすることによっ
て、９１層−補助トランジスタロのエミッタ電極兼主サ
イリスク■のゲート電極に）−外部ダイオードクー外部
ゲート趨子Ｇの経路でキャリヤを排出して主サイリスタ
Ｉａ、ｉｂをター７オフさせる。補助トランジスタ■は
ｐＢ層からｎＢ １層へのベース電流の供給がないので
、ｈ層−ペース電極（２）の経路でキャリヤが排出され
てター／オフする。補助トランジスタ厘は主サイリスク
ｘａ、’ｉｂに比して容量的に極めて小さいものでよい
ので、補助トランジスタ厘をター／オフさせるに要する
ゲート電流は備かであり、第１図の従来例の場合とほぼ
同じゲート電流で、この実施例のＧＴＯはターンオフさ
せることができる。
ードに間に順バイアスすることによって、外部ゲート端
子Ｇ−ベース電極（２）−ｐ、層−”ｊｉ１層−エミッ
タ電橋に）−ｐＢ層−−雪層−カソード電極１１＋−外
部カソード遺子にの経路、及び外部ゲート端子Ｇ−ベー
ス電極（財）−ｐＢ層−抵抗Ｒ−エミッタ電極に）−ｐ
Ｂ層−ｎｚａ層−カソード電極（１）−外部カソード電
子の経路でゲート電極を流す。抵抗只の値を大きくする
ことによって前者の経路の電流が支配的となり、 ｎ１
１層からｐＢ層への電子の注入が起こり補助トランジス
タ量がドライブされる。そして、この補助トランジスタ
で増幅されたゲート電流はｈ層から顯寓層に流れ込み図
の右側主サイリスタ■ｂに示すようにｎｈ層からｈ層へ
囃子の注入がおこり、主サイリスタ１． 、Ｉｂがター
ンオンする。ゲート電流は補助トランジスタ■によって
増幅されて主サイリスク’＆Ｊｂに流入するので、外部
からのゲート電流は補助トランジ次に、ターンオフ時に
はゲートＧ・カソードに間を逆バイアスすることによっ
て、９１層−補助トランジスタロのエミッタ電極兼主サ
イリスク■のゲート電極に）−外部ダイオードクー外部
ゲート趨子Ｇの経路でキャリヤを排出して主サイリスタ
Ｉａ、ｉｂをター７オフさせる。補助トランジスタ■は
ｐＢ層からｎＢ １層へのベース電流の供給がないので
、ｈ層−ペース電極（２）の経路でキャリヤが排出され
てター／オフする。補助トランジスタ厘は主サイリスク
ｘａ、’ｉｂに比して容量的に極めて小さいものでよい
ので、補助トランジスタ厘をター／オフさせるに要する
ゲート電流は備かであり、第１図の従来例の場合とほぼ
同じゲート電流で、この実施例のＧＴＯはターンオフさ
せることができる。
このようにター７オフのためのゲート１４流を殆んど増
加させることなく、前に述べたようにターンオン時のゲ
ート１１Ｅｆｔを著しく小さくすることができるので、
ゲート制御が容易になり、回路の小形化が可能になる。
加させることなく、前に述べたようにターンオン時のゲ
ート１１Ｅｆｔを著しく小さくすることができるので、
ゲート制御が容易になり、回路の小形化が可能になる。
以上説明したように、この発明になるＧＴＯでは補助ト
２ンジスクを内′ｉ１．させたので、ターンオフゲイン
を殆んど変えることなくターンオン時のゲート感度を著
しく向上することができ、周辺回路の簡略化、小形化が
ｌ１ｉＴ能となる。特にこの発明Ｃ１ｐｉｎ形ＧＴＯに
通用して技術的にも製造工程的にも極めて好適である。
２ンジスクを内′ｉ１．させたので、ターンオフゲイン
を殆んど変えることなくターンオン時のゲート感度を著
しく向上することができ、周辺回路の簡略化、小形化が
ｌ１ｉＴ能となる。特にこの発明Ｃ１ｐｉｎ形ＧＴＯに
通用して技術的にも製造工程的にも極めて好適である。
【図面の簡単な説明】
第１図は従来のＧＴＯ、第２図はこの発明の一実施例で
あるＧＴＯの構造を示す模式断面図である。 図において、−はｎ形ベース層（第１の半導体領域）、
ｐＢはｐ形ペース層（第２の半導体領域）、ｎＢ＋は低
抵抗率ｎ形ベース層（＠３の半導体領域）ｓ”ｍａは主
サイリスタ部のｎ形エミ゛ンタ層（第４の半導体領域）
、ｎｉｌは補助トランジスタのｎ形エミッタ層（第６の
半導体領域）、ｐｉ＋はｐ形エミッタ層（第６の半導体
領域） 、［１１＆ｔカソード電極（第１の生電橘）、
＠は主ゲート電極、四は補助ゲート電極、（３）はアノ
ード電極（第２の主−ａ＋）、Ｉａ、Ｉｂは主すイリス
ク部、ｎ４：ｉ禰助トランジスタ部、Ｄはダイオードで
ある。 なお、図中同一符号は同一ま几は相当部分を示す。
あるＧＴＯの構造を示す模式断面図である。 図において、−はｎ形ベース層（第１の半導体領域）、
ｐＢはｐ形ペース層（第２の半導体領域）、ｎＢ＋は低
抵抗率ｎ形ベース層（＠３の半導体領域）ｓ”ｍａは主
サイリスタ部のｎ形エミ゛ンタ層（第４の半導体領域）
、ｎｉｌは補助トランジスタのｎ形エミッタ層（第６の
半導体領域）、ｐｉ＋はｐ形エミッタ層（第６の半導体
領域） 、［１１＆ｔカソード電極（第１の生電橘）、
＠は主ゲート電極、四は補助ゲート電極、（３）はアノ
ード電極（第２の主−ａ＋）、Ｉａ、Ｉｂは主すイリス
ク部、ｎ４：ｉ禰助トランジスタ部、Ｄはダイオードで
ある。 なお、図中同一符号は同一ま几は相当部分を示す。
Claims (2)
- （１） 高比抵抗の５１ｉ１伝導形を有する＃１１の半
導体−城、この第１半導体頑域の一方の冑に接して設け
られ比較的低抵抗率の第２伝導形を有する第２の半導体
領域、上記ｌａｌの半導体領域の他方の備に接して設け
られ比較的低抵抗率の箒１伝導形を有する＃Ｉ３の半導
体領域、上記第３の半導体領域の表向部の一部に形成さ
れ低抵抗率の４１伝導形をＭするａｌＩ４の半導体領域
、上記第２の半導体領域５の４出表面の一部にオーミッ
ク接触する主ゲ上記６１！２０半導体領域の表面部の一
部に形成され低抵抗率の第１伝導形を有する第５の半導
体領域、上記第４の半導体領域に対向する位置において
上記ｉ＠３の半導体領域の表面部に形成され低抵抗率の
第２伝導形を有する＠６の半導体−城、上記第５０半導
体頑域の表面と上記第４の半導体領域の近傍に４出する
上記７ｊ４２の半導体領域の表面とにオーミック接触す
る補助ゲート電極、上記＃！４の半導体−域の表面にオ
ーミック接触する＠ｌの生電極及び上記第３の半導体領
域と上１に’１ｌ１６の半導体領域とにオーミック接触
する第２の生電極を備え、上記ｇ６．ｉ＠３．第１．第
２および４番の半導体領域で構成され友主サイリスタ部
と、上記第３、第１．第２および第５の半導体領域で構
成された補助トランジスタ部とを同一の半導体基体内に
形成し友ことを特徴とするゲートターンオアサイリスタ
。 - （２）補助ゲート電極は生ゲート電極から、１ｆＩ２の
半導体領域と第５の半導体領域との閾の接合に逆並列に
接続されたダイオードを介して駆動されるようにしたこ
とを特徴とする特許請求の範囲第１項記載のゲートター
ンオフサイリスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200524A JPS58101461A (ja) | 1981-12-11 | 1981-12-11 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200524A JPS58101461A (ja) | 1981-12-11 | 1981-12-11 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101461A true JPS58101461A (ja) | 1983-06-16 |
Family
ID=16425738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200524A Pending JPS58101461A (ja) | 1981-12-11 | 1981-12-11 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124220A (ja) * | 2000-10-18 | 2002-04-26 | Japan Storage Battery Co Ltd | 鉛蓄電池 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252377A (en) * | 1975-10-24 | 1977-04-27 | Hitachi Ltd | Gate turn-off thyristor |
| JPS5441869A (en) * | 1977-08-26 | 1979-04-03 | Sagami Chem Res Center | 1-methylsulfinyl-1-methylthio-2-(n-alkylpyrrolyl-2)- ethylene |
-
1981
- 1981-12-11 JP JP56200524A patent/JPS58101461A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252377A (en) * | 1975-10-24 | 1977-04-27 | Hitachi Ltd | Gate turn-off thyristor |
| JPS5441869A (en) * | 1977-08-26 | 1979-04-03 | Sagami Chem Res Center | 1-methylsulfinyl-1-methylthio-2-(n-alkylpyrrolyl-2)- ethylene |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124220A (ja) * | 2000-10-18 | 2002-04-26 | Japan Storage Battery Co Ltd | 鉛蓄電池 |
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