JPS58101531A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPS58101531A JPS58101531A JP56201804A JP20180481A JPS58101531A JP S58101531 A JPS58101531 A JP S58101531A JP 56201804 A JP56201804 A JP 56201804A JP 20180481 A JP20180481 A JP 20180481A JP S58101531 A JPS58101531 A JP S58101531A
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- JP
- Japan
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- frequency
- pll
- local oscillator
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- output
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- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 5
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 40
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、短波以上の周波数を扱う無線送受信槽（例え
ば、アマチュア無線用トランシーバ）等に使用する周波
数シンセサイザに関するものである。
ば、アマチュア無線用トランシーバ）等に使用する周波
数シンセサイザに関するものである。
この種のシンセサイザには、位相拘束ループ（以下、Ｐ
ＬＬと称する）が用いられる。
ＬＬと称する）が用いられる。
とのＰＬＬは、第１図に示すように、一定値の基準周波
数を安定に発振する基準発振器１と、２つの入力信号の
位相差を検出する位相検波器２と、位相検波器の出力波
形を平滑するローパスフィルタ３と、電圧で周波数を制
御する電圧制御発器４と、２つの入力信号を混合する周
・波数混合器５と、適宜周波数を発振する局部発振器７
と、入力信号の周波数を１／Ｎに分周する可変分周器６
とで、所要のループを構成しているが、ＰＬＬだけでは
１００Ｈ２以下の出力周波数ステップを得ることが困難
であり、これを実現する手段として、次の２つの方法が
とられている。
数を安定に発振する基準発振器１と、２つの入力信号の
位相差を検出する位相検波器２と、位相検波器の出力波
形を平滑するローパスフィルタ３と、電圧で周波数を制
御する電圧制御発器４と、２つの入力信号を混合する周
・波数混合器５と、適宜周波数を発振する局部発振器７
と、入力信号の周波数を１／Ｎに分周する可変分周器６
とで、所要のループを構成しているが、ＰＬＬだけでは
１００Ｈ２以下の出力周波数ステップを得ることが困難
であり、これを実現する手段として、次の２つの方法が
とられている。
その１つは、ＰＬＬを二段に構成し、各段の基準周波数
を若干ずらして、小さい周波数ステップを作りだすもの
である。
を若干ずらして、小さい周波数ステップを作りだすもの
である。
しかし、この場合、２つのＰＬＬ及びその付属回路が非
常に複雑なものとなり、製品価格の大幅上昇となる欠点
がある。
常に複雑なものとなり、製品価格の大幅上昇となる欠点
がある。
他の１つは、第２図に示すように、ＰＬＬの局部発振器
７に水晶発振子１０と可変りアクタンス素子１１との周
波数可変手段を具備させ、ディジタル回路１３にて基準
周波数未満の周波数を位取りした任意数の桁をもつディ
ジタル信号を得、これをディジタル・アナログ変換器１
２にて直流電圧に変えて可変りアクタンス素子１１に印
加することにより、局部発振器の発振周波数を制御し、
まだ、そのディジタル信号の高位桁の信号を可変分周器
６に送ってこれの分周比を制御し、小さい周波数ステッ
プを作りだすものである。
７に水晶発振子１０と可変りアクタンス素子１１との周
波数可変手段を具備させ、ディジタル回路１３にて基準
周波数未満の周波数を位取りした任意数の桁をもつディ
ジタル信号を得、これをディジタル・アナログ変換器１
２にて直流電圧に変えて可変りアクタンス素子１１に印
加することにより、局部発振器の発振周波数を制御し、
まだ、そのディジタル信号の高位桁の信号を可変分周器
６に送ってこれの分周比を制御し、小さい周波数ステッ
プを作りだすものである。
しかし、この場合、通常、ＰＬＬ内の局部発振器７の周
波数が電圧制御発振器４とほぼ同等の高い周波数になる
ため、局部発振の周波数安定度がそのまま電圧制御発振
器の安定度となるが、局部発振器の周波数を可変りアク
タンス素子によって変化させるので、どうしても温度に
対する安定性が悪くなる。
波数が電圧制御発振器４とほぼ同等の高い周波数になる
ため、局部発振の周波数安定度がそのまま電圧制御発振
器の安定度となるが、局部発振器の周波数を可変りアク
タンス素子によって変化させるので、どうしても温度に
対する安定性が悪くなる。
なお、ＰＬＬ内で局部発振器及び周波数混合器を有して
いないものもあるが、可変分周器の入力上限周波数がそ
う高くないため、短波以上の周波数になると、必要とさ
れる。
いないものもあるが、可変分周器の入力上限周波数がそ
う高くないため、短波以上の周波数になると、必要とさ
れる。
本発明は、上述の如き欠点のない周波数シンセサイザを
提供しようとするものである。
提供しようとするものである。
以下、第３図に示す実施例について説明する。
第３図は、本発明に係る周波数シンセサイザであり、上
記ＰＬＬの外に、２つの入力信号を混合する周波数混合
器８と、水晶発振子１０及び可変りアクタンス素子（゛
バリキャップ等）１１を具備して、可変りアクタンス素
子の印加電圧を変えることにより発振周波数を可変に構
成した局部発振器９とを配して、周波数混合器８により
ＰＬＬの出力周波数と局部発振器９の出力周波数とを混
合するよう構成し、また、基準周波数未満Ｖ周波数を位
取りして任意数の桁をもつディジタル信号を生じるディ
ジタル回路１３と、ディジタル信号をアナログ信号に変
換するディジタル・アナログ変換器１２とを設けて、デ
ィジタル回路１３からの出力ディジタル信号を、ディジ
タル・アナログ変換器１２にて直流電圧に変えて可変り
アクタンス素子１１に印加することにより、局部発振器
９の発振周波数を制御するよう構成し、更に、ディジタ
ル回路１３からの高位桁のディジタル信号を、ＰＬＬ内
の可変分周器６に送って、該可変分周器の分周比を制御
するよう構成している。
記ＰＬＬの外に、２つの入力信号を混合する周波数混合
器８と、水晶発振子１０及び可変りアクタンス素子（゛
バリキャップ等）１１を具備して、可変りアクタンス素
子の印加電圧を変えることにより発振周波数を可変に構
成した局部発振器９とを配して、周波数混合器８により
ＰＬＬの出力周波数と局部発振器９の出力周波数とを混
合するよう構成し、また、基準周波数未満Ｖ周波数を位
取りして任意数の桁をもつディジタル信号を生じるディ
ジタル回路１３と、ディジタル信号をアナログ信号に変
換するディジタル・アナログ変換器１２とを設けて、デ
ィジタル回路１３からの出力ディジタル信号を、ディジ
タル・アナログ変換器１２にて直流電圧に変えて可変り
アクタンス素子１１に印加することにより、局部発振器
９の発振周波数を制御するよう構成し、更に、ディジタ
ル回路１３からの高位桁のディジタル信号を、ＰＬＬ内
の可変分周器６に送って、該可変分周器の分周比を制御
するよう構成している。
如上の構成であるから、ディジタル回路１３からのディ
ジタル信号によって、ＰＬＬ内の可変分周器６の分周比
が制御されることと、ＰＬＬ外の局部発振器９の発振周
波数が制御されて、これの出力周波数がＰＬＬの出力周
波数と周波数混合されることとにより、小さな周波数ス
テップが得られ、且つ、連続的に周波数を可変させるこ
とが可能となる。
ジタル信号によって、ＰＬＬ内の可変分周器６の分周比
が制御されることと、ＰＬＬ外の局部発振器９の発振周
波数が制御されて、これの出力周波数がＰＬＬの出力周
波数と周波数混合されることとにより、小さな周波数ス
テップが得られ、且つ、連続的に周波数を可変させるこ
とが可能となる。
ところで、ＰＬＬの基準発振器１は、ＰＬＬの周波数ス
テップと同一周波数のため、一般的に非常に低く、５Ｋ
Ｈ２〜５０ＫＨｚ程度になっている。
テップと同一周波数のため、一般的に非常に低く、５Ｋ
Ｈ２〜５０ＫＨｚ程度になっている。
従って、基準発振器がＰＬＴ、の安定度に与える影響は
非常に少なく、ＰＬＬの周波数安定度を決定するほとん
どの要素は、ＰＬＬ内部の局部発振器７の周波数安定度
になる。これを計算例で示すと次のようになる。
非常に少なく、ＰＬＬの周波数安定度を決定するほとん
どの要素は、ＰＬＬ内部の局部発振器７の周波数安定度
になる。これを計算例で示すと次のようになる。
ＰＬＬ出力周波数 （ｆ ｐｔ、ｔ、） １５
０ＭＨｚ基準発振器の出力周波数（ｆＲｅｆ）
１０ＫＨｚ（周波数ステップ ｌ０ＫＨ２） 局部発振器の出力周波数（ｆｐｔ、） １４０Ｍ
Ｈｚとし、基準発振器も局部発振器も一般的な水晶発振
器の安定度と同様に±ｌ０ＰＰ〜Ｉ（ＩＯＸ−）の０６ 安定度とすると、基準発振器に影響されるＰＬＬ出力周
波数の安定度は、 となり、基準発振器による影響はほとんどない。
０ＭＨｚ基準発振器の出力周波数（ｆＲｅｆ）
１０ＫＨｚ（周波数ステップ ｌ０ＫＨ２） 局部発振器の出力周波数（ｆｐｔ、） １４０Ｍ
Ｈｚとし、基準発振器も局部発振器も一般的な水晶発振
器の安定度と同様に±ｌ０ＰＰ〜Ｉ（ＩＯＸ−）の０６ 安定度とすると、基準発振器に影響されるＰＬＬ出力周
波数の安定度は、 となり、基準発振器による影響はほとんどない。
また、局部発振器に影響されるＰＬＬ出力周波数の安定
度は、 となり、局部発振器の安定度がＰＬＬの安定度に非常に
影響している。
度は、 となり、局部発振器の安定度がＰＬＬの安定度に非常に
影響している。
続いて、ＰＬＬ内の局部発振器において、従来例として
挙げた第２図のように、周波数を可変りアクタンス素子
によって大幅に可変する場合、一般的に見て、この局部
発振器の安定度は、±３０ＰＰＭ位になり易く、 となり、全体としての安定度が甚だ悪いものとなる。
挙げた第２図のように、周波数を可変りアクタンス素子
によって大幅に可変する場合、一般的に見て、この局部
発振器の安定度は、±３０ＰＰＭ位になり易く、 となり、全体としての安定度が甚だ悪いものとなる。
次に、ＰＬＬ外に周波数混合器と局部発振器をおき、該
局部発振器の発振周波数を可変りアクタンス素子によっ
て可変する第３図の実施例の場合の計算例を示すと、 周波数混合器出力周波数（ｆ ｏ） １
５０ＭＨｚＰＬＬ出力周波数（ｆｐｔ、ｔ、）
１’２０ＭＨｚＰＬＬ内局部発振器出力周波数（
ｆ ｐＬ） １１０ＭＨｚＰＬＬ外局部発振器
出力周波数（ｆＬ） ３０ＭＨｚ・°・ｆ
Ｏ＝ ｆ、ＰＬＬ ＋ ｆＬとし、ＰＬＬ内局部発
振器の安定度を±ＩＯＰＰＭ、。
局部発振器の発振周波数を可変りアクタンス素子によっ
て可変する第３図の実施例の場合の計算例を示すと、 周波数混合器出力周波数（ｆ ｏ） １
５０ＭＨｚＰＬＬ出力周波数（ｆｐｔ、ｔ、）
１’２０ＭＨｚＰＬＬ内局部発振器出力周波数（
ｆ ｐＬ） １１０ＭＨｚＰＬＬ外局部発振器
出力周波数（ｆＬ） ３０ＭＨｚ・°・ｆ
Ｏ＝ ｆ、ＰＬＬ ＋ ｆＬとし、ＰＬＬ内局部発
振器の安定度を±ＩＯＰＰＭ、。
ＰＬＬ外局外局部器振器定度を可変りアクタンス素子で
大幅に周波数を可変するため、±３０ＰＰＭとすると、
ＰＬＬ出力周波数の安定度は、上述の関係から、 となり、周波数混合器出力周波数に対するＰＬＬ出力周
波数の影響は、 ＝±７．３３６ＰＰＭ となり、周波数混合器出力周波数に対するＰＬＬ外局外
局部器振器出力周波数響は、 ｆｏ １５０Ｘ１０＝±６ＰＰＭ となり、周波数混合器出力周波数の安定度は、＝７．３
６ Ｐ ＰＭ＋６ Ｐ ＰＭ＝±１３．３３６ＰＰＭと
なる。従って、ＰＬＬ内の局部発振器の周波数を可変り
アクタンス素子で可変する第２図の場合の安定度±２８
ＰＰＭに比べ、かなり小さな値になり、良い安定度を保
てる。また、実際には、ＰＬＬ外局外局部器振器出力周
波数って決定される±６ＰＰＭと、ＰＬＬ出力周波数に
よって決定される±７．３３６ＰＰＭは必ずしも常に同
じ方向にずれることはなく、単に同じ方向で両者を加算
した上記の値よりも小さくなることが多い。
大幅に周波数を可変するため、±３０ＰＰＭとすると、
ＰＬＬ出力周波数の安定度は、上述の関係から、 となり、周波数混合器出力周波数に対するＰＬＬ出力周
波数の影響は、 ＝±７．３３６ＰＰＭ となり、周波数混合器出力周波数に対するＰＬＬ外局外
局部器振器出力周波数響は、 ｆｏ １５０Ｘ１０＝±６ＰＰＭ となり、周波数混合器出力周波数の安定度は、＝７．３
６ Ｐ ＰＭ＋６ Ｐ ＰＭ＝±１３．３３６ＰＰＭと
なる。従って、ＰＬＬ内の局部発振器の周波数を可変り
アクタンス素子で可変する第２図の場合の安定度±２８
ＰＰＭに比べ、かなり小さな値になり、良い安定度を保
てる。また、実際には、ＰＬＬ外局外局部器振器出力周
波数って決定される±６ＰＰＭと、ＰＬＬ出力周波数に
よって決定される±７．３３６ＰＰＭは必ずしも常に同
じ方向にずれることはなく、単に同じ方向で両者を加算
した上記の値よりも小さくなることが多い。
本発明によれｋ、周波数ステップを小さくすることがで
き、周波数を連続的に可変とすることができることは勿
論、回路構成を簡潔にできて、製品価格を低くおさえる
ことができ、しかも、安定度を向上できて、温度変化に
対しても安定な周波数を得ることができる。
き、周波数を連続的に可変とすることができることは勿
論、回路構成を簡潔にできて、製品価格を低くおさえる
ことができ、しかも、安定度を向上できて、温度変化に
対しても安定な周波数を得ることができる。
また、ＰＬＬ内でＦＭ変調をかける方法として、電圧制
御発振器を変調する方法と、ＰＬＬ内の局部発振器を変
調する方法があるが、いずれの場合も、ＰＬＩ、のロッ
クアツプ時間との関係から、トーンスケルチ等の低い周
波数の変調がかけにくく、斯様な場合、一般には、ＰＬ
Ｌ外に周波数混合器と局部発振器とを設けて、該局部発
振器の出力をＰＬＬ出力に混合するようにし、且つ１．
該局部発振器に変調をかけることが行われているが、本
発明によれば、局部発振器がＰＬＬ外にあるので、低い
周波数でも変調がかけ易く、わざわざ別に変調手段を設
ける必要がなく、可変りアクタンス素子に直接変調をか
けることができて、頗る有益である。
御発振器を変調する方法と、ＰＬＬ内の局部発振器を変
調する方法があるが、いずれの場合も、ＰＬＩ、のロッ
クアツプ時間との関係から、トーンスケルチ等の低い周
波数の変調がかけにくく、斯様な場合、一般には、ＰＬ
Ｌ外に周波数混合器と局部発振器とを設けて、該局部発
振器の出力をＰＬＬ出力に混合するようにし、且つ１．
該局部発振器に変調をかけることが行われているが、本
発明によれば、局部発振器がＰＬＬ外にあるので、低い
周波数でも変調がかけ易く、わざわざ別に変調手段を設
ける必要がなく、可変りアクタンス素子に直接変調をか
けることができて、頗る有益である。
第１図は、位相拘束ループのブロック図、第２図は周波
数シンセサイザの従来例のブロック図、第３図は、本発
明の実施例を示すブロック図である。 １・・・・・・基準発振器 −２・・・・・・位相検
波器３・・・・・・ローパスフィルタ ４・・・・・・電圧制御発振−器 ５．８・・・・・・周波数混合器 ６・・・・・・可変分周器 ７，９・・・・・・局部発
振器１０・・・・・・水晶発振子 １１・・・・・・可変りアクタンス素子１２・・・・・
・ディジタル・アナログ変換器１３・・・・・・ディジ
タル回路 特許出願人 日本マランツ株式会社 ■ １−、−−−−−一一−−−−−−Ｊ
数シンセサイザの従来例のブロック図、第３図は、本発
明の実施例を示すブロック図である。 １・・・・・・基準発振器 −２・・・・・・位相検
波器３・・・・・・ローパスフィルタ ４・・・・・・電圧制御発振−器 ５．８・・・・・・周波数混合器 ６・・・・・・可変分周器 ７，９・・・・・・局部発
振器１０・・・・・・水晶発振子 １１・・・・・・可変りアクタンス素子１２・・・・・
・ディジタル・アナログ変換器１３・・・・・・ディジ
タル回路 特許出願人 日本マランツ株式会社 ■ １−、−−−−−一一−−−−−−Ｊ
Claims (1)
- 位相拘束ループの外に、可変りアクタンス素子を具備し
て発振周波数を可変に構成した局部発振器と、周波数混
合器と、位相拘束ループの基準周波数未満の周波数を位
取りして任意数の桁をもつディジタル信号を生じるディ
ジタル回路と、ディジタル・アナログ変換器とを設け、
位相拘束ループの出力周波数と局部発振器の出力周波数
とを周波数混合器にて周波数混合し、ディジタル回路か
らの出力ディジタル信号をディジタル・アナログ変換器
を介して可変リアクタンス素子に印加するよう構成した
ことを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201804A JPS58101531A (ja) | 1981-12-14 | 1981-12-14 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201804A JPS58101531A (ja) | 1981-12-14 | 1981-12-14 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101531A true JPS58101531A (ja) | 1983-06-16 |
| JPS6342443B2 JPS6342443B2 (ja) | 1988-08-23 |
Family
ID=16447193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201804A Granted JPS58101531A (ja) | 1981-12-14 | 1981-12-14 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0409127A3 (en) * | 1989-07-17 | 1991-04-10 | Nec Corporation | Phase-locked loop type frequency synthesizer having improved loop response |
| WO2003103147A1 (en) * | 2002-05-02 | 2003-12-11 | Xytrans, Inc. | High frequency signal source using dielectric resonator oscillator circuit |
-
1981
- 1981-12-14 JP JP56201804A patent/JPS58101531A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0409127A3 (en) * | 1989-07-17 | 1991-04-10 | Nec Corporation | Phase-locked loop type frequency synthesizer having improved loop response |
| WO2003103147A1 (en) * | 2002-05-02 | 2003-12-11 | Xytrans, Inc. | High frequency signal source using dielectric resonator oscillator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342443B2 (ja) | 1988-08-23 |
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