JPS58103222A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS58103222A JPS58103222A JP56202139A JP20213981A JPS58103222A JP S58103222 A JPS58103222 A JP S58103222A JP 56202139 A JP56202139 A JP 56202139A JP 20213981 A JP20213981 A JP 20213981A JP S58103222 A JPS58103222 A JP S58103222A
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- JP
- Japan
- Prior art keywords
- circuit
- delayed
- flip
- output
- spike
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 230000003068 static effect Effects 0.000 abstract description 7
- 238000003780 insertion Methods 0.000 abstract 1
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフリッグ７０ツブ回路に関し、特にスタティッ
クディレイドフリッフフロップ回路に関する。
クディレイドフリッフフロップ回路に関する。
従来スタティックなディレイドフリップフロップ回路と
して第１図に示すような回路があった。
して第１図に示すような回路があった。
第１図においてはトランスファーゲート１はリード信号
Ｒにより入力データＩＮを読みこむ。トランスファーゲ
ート２はホールド信号Ｈによりダイナミック７リツプフ
ロツプ回路７の出力データＯＵＴを前記フリップフ“ロ
ップ回路７の入力にフィードバックする。トランスファ
ーゲート３，４はそれぞれり１．為のクロックによりデ
ータ読込、データ出力を行う。このような従来の回路で
は第２図で示すように、例えば入力ＩＮがＩＬＩ（低）
レベル、出力ＯＵＴが−Ｈｍ （高）レベルになってい
る状態でリード信号凡が”Ｌ１４１）１ｍに変化し、ホ
ールド信号ＨがＩＨＩ→ＩＬＩに変化する過程でリード
信号几とホールド信号Ｈが共に−）１１になる状態が生
じると、トランスファーゲート１，２がＯＮしてＤＡＴ
Ａ入力は出力のＩＨＩに引っばられＩＨＩのスパイクａ
を生じ逆に出力のＩＨＩ ＆”！、入力ＩＩ Ｌ Ｉレ
ベルに引っばられてｌ Ｌ ＩＩレベルのスパイクｂを
発生する。この場合入力データ、出力データが他の素子
の入力となっており、このスパイクのレベルが他の素子
の論理判定レベルより大きければその素子は誤動作して
しまう。特に入力データがデータバスなどにつながりて
いれば本来軸の素子の出力が出ているタイミングの時に
スパイクが発生するという場合が起こりデータバスにつ
ながっている素子は異なったデータを読みこんでしまう
。また、誤動作しない場合でもスパイクかもとのレベル
に復帰するまでの時間はスイッチングの遅れとなり、デ
ータバスとし【のタイミングのマージンが少なくなって
しまうという欠点があった。
Ｒにより入力データＩＮを読みこむ。トランスファーゲ
ート２はホールド信号Ｈによりダイナミック７リツプフ
ロツプ回路７の出力データＯＵＴを前記フリップフ“ロ
ップ回路７の入力にフィードバックする。トランスファ
ーゲート３，４はそれぞれり１．為のクロックによりデ
ータ読込、データ出力を行う。このような従来の回路で
は第２図で示すように、例えば入力ＩＮがＩＬＩ（低）
レベル、出力ＯＵＴが−Ｈｍ （高）レベルになってい
る状態でリード信号凡が”Ｌ１４１）１ｍに変化し、ホ
ールド信号ＨがＩＨＩ→ＩＬＩに変化する過程でリード
信号几とホールド信号Ｈが共に−）１１になる状態が生
じると、トランスファーゲート１，２がＯＮしてＤＡＴ
Ａ入力は出力のＩＨＩに引っばられＩＨＩのスパイクａ
を生じ逆に出力のＩＨＩ ＆”！、入力ＩＩ Ｌ Ｉレ
ベルに引っばられてｌ Ｌ ＩＩレベルのスパイクｂを
発生する。この場合入力データ、出力データが他の素子
の入力となっており、このスパイクのレベルが他の素子
の論理判定レベルより大きければその素子は誤動作して
しまう。特に入力データがデータバスなどにつながりて
いれば本来軸の素子の出力が出ているタイミングの時に
スパイクが発生するという場合が起こりデータバスにつ
ながっている素子は異なったデータを読みこんでしまう
。また、誤動作しない場合でもスパイクかもとのレベル
に復帰するまでの時間はスイッチングの遅れとなり、デ
ータバスとし【のタイミングのマージンが少なくなって
しまうという欠点があった。
本発明の目的はこのようなスタティックディレイドフリ
ップ７０ツブ回路においてリード信号、ホールド信号が
共にＩＨＩになるような状態が生じても入力データ、出
力データにスパイクを発生しないような回路を提供する
ことにある。
ップ７０ツブ回路においてリード信号、ホールド信号が
共にＩＨＩになるような状態が生じても入力データ、出
力データにスパイクを発生しないような回路を提供する
ことにある。
本発明によればリード信号とホールド信号が共にＩＨＩ
になり、リード側のトランスファーゲートとホールド側
のトランスフアゲ−トが同時に、ＯＮしてもホールド側
のトランスファゲートに直列に入れたトランジスタのた
め入力データ、出力データに生じるスパイクのレベルは
小さくなり誤動作はしなくなる。
になり、リード側のトランスファーゲートとホールド側
のトランスフアゲ−トが同時に、ＯＮしてもホールド側
のトランスファゲートに直列に入れたトランジスタのた
め入力データ、出力データに生じるスパイクのレベルは
小さくなり誤動作はしなくなる。
第３図により、本発明の一実施例を説明する。
第３図において、第１図と異なっているところはインバ
ータ６とホールド側のトランス７アゲート２の間にデプ
レッシ、ン盤ＭＯ８電界効果トランジスタ８を入れてあ
り、そのゲートはトランジスタ７のソース側に接続しで
ある。このような回路を用いればトランスファゲート１
，２が同時に、ＯＮしてもトランジスタ８が入っている
ためその抵抗分によりデータ入力、データ出力に生じる
スパイクのレベルは小さくなり、誤動作はしなくなる。
ータ６とホールド側のトランス７アゲート２の間にデプ
レッシ、ン盤ＭＯ８電界効果トランジスタ８を入れてあ
り、そのゲートはトランジスタ７のソース側に接続しで
ある。このような回路を用いればトランスファゲート１
，２が同時に、ＯＮしてもトランジスタ８が入っている
ためその抵抗分によりデータ入力、データ出力に生じる
スパイクのレベルは小さくなり、誤動作はしなくなる。
入力データに生じるスパイクのレベルはインバータ６の
出力インピーダンスと、トランジスタ８のインピーダン
スとの比で決まり、特にトランジスタ８の負荷の値をイ
ンバータ７の出力インピーダンスと同程度にした場合、
従来の回路に比ベスパイクのレベルを約Ｈにすることが
でき、次段の素子の論理判定レベルにまで達しないため
誤動作は生じなくなる。
出力インピーダンスと、トランジスタ８のインピーダン
スとの比で決まり、特にトランジスタ８の負荷の値をイ
ンバータ７の出力インピーダンスと同程度にした場合、
従来の回路に比ベスパイクのレベルを約Ｈにすることが
でき、次段の素子の論理判定レベルにまで達しないため
誤動作は生じなくなる。
第４図は本発明の他の一実施例であり、ダイナミ、クデ
ィレイドフリップフロップ回路の出力がホールド信号で
制御されるトランスファーゲートな通った後にデプレッ
シ璽ンｆｉＭＯ８電界効果トランジスタ８を接続してあ
り、そのゲートとソースはダイナミックディレイドフリ
ップフロップ７の入力に接続しである。
ィレイドフリップフロップ回路の出力がホールド信号で
制御されるトランスファーゲートな通った後にデプレッ
シ璽ンｆｉＭＯ８電界効果トランジスタ８を接続してあ
り、そのゲートとソースはダイナミックディレイドフリ
ップフロップ７の入力に接続しである。
また、第３図、第４図においてデプレッシ曹ンｆｉＭ０
８電界効果トランジスタ８のゲートはソース側に接続し
ているがドレイン側に接続してもよい０ このように本発明によれば非常に簡単な構造でリード信
号とホールド信号が同時にＩＨＩになっても誤動作しな
いようなスタテイ、クディレイド７リップ７０ツブ回路
を構成することができる。
８電界効果トランジスタ８のゲートはソース側に接続し
ているがドレイン側に接続してもよい０ このように本発明によれば非常に簡単な構造でリード信
号とホールド信号が同時にＩＨＩになっても誤動作しな
いようなスタテイ、クディレイド７リップ７０ツブ回路
を構成することができる。
第１図は従来のスタテイ、クディレイドフリ。
プフロップ回路を示す図、第２図は従来のスタティック
ディレイドフリップフロップ回路の動作を説明するため
の図、第３図、第４図は本発明の一実施例を示す図であ
る。 １、２．３．４・・・・・・エンハンスメントｍＭＯ８
ｔＷ効果トランジスタによるトランス７アゲート、５゜
６・・・・・・インバータ、７・・・・・・ダイナミッ
クディレイドフリ、ラフ０ツ１回路、８・・・・・・デ
プレッシ璽ン型ＭＯ８電圧効果トランジスタ 嶋 １図 す 爲 ２図 爲 ３ 図 爲 ４ 回 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５６年特 許 願第２０２１
３９号２、発明の名称 フリラグフロッグ回路３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１） 明細書第４頁１０行の「７のソース」を「８
のソース」に訂正いたします。 （２）図面の第１図および第２図を添付のものと差し替
えます。
ディレイドフリップフロップ回路の動作を説明するため
の図、第３図、第４図は本発明の一実施例を示す図であ
る。 １、２．３．４・・・・・・エンハンスメントｍＭＯ８
ｔＷ効果トランジスタによるトランス７アゲート、５゜
６・・・・・・インバータ、７・・・・・・ダイナミッ
クディレイドフリ、ラフ０ツ１回路、８・・・・・・デ
プレッシ璽ン型ＭＯ８電圧効果トランジスタ 嶋 １図 す 爲 ２図 爲 ３ 図 爲 ４ 回 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５６年特 許 願第２０２１
３９号２、発明の名称 フリラグフロッグ回路３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１） 明細書第４頁１０行の「７のソース」を「８
のソース」に訂正いたします。 （２）図面の第１図および第２図を添付のものと差し替
えます。
Claims (1)
- データ入力が、リード信号により制御されるトランスフ
ァーゲートを通してダイナミ、りのディレイドフリップ
フロップ回路に入力され、前記ダイナミックフリップフ
ロップ回路の出力を、インピーダンスを持つ素子と前記
リード信号と逆相のホールド信号により制御されるトラ
ンス７フーゲートとな通して前記ダイナミックの７リツ
プフロツプの入力にフィードバックするようにしにゞ多
特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202139A JPS58103222A (ja) | 1981-12-15 | 1981-12-15 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202139A JPS58103222A (ja) | 1981-12-15 | 1981-12-15 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103222A true JPS58103222A (ja) | 1983-06-20 |
| JPH0157848B2 JPH0157848B2 (ja) | 1989-12-07 |
Family
ID=16452600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202139A Granted JPS58103222A (ja) | 1981-12-15 | 1981-12-15 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628878A1 (fr) * | 1988-03-18 | 1989-09-22 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553234A (en) * | 1978-06-22 | 1980-01-11 | Toshiba Corp | Self-supporting cmos latch circuit |
| JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
-
1981
- 1981-12-15 JP JP56202139A patent/JPS58103222A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553234A (en) * | 1978-06-22 | 1980-01-11 | Toshiba Corp | Self-supporting cmos latch circuit |
| JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628878A1 (fr) * | 1988-03-18 | 1989-09-22 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0157848B2 (ja) | 1989-12-07 |
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