JPS58106915A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS58106915A JPS58106915A JP20523481A JP20523481A JPS58106915A JP S58106915 A JPS58106915 A JP S58106915A JP 20523481 A JP20523481 A JP 20523481A JP 20523481 A JP20523481 A JP 20523481A JP S58106915 A JPS58106915 A JP S58106915A
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- voltages
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/367—Non-linear conversion
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、低速のＡ／Ｄ変換器を使用して高速のＡ／
Ｄ変換を行うときに有用なＡ／Ｄ変換器に関する本ので
ある。
Ｄ変換を行うときに有用なＡ／Ｄ変換器に関する本ので
ある。
第１図は高帯域のアナログ信号を低速のＡ／Ｄ変換器に
よってデジタル信号に変換する回路構成を示したもので
、１は入力端子、２は増幅器、３ａ〜３ｄサンプリング
ホ一ルド回路ｓ４３〜４ｄはＡ／Ｄ変換器、５は並列−
直列変換器である。
よってデジタル信号に変換する回路構成を示したもので
、１は入力端子、２は増幅器、３ａ〜３ｄサンプリング
ホ一ルド回路ｓ４３〜４ｄはＡ／Ｄ変換器、５は並列−
直列変換器である。
この回路は、入力端子１から入力された高帯域のアナロ
グ信号を増幅器２によって充分な振幅とし、この振幅レ
ベルを時分割で供給されるサンプリングパルスΦＩＫよ
り動作する各サンブリフグホールド回路３８〜３ｄで４
相のサンプル電圧として検出する。そのあと４相とされ
たサンプル電圧の各々ＹＡ／Ｄ変換器４２〜４ｄによっ
てデジタル信号に変換し、並列−直列変換器５の出力に
、入力端子１より入力した７すｐグ信号ＩＩ’ｃ対応す
るデジタル信号を得るものである。
グ信号を増幅器２によって充分な振幅とし、この振幅レ
ベルを時分割で供給されるサンプリングパルスΦＩＫよ
り動作する各サンブリフグホールド回路３８〜３ｄで４
相のサンプル電圧として検出する。そのあと４相とされ
たサンプル電圧の各々ＹＡ／Ｄ変換器４２〜４ｄによっ
てデジタル信号に変換し、並列−直列変換器５の出力に
、入力端子１より入力した７すｐグ信号ＩＩ’ｃ対応す
るデジタル信号を得るものである。
この回路ではアナログ信号をサンプリングホールド回ｊ
ｉ！３ａ〜３４によって４相のサンプル電圧とし、Ａ／
Ｄ変換器４１〜４ｄに入力するので、Ａ／Ｄ変換器４ａ
〜４ｄとしては比較的低速なものが使用できるメリット
があるが並列に信号を変換しているＡ／Ｄ変換器４ａ〜
４ｄＬｆ）ｌｆ＃性に差異があると、アナ１グ信号の同
一レベル値が異なったデジタルフード変換され、もとの
アナログ信号に変換するとぎに歪形歪を起す。
ｉ！３ａ〜３４によって４相のサンプル電圧とし、Ａ／
Ｄ変換器４１〜４ｄに入力するので、Ａ／Ｄ変換器４ａ
〜４ｄとしては比較的低速なものが使用できるメリット
があるが並列に信号を変換しているＡ／Ｄ変換器４ａ〜
４ｄＬｆ）ｌｆ＃性に差異があると、アナ１グ信号の同
一レベル値が異なったデジタルフード変換され、もとの
アナログ信号に変換するとぎに歪形歪を起す。
次に、Ａ／Ｄ変換＠ ４ ａ 〜４ ｄ ＶＣよる変換
誤差の主な原因について説明する。
誤差の主な原因について説明する。
第２図は集積回路によって形成されているＡ／Ｄ変換器
４ａを示したもので、ｒ１〜ｒ、＋１は電圧分割回路の
抵抗、０１〜Ｃｎは比較器、ＥＮはエンコダ、Ｌはラッ
チ回ＦＩ１１を示す。
４ａを示したもので、ｒ１〜ｒ、＋１は電圧分割回路の
抵抗、０１〜Ｃｎは比較器、ＥＮはエンコダ、Ｌはラッ
チ回ＦＩ１１を示す。
この回路は、参照電圧端子Ｅ□、及びＥｔｌｌ１間に供
給されている電圧を抵抗ｒ Ｉ−ｒ Ｉｌ＋ｌ Ｋ：よ
って分圧し、分圧した電圧を各々の比較器Ｃ８〜ＣＩ、
の比較電圧とすると共に、比較器Ｃ，−Ｃ，の他方の端
子にはアナログ信号をサンプルした電圧が加えられて〜
・る。したがって、サンプル電圧値に応じて、各比較器
Ｃ〜Ｃ，の出力は１又はＯの出力ｔ！ 次のエンコーダＥＮＫ入力する。比較器Ｃ８〜Ｃ０は、
ｎビットのコードに変換する場合に２ａ個必要となり、
例えば８ビツトでは２５６個の比較器Ｃ２〜Ｃ，ｔ−設
けることになる。そのため分圧用の抵抗「、〜「１＋、
は２５７個必費になり、参照電圧端子Ｅ□−Ｅ工の電圧
を２５６分割する値に選ばれる。この抵抗値に上敷％の
誤差があると、同一レベルの被サンプル電圧を加えた場
合でも、各々Ａ／Ｄ変換器４ａ〜４ｄでは異なったテジ
タルコード信号が出力されることになり、前述したよう
に波形歪の原因となる。
給されている電圧を抵抗ｒ Ｉ−ｒ Ｉｌ＋ｌ Ｋ：よ
って分圧し、分圧した電圧を各々の比較器Ｃ８〜ＣＩ、
の比較電圧とすると共に、比較器Ｃ，−Ｃ，の他方の端
子にはアナログ信号をサンプルした電圧が加えられて〜
・る。したがって、サンプル電圧値に応じて、各比較器
Ｃ〜Ｃ，の出力は１又はＯの出力ｔ！ 次のエンコーダＥＮＫ入力する。比較器Ｃ８〜Ｃ０は、
ｎビットのコードに変換する場合に２ａ個必要となり、
例えば８ビツトでは２５６個の比較器Ｃ２〜Ｃ，ｔ−設
けることになる。そのため分圧用の抵抗「、〜「１＋、
は２５７個必費になり、参照電圧端子Ｅ□−Ｅ工の電圧
を２５６分割する値に選ばれる。この抵抗値に上敷％の
誤差があると、同一レベルの被サンプル電圧を加えた場
合でも、各々Ａ／Ｄ変換器４ａ〜４ｄでは異なったテジ
タルコード信号が出力されることになり、前述したよう
に波形歪の原因となる。
この発明は、かＮる点圧かんカｔみてなされたもので、
各々のＡ／Ｄ変換器に内蔵されている比較器の比較電圧
′ｆｔ揃えるため、数個の比較電圧端子を形成し、変換
されたコード信号が各相のＡ／Ｄ変換器で一致するよう
にしたものである。
各々のＡ／Ｄ変換器に内蔵されている比較器の比較電圧
′ｆｔ揃えるため、数個の比較電圧端子を形成し、変換
されたコード信号が各相のＡ／Ｄ変換器で一致するよう
にしたものである。
第３図（ａ）、 （ｂ）は、この発明の一笑施例を説明
するため前述した比較器Ｃ１〜Ｃゎに比較電圧を供給す
る抵抗分圧回路の部分を示したもので、第３図（ａ）は
２つのＡ／Ｄ変換器の〜抵抗分圧回路を１２個の抵抗ｒ
＋−ｒｔｔ及びｒＩ′〜ｒ１．′で形成している場合を
並べて図示したもひである。
するため前述した比較器Ｃ１〜Ｃゎに比較電圧を供給す
る抵抗分圧回路の部分を示したもので、第３図（ａ）は
２つのＡ／Ｄ変換器の〜抵抗分圧回路を１２個の抵抗ｒ
＋−ｒｔｔ及びｒＩ′〜ｒ１．′で形成している場合を
並べて図示したもひである。
この図で、第１のＡ／Ｄ変換器の抵抗分圧回路をｒ、〜
「１．で形成し、各分圧点の電圧値が抵抗「１〜「１．
の誤差によって均等でないことを分圧点・印の位置で示
している。同様に第２のＡ／Ｄ変換器についても、抵抗
分圧回路を抵抗ｒ１′〜ｒ、！′で示し、その分圧点の
電圧値を・印の位置で表わすと、互いに同一分圧電圧と
なるべきところに抵抗「、〜ｒａｔｅ ｒｌ′〜１．
′の誤差によってｅ、〜ε２．なる誤差電圧が発生して
いることが分かる。
「１．で形成し、各分圧点の電圧値が抵抗「１〜「１．
の誤差によって均等でないことを分圧点・印の位置で示
している。同様に第２のＡ／Ｄ変換器についても、抵抗
分圧回路を抵抗ｒ１′〜ｒ、！′で示し、その分圧点の
電圧値を・印の位置で表わすと、互いに同一分圧電圧と
なるべきところに抵抗「、〜ｒａｔｅ ｒｌ′〜１．
′の誤差によってｅ、〜ε２．なる誤差電圧が発生して
いることが分かる。
このような誤差を除去するためには、各々の抵抗’ｔ
ｒＩ＝、、＋、 ｊ、’：、 ｒ２Ｚ ”””ｙ
ｒ１２ ＝ｒ＋２’とする必要があるが、各Ａ／Ｄ変換
器について数百個の抵抗の全部を全て揃えることは現実
的に木幹である。かといって、各Ａ／Ｄ変換器のそれぞ
れに比較電圧を印加する端子群を設け、共通の比較電圧
を供給することも変換ビット数が多い場合は、回路設計
上回＠になる。
ｒＩ＝、、＋、 ｊ、’：、 ｒ２Ｚ ”””ｙ
ｒ１２ ＝ｒ＋２’とする必要があるが、各Ａ／Ｄ変換
器について数百個の抵抗の全部を全て揃えることは現実
的に木幹である。かといって、各Ａ／Ｄ変換器のそれぞ
れに比較電圧を印加する端子群を設け、共通の比較電圧
を供給することも変換ビット数が多い場合は、回路設計
上回＠になる。
そこでこの発明では、第３図（ａ）に示すように２つの
Ａ／Ｄ変換器の抵抗分圧回路の数個所に外付は端子Ｔ１
〜Ｔ３及び７ 、／〜Ｔｉを設け、これらを互いにリー
ド練ｌ、〜１．で接続できるようにする。
Ａ／Ｄ変換器の抵抗分圧回路の数個所に外付は端子Ｔ１
〜Ｔ３及び７ 、／〜Ｔｉを設け、これらを互いにリー
ド練ｌ、〜１．で接続できるようにする。
このようＫすると、少なくとも分圧点（Ｐ４ 、 Ｐ４
’ ）。
’ ）。
（Ｐ？ｔ Ｐｙ ）、（Ｐ＋。ｐＰｌ。′）では同一の
電位となるから他の点、丁なわち（Ｐ、、 Ｐ、’）、
（Ｐｔ、 Ｐ； ）。
電位となるから他の点、丁なわち（Ｐ、、 Ｐ、’）、
（Ｐｔ、 Ｐ； ）。
・・・・・・、 （Ｐｌ！−Ｐ＋７）で発生していた
誤差電圧（ｇ。
誤差電圧（ｇ。
〜ε、１）も！ｆ＃ＫＩＩ！ｉ、明するまでもなく減少
することは明らかであるから、抵抗ｒ１〜ｒａｔ を及
びｒ 、ｌ〜ｆ；、に数％の誤差があっても２つのＡ／
Ｄ変換器で対応する比較電圧をほぼ同一とすることがで
きる。
することは明らかであるから、抵抗ｒ１〜ｒａｔ を及
びｒ 、ｌ〜ｆ；、に数％の誤差があっても２つのＡ／
Ｄ変換器で対応する比較電圧をほぼ同一とすることがで
きる。
外付は端子（Ｔ、〜Ｔｓ ）、 （Ｔ＋’ごＴ３′）を
どの程度の割合で設けるかは、抵抗（「、〜’＋２’Ｌ
（ｒｌ’〜ｒ１２”の精度により決まり、その数は少
なくとも変換されたコードの最少のビットが一致する範
囲圧しておけばよい。
どの程度の割合で設けるかは、抵抗（「、〜’＋２’Ｌ
（ｒｌ’〜ｒ１２”の精度により決まり、その数は少
なくとも変換されたコードの最少のビットが一致する範
囲圧しておけばよい。
並列して駆動すべきＡ／Ｄ変換器が４個の場合は、勿論
、各々のＡ／Ｄ変換器に形成されている外付は端子Ｔ１
〜Ｔ、の同電位となる点な全て接続することになる。
、各々のＡ／Ｄ変換器に形成されている外付は端子Ｔ１
〜Ｔ、の同電位となる点な全て接続することになる。
このよりにＡ／Ｄ変換器の比較電圧を形成する分圧点に
外付は端子電設けると、さらに次のような利用方法が考
えられろ◎ 第４図は前述した第２図のＡ／Ｄ変換器に外付は端子Ｔ
１〜Ｔｌ１（数は任意に設定できる）Ｖ設けた場合を示
したもので、通常は参照電圧端子Ｅ□〜Ｅ□間に参照電
圧を接続し、リニヤなＡ／Ｄ変換器とされているが、外
付は端子Ｔ、〜Ｔ、に任意な電圧Ｅ、、〜Ｅ工を加えて
動作させると、分圧点Ｐ、〜Ｐ、の電位が均等にならず
非線形のＡ／Ｄ変換器が構成できる。
外付は端子電設けると、さらに次のような利用方法が考
えられろ◎ 第４図は前述した第２図のＡ／Ｄ変換器に外付は端子Ｔ
１〜Ｔｌ１（数は任意に設定できる）Ｖ設けた場合を示
したもので、通常は参照電圧端子Ｅ□〜Ｅ□間に参照電
圧を接続し、リニヤなＡ／Ｄ変換器とされているが、外
付は端子Ｔ、〜Ｔ、に任意な電圧Ｅ、、〜Ｅ工を加えて
動作させると、分圧点Ｐ、〜Ｐ、の電位が均等にならず
非線形のＡ／Ｄ変換器が構成できる。
従来、量子化雑音を軽減する一つの方式としてアナログ
信号を非線形回路によって低い振幅レベルで増強し、そ
の信号でＡ／Ｄ変換する技術が知られている。
信号を非線形回路によって低い振幅レベルで増強し、そ
の信号でＡ／Ｄ変換する技術が知られている。
このような非線形のＡ／Ｄ変換を行う場合は、第４図に
示した外付は端子Ｔ、〜エエに電圧Ｅａｔ〜Ｅ工を印加
することＫよって、外付は端子Ｔ。−Ｔ。
示した外付は端子Ｔ、〜エエに電圧Ｅａｔ〜Ｅ工を印加
することＫよって、外付は端子Ｔ。−Ｔ。
間ではＥｐｗ Ｉ！□の電圧が印加でき、この間の分
圧点Ｐ、、Ｐ、には＋の電圧が供給できる。
圧点Ｐ、、Ｐ、には＋の電圧が供給できる。
同様に、 Ｔ、〜Ｔ２間ではＥ、、−Ｈ□の電圧が印加
され、この間の分圧点Ｐ、、 Ｐ、にはＥ−Ｅ１の電
圧が供給される。以下同様に、各分圧点Ｐ１〜Ｐ０
にはそれぞれ外付は端子Ｔ、〜Ｔ、に印加した電圧Ｅ□
〜ＥＩＫよって決められる電圧（但しＥ＋ａｔ ＞ Ｅ
□〉Ｅｏ・・・・・・〉Ｅ工）が供給されるので、これ
らの電圧を可変することによって任意の非線形特性を持
ったＡ／Ｄ変換器が得られる。
され、この間の分圧点Ｐ、、 Ｐ、にはＥ−Ｅ１の電
圧が供給される。以下同様に、各分圧点Ｐ１〜Ｐ０
にはそれぞれ外付は端子Ｔ、〜Ｔ、に印加した電圧Ｅ□
〜ＥＩＫよって決められる電圧（但しＥ＋ａｔ ＞ Ｅ
□〉Ｅｏ・・・・・・〉Ｅ工）が供給されるので、これ
らの電圧を可変することによって任意の非線形特性を持
ったＡ／Ｄ変換器が得られる。
分圧点（Ｐ、−Ｐ、）と外付は端子Ｔ１〜Ｔｗが図示の
ように異なる場合は折線近似となるが、外付は端子Ｔ１
〜Ｔｏヲ増加してゆくと非線形の船のになり、各分圧点
Ｐ１〜Ｐａの数だけ外付は端子を設けると、抵抗分圧回
路の抵抗が不用になる。
ように異なる場合は折線近似となるが、外付は端子Ｔ１
〜Ｔｏヲ増加してゆくと非線形の船のになり、各分圧点
Ｐ１〜Ｐａの数だけ外付は端子を設けると、抵抗分圧回
路の抵抗が不用になる。
前記外付は端子Ｔ、〜■ｏに印加する電圧の供給回路の
実施例を第５図（ａ）〜（ｄ）に示す。
実施例を第５図（ａ）〜（ｄ）に示す。
第５図（ａ）は分圧用の直列抵抗Ｒ８〜Ｒｘの１＊を非
線形電圧Ｅａｔ〜Ｅ工が得られるように設定したもので
あり、第５図（ｂ）は分圧用の直列抵抗Ｒ０〜Ｒオを可
変抵抗として非線形の電圧Ｅ、１〜Ｅ□を得るようにし
たものである。
線形電圧Ｅａｔ〜Ｅ工が得られるように設定したもので
あり、第５図（ｂ）は分圧用の直列抵抗Ｒ０〜Ｒオを可
変抵抗として非線形の電圧Ｅ、１〜Ｅ□を得るようにし
たものである。
又、第５図（ｃ）、 （ｄ）は複数のデジタル−アナロ
グ変換器Ｄ／ Ａｌ −Ｄ／ Ａｍによって非線形の電
圧Ｅ１１〜）九、ゲ出力するもので、非線形の特性をデ
ジタル信号によって可変することができる。
グ変換器Ｄ／ Ａｌ −Ｄ／ Ａｍによって非線形の電
圧Ｅ１１〜）九、ゲ出力するもので、非線形の特性をデ
ジタル信号によって可変することができる。
以上説明したように、この発明のＡ／Ｄ変換器はＡ／Ｄ
変換器に内蔵されている比較器の比較電圧端子を外付は
端子とするようＫしたので、特にＡ／Ｄ変換器を並列し
てアナｐグーデジタル変換する変換回路に有用であり、
非線形のＡ／Ｄ変換器としても使用することができると
いう利点がある。
変換器に内蔵されている比較器の比較電圧端子を外付は
端子とするようＫしたので、特にＡ／Ｄ変換器を並列し
てアナｐグーデジタル変換する変換回路に有用であり、
非線形のＡ／Ｄ変換器としても使用することができると
いう利点がある。
第１図は低速のＡ／ｉ）ｆ換器で高帯域のアナログ信号
をＡ／Ｄ変換する回路のブロック図、第２図はＡ／Ｄ変
換器の内部回路図、第３図（ａ ）、 （ｂ）は比較電
圧を揃えるための説明図、第４図はこの発明の一実施例
な示す外付は端子を設けたＡ／Ｄ変換器の回路図、第５
図（ａ）〜（ｄ）はＡ／Ｄ変換器を非線形で動作させる
電圧を発生する回路図である。 図中、Ｐ、〜Ｐ、は分圧点、Ｔ、 −Ｔヨは外付は端子
、０１〜Ｃ，は比較器、ＥＮはエンコーダ、Ｌはラッチ
回路である。 第１図 第２図 ムａ 第３図 （ａ） （ｂ） 第４図 第５峰 （ａ） （ｂ） （ｃ）（
ｄ）
をＡ／Ｄ変換する回路のブロック図、第２図はＡ／Ｄ変
換器の内部回路図、第３図（ａ ）、 （ｂ）は比較電
圧を揃えるための説明図、第４図はこの発明の一実施例
な示す外付は端子を設けたＡ／Ｄ変換器の回路図、第５
図（ａ）〜（ｄ）はＡ／Ｄ変換器を非線形で動作させる
電圧を発生する回路図である。 図中、Ｐ、〜Ｐ、は分圧点、Ｔ、 −Ｔヨは外付は端子
、０１〜Ｃ，は比較器、ＥＮはエンコーダ、Ｌはラッチ
回路である。 第１図 第２図 ムａ 第３図 （ａ） （ｂ） 第４図 第５峰 （ａ） （ｂ） （ｃ）（
ｄ）
Claims (1)
- 抵抗分割回路によって比較電圧χ供給されている入力端
子な有する複数の比較器と、前記比較器の出力信号をコ
ード化するエンコーダと、エンコーダの出力を保持する
ラッチ回路からなるＡ／Ｄ変換器において、前記比較電
圧が供給されている入力端子火外付は端子とするように
構成したこと１特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20523481A JPS58106915A (ja) | 1981-12-21 | 1981-12-21 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20523481A JPS58106915A (ja) | 1981-12-21 | 1981-12-21 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106915A true JPS58106915A (ja) | 1983-06-25 |
Family
ID=16503621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20523481A Pending JPS58106915A (ja) | 1981-12-21 | 1981-12-21 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106915A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786940A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 直並列型ａ／ｄ変換器 |
| JP2001168715A (ja) * | 1999-11-04 | 2001-06-22 | Hyundai Electronics Ind Co Ltd | アナログデジタルコンバータ |
| JP2007135099A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | Ａｄ変換装置及び映像表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS5672527A (en) * | 1979-11-19 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Parallel analog-to-digital converter |
-
1981
- 1981-12-21 JP JP20523481A patent/JPS58106915A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS5672527A (en) * | 1979-11-19 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Parallel analog-to-digital converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786940A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 直並列型ａ／ｄ変換器 |
| JP2001168715A (ja) * | 1999-11-04 | 2001-06-22 | Hyundai Electronics Ind Co Ltd | アナログデジタルコンバータ |
| JP2007135099A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | Ａｄ変換装置及び映像表示装置 |
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