JPS58107713A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタルフィルタに関する。

ディジタルフィルタの構成要素である乗Ｘ益。

加算器、遅延メモリ等の高速化に伴い、従来のアナログ
フィルタに代り、ディジタルフィルタが用いられ始めて
いる。

従来ディジタルフィルタは、例えは、第１図に示すよう
な非巡回形ディジタルフィルタを構成する場合、第２図
に示すようなハードウェア構成によル時系列データ（Ｄ
ｉ）と（ａｔ　）とのＭ検相を求めることによシ実現さ
れる。以下、＃ｇ２図を参照しながら、動作を簡単に説
萌する。第２図において、１は単位時間遅延素子として
用いるｎワードからなるＲＡＪ　２はｎワードからなる
係数メモリ、３絋乗算器、４は加算器、５はレジスタ、
６．７は前記１．２のメモリのそれぞれのアドレス指定
手段であるアドレスレジスタ、８は入力である。この構
成において、一つの人力信号に対して、一つの出力信号
を得るためには、以下に示す動作を行う必要がある〇 １）レジスタ５．６．７の値をゼロクリアする。

ｍ）　　１ｏ）ＬＡＮ、２の係数メモリのレジスタ６゜
７で指定される内容をそれぞれ読み出し、それらを３で
乗算し、その結果とレジスタ５の内容を４で加算し、結
果をレジスタ５に格納する、レジスタ６．７をそれぞれ
１だけ増加させる。

謝）前記Ｉｔ）をｎ（ロ）繰ル返す。

ｌｖ）　　托ＡＭＩの（蓋−１）番地の内容を４％地に
転送する。この動作を１”１　１ｇ”　　２＊・・・２
．１について行う。

Ｖ）入力信号８をＲＡＭ　１のθ番地に格納する。

上記一連の動作を行うことによシ、出力信号値をレジス
タ５に得ることができる。

前記：）〜りの各動作を一定りロック周期ＣＴで実行で
きるものとすると、前記１）〜Ｖ）を実行するのに要す
る時間は （１＋ｎ＋ｎ＋１）ＸＣＴ である。

笑時間ディジタルフィルタにおいては、サンプリング周
期中に、すべての処理を終了しなければならす、処理の
高速化が望まれている。

本発明の目的は高速処理の可能な、すなわち、前記〜の
メモリ転送処理を不要とし、前記１）〜Ｖ）の処理を従
来例に比べ約半分の時間で実行可能なディジタルフィル
タを提供することにある。

本発明によれは遅延データ列（Ｉ）（ｔ、ｋ））　（但
しに＝０．１．・・・Ｎ−ｔ、ｔはサンプリング時刻）
を目ピ憶するためにＲＡＭを用い、かつサンプリング時
刻ｔにおける遅延データ列（１）（ｔ、ｋ））とサンプ
リング時刻ｔ＋１における遅延データ列（Ｄ（ｔ＋ｘ、
ｋ））の各データ間Ｋ Ｄ（ｔ＋１　、　ｋ）＝Ｄ（ｔ　、　ｋ−１）　（但し
に＝１　、２　。

・・・Ｎ−１） なる関係があるディジタルフィルタにおいて、Ｗワード
（Ｗ＞Ｎ）からなるＲＡＭと、前記ＲＡＭのアドレ〜を
・指定するアドレス指定手段と、前記　　　　′ＲＡＮ
に記憶されている前記遅延データ列（１）（ｂ、ｋ））
を前記アドレス指定手段によシ脂次耽み出すことにより
、任意時刻ｔの時系列データ（Ｄｉ）但しｉ＝０　、１
　、・・・Ｎ−１を得る手段と、次のサンプリング時刻
ｔ＋１の時系列データ（Ｄｉ　）を得るための遅延デー
タ列（Ｄ（ｔ−Ｈ，ｋ））の構成要素であるＤ（ｔ＋ｘ
、０）を、前記時刻ｔの遅延データＤ（ｔ、０）を格納
している記憶番地の隣の番地であって、Ｄ（ｔ、ｋ）（
但しに＝１　、２　、・・・Ｎ−１）を記憶していない
記憶番地に記憶せしめる手段とを有することによフ、前
記ＲＡＭ内でのデータ転送を不要としたディジタルフィ
ルタが得られる。

以下、本発明の一実施例を図面を用いて説明するＯ 第２図は、第１図で示されたｎタップの非巡回形フィル
タを実現する要所ブロック図であるが、本発明を同じフ
ィルタに適用した場合も要所ブロック図は、第２図と同
じになる。

第２図において、従来例と異なるのは、ＲＡＭ１が（ｎ
＋１）飴からなることである。第３図に、ＲＡＮｌのメ
モリーマツプを、第４図に、係数メモリのメモリーマツ
プを示す。第３図の時刻ｔにおけるメモリーマツプにお
いて、５ｔ−１は第１図のＤＤＫ対応し、５ｔ−Ｖは、
第１図のハに、以下同様に、Ｓｔ−！ｌは第１図のＤｎ
−＊に対応する。同様に第３図の時刻を十ｉにおけるメ
モリーマツプにおいては、Ｓｔは第１図のＤｏに、８１
−１は８２図のハに、以下同様に、８ｔ−（ｎ−１）は
Ｄ−ＩＫそｔｔｔ’し対応する。

次に動作を簡単に説明する。第２図において、第１囚の
ディジタルフィルタを実現するためには、以下に示す動
作を行えば良い。例えば時刻ｔにおいては、 げ　レジスタ６に２番地を七ット、レジスタ５及び７を
０にクリア げレジスタ６及びレジスタ７で指定されるＲＡＭ　１及
び係数メモリ２の内容をそれぞれ読み出し、それらを３
で乗算し、その結果をレジスタ５の内容を加′算器４で
加算し、その結果をレジスタ５に格納する。レジスタ６
．７を１だけ増加させるＯ ｍ）／前記ｌ）を１回〈シ返す。

Ｉｖ）’　８に印加された、新たに生じた記憶すべき−
ｊ！延データＳｔを１番地へ格納する。

時刻ｔ＋１においては前記１）′〜ｌｖ）′の動作のう
ちげにおいて、レジスタ６に１をセットし、　ｌｖ）’
において、Ｓ１＋１　を０番地へ格納する。前記げ〜Ｉ
ｖ）′に必要な処理時間は、従来技術と同様げ〜ｔｖ）
／、の各動作が一定りロック周期ＣＴ　ｎｓで実行でき
るものとすると、前記＋　）／〜ｌｖ）’を実行するの
に必要な時間は （１＋ｎ＋１）ＸＣＴ となる。これは従来例と比べＲＡＭ内でのデータ転送が
工費になったことにより約半分の処理時間で処理されて
いることは明白である。

本発明の実施例を第１図の非巡回形フィルタについて説
明したが、第５図のような、巡回形ディジタルフィルタ
及び、その変形に対しても適応できることは明白である
。

【図面の簡単な説明】

第１図は非巡回形フィルタを示す論理図、第２図はディ
ジタルフィルタを示すブロック図、第３図はＲＡＭのメ
モリマツプを示す図、第４図は係数メそりのメモリマツ
プを示す図、第５図は巡回形ディジタルフィルタを示す
論理図である。 １・・・・・・ＲＡＮ１２・・・・・・係数メモリ、３
・・・・・・乗算器、４・・・・・・加算器。 躬　ｌ　図 羊、２　図 θ　１２Ｊ　　　　　　　　　九−／ｆＬ　　番地δｔ
−（ｎすυ　　　　　　　　　　　　　　　　　　　　
　　　５ｔ−（ｔｔ−２）５１イｚ−ｔ）０／２Ｊ　　
　　　　　、ｎ、−１ル　番廼５ｔ−（１１４）　　δ
１−（ｆＬ−／）＃３Ｉ！Ｉ 乙　　　／　　　２　　　Ｊ　　　　−−ｆｌ−２ｆＬ
−１茎４１１！ｌＩ 早５図

Claims (1)

【特許請求の範囲】
1. Ｉｔ　Ａ　Ｍと、前記ＲＡＭのアドレスを指定するアド
   レス指定手段と、前記ＲＡＭに記憶されている遅延デー
   タ例（Ｄ（ｂ、に月を前記アドレス指定手段によル順次
   読み出すことによル、任意時刻ｔの時系列データ（Ｌ）
   ｉ　）　（但しｉ＝０　、１　、・・１１−１　）　ヲ
   得る手段と、次のサンプリング時刻ｔ＋ｉの時系列デー
   タ（ＩＪｉ　）を得るための遅延データ列（Ｄ（ｔ＋１
   、に月の構成要素であるＤ（ｔ＋１．０）を、前記時刻
   ｔのｓ蝿テータＤ（ｔ、０）　　を格納している記憶番
   地の隣の帯地であって、Ｄ（ｔ、ｋ）（但しに＝１゜２
   、・・・Ｎ−１）を記憶していない記憶番地に記憶せし
   める手段とを有することによｐ、前記ＲＡＭ内でのデー
   タ転送を不要としたことを特徴とするディジタルフィル
   タ。