JPH0119652B2 - - Google Patents
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- Publication number
- JPH0119652B2 JPH0119652B2 JP56207404A JP20740481A JPH0119652B2 JP H0119652 B2 JPH0119652 B2 JP H0119652B2 JP 56207404 A JP56207404 A JP 56207404A JP 20740481 A JP20740481 A JP 20740481A JP H0119652 B2 JPH0119652 B2 JP H0119652B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- time
- address
- register
- digital filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタルフイルタに関する。
デイジタルフイルタの構成要素である乗算器、
加算器、遅延メモリ等の高速化に伴い、従来のア
ナログフイルタに代り、デイジタルフイルタが用
いられ始めている。
加算器、遅延メモリ等の高速化に伴い、従来のア
ナログフイルタに代り、デイジタルフイルタが用
いられ始めている。
従来デイジタルフイルタは、例えば、第１図に
示すような非巡回形デイジタルフイルタを構成す
る場合、第２図に示すようなハードウエア構成に
より時系列データ｛Di｝と｛ai｝との累積和を求
めることにより実現される。以下、第２図を参照
しながら、動作を簡単に説明する。第２図におい
て、１は単位時間遅延素子として用いるｎワード
からなるRAM、２はｎワードからなる係数メモ
リ、３は乗算器、４は加算器、５はレジスタ、
６，７は前記１，２のメモリのそれぞれのアドレ
ス指定手段であるアドレスレジスタ、８は入力で
ある。この構成において、一つの入力信号に対し
て、一つの出力信号を得るためには、以下に示す
動作を行う必要がある。
示すような非巡回形デイジタルフイルタを構成す
る場合、第２図に示すようなハードウエア構成に
より時系列データ｛Di｝と｛ai｝との累積和を求
めることにより実現される。以下、第２図を参照
しながら、動作を簡単に説明する。第２図におい
て、１は単位時間遅延素子として用いるｎワード
からなるRAM、２はｎワードからなる係数メモ
リ、３は乗算器、４は加算器、５はレジスタ、
６，７は前記１，２のメモリのそれぞれのアドレ
ス指定手段であるアドレスレジスタ、８は入力で
ある。この構成において、一つの入力信号に対し
て、一つの出力信号を得るためには、以下に示す
動作を行う必要がある。
レジスタ５，６，７の値をゼロクリアする。
１のRAM、２の係数メモリのレジスタ６，
７で指定される内容をそれぞれ読み出し、それ
らを３で乗算し、その結果とレジスタ５の内容
を４で加算し、結果をレジスタ５に格納する、
レジスタ６，７をそれぞれ１だけ増加させる。
７で指定される内容をそれぞれ読み出し、それ
らを３で乗算し、その結果とレジスタ５の内容
を４で加算し、結果をレジスタ５に格納する、
レジスタ６，７をそれぞれ１だけ増加させる。
前記をｎ回繰り返す。
RAM１の（ｉ−１）番地の内容をｉ番地に
転送する。この動作をｉ＝ｎ−１，ｎ−２，…
２，１について行う。
転送する。この動作をｉ＝ｎ−１，ｎ−２，…
２，１について行う。
入力信号８をRAM１の０番地に格納する。
上記一連の動作を行うことにより、出力信号値
をレジスタ５に得ることができる。
をレジスタ５に得ることができる。
前記〜の各動作を一定クロツク周期CTで
実行できるものとすると、前記〜を実行する
のに要する時間は （１＋ｎ＋ｎ＋１）×CT である。
実行できるものとすると、前記〜を実行する
のに要する時間は （１＋ｎ＋ｎ＋１）×CT である。
実時間デイジタルフイルタにおいては、サンプ
リング周期中に、すべての処理を終了しなければ
ならず、処理の高速化が望まれている。
リング周期中に、すべての処理を終了しなければ
ならず、処理の高速化が望まれている。
本発明の目的は高速処理の可能な、すなわち、
前記のメモリ転送処理を不要とし、前記〜
の処理を従来例に比べ約半分の時間で実行可能な
デイジタルフイルタを提供することにある。
前記のメモリ転送処理を不要とし、前記〜
の処理を従来例に比べ約半分の時間で実行可能な
デイジタルフイルタを提供することにある。
本発明によれば遅延データ列｛Ｄ（ｔ，ｋ）｝
（但しｋ＝０，１，…Ｎ−1.tはサンプリング時
刻）を記憶するためにRAMを用い、かつサンプ
リング時刻ｔにおける遅延データ列｛Ｄ（ｔ，
ｋ）｝とサンプリング時刻ｔ＋１における遅延デ
ータ列｛Ｄ（ｔ＋１，ｋ）｝の各データ間に Ｄ（ｔ＋１，ｋ）＝Ｄ（ｔ，ｋ−１） （但しｋ＝１，２，…Ｎ−１） なる関係があるデイジタルフイルタにおいて、Ｗ
ワード（Ｗ＞Ｎ）からなるRAMと、前記RAM
のアドレスを指定するアドレス指定手段と、前記
RAMに記憶されている前記遅延データ列｛Ｄ
（ｂ，ｋ）｝を前記アドレス指定手段により順次読
み出すことにより、任意時刻ｔの時系列データ
｛Di｝但しｉ＝０，１，…Ｎ−１を得る手段と、
次のサンプリング時刻ｔ＋１の時系列データ
｛Di｝を得るための遅延データ列｛Ｄ（ｔ＋１，
ｋ）｝の構成要素であるＤ（ｔ＋１，０）を、前記
時刻ｔの遅延データＤ（ｔ，０）を格納している
記憶番地の隣の番地であつて、Ｄ（ｔ，ｋ）（但し
ｋ＝１，２，…Ｎ−１）を記憶していない記憶番
地に記憶せしめる手段とを有することにより、前
記RAM内でのデータ転送を不要としたデイジタ
ルフイルタが得られる。
（但しｋ＝０，１，…Ｎ−1.tはサンプリング時
刻）を記憶するためにRAMを用い、かつサンプ
リング時刻ｔにおける遅延データ列｛Ｄ（ｔ，
ｋ）｝とサンプリング時刻ｔ＋１における遅延デ
ータ列｛Ｄ（ｔ＋１，ｋ）｝の各データ間に Ｄ（ｔ＋１，ｋ）＝Ｄ（ｔ，ｋ−１） （但しｋ＝１，２，…Ｎ−１） なる関係があるデイジタルフイルタにおいて、Ｗ
ワード（Ｗ＞Ｎ）からなるRAMと、前記RAM
のアドレスを指定するアドレス指定手段と、前記
RAMに記憶されている前記遅延データ列｛Ｄ
（ｂ，ｋ）｝を前記アドレス指定手段により順次読
み出すことにより、任意時刻ｔの時系列データ
｛Di｝但しｉ＝０，１，…Ｎ−１を得る手段と、
次のサンプリング時刻ｔ＋１の時系列データ
｛Di｝を得るための遅延データ列｛Ｄ（ｔ＋１，
ｋ）｝の構成要素であるＤ（ｔ＋１，０）を、前記
時刻ｔの遅延データＤ（ｔ，０）を格納している
記憶番地の隣の番地であつて、Ｄ（ｔ，ｋ）（但し
ｋ＝１，２，…Ｎ−１）を記憶していない記憶番
地に記憶せしめる手段とを有することにより、前
記RAM内でのデータ転送を不要としたデイジタ
ルフイルタが得られる。
以下、本発明の一実施例を図面を用いて説明す
る。
る。
第２図は、第１図で示されたｎタツプの非巡回
形フイルタを実現する要所ブロツク図であるが、
本発明を同じフイルタに適用した場合も要所ブロ
ツク図は、第２図と同じになる。
形フイルタを実現する要所ブロツク図であるが、
本発明を同じフイルタに適用した場合も要所ブロ
ツク図は、第２図と同じになる。
第２図において、従来例と異なるのは、RAM
１が（ｎ＋１）語からなることである。第３図
に、RAM１のメモリーマツプを、第４図に、係
数メモリのメモリーマツプを示す。第３図の時刻
ｔにおけるメモリーマツプにおいて、St-1は第１
図のD0に対応し、St-2は、第１図のD1に、以下
同様に、St-oは第１図のDo-1に対応する。同様に
第３図の時刻ｔ＋１におけるメモリーマツプにお
いては、Stは第１図のD0に、St-1は第２図のD1
に、以下同様に、St-(o-1)はDo-1にそれぞれ対応
する。
１が（ｎ＋１）語からなることである。第３図
に、RAM１のメモリーマツプを、第４図に、係
数メモリのメモリーマツプを示す。第３図の時刻
ｔにおけるメモリーマツプにおいて、St-1は第１
図のD0に対応し、St-2は、第１図のD1に、以下
同様に、St-oは第１図のDo-1に対応する。同様に
第３図の時刻ｔ＋１におけるメモリーマツプにお
いては、Stは第１図のD0に、St-1は第２図のD1
に、以下同様に、St-(o-1)はDo-1にそれぞれ対応
する。
次に動作を簡単に説明する。第２図において、
第１図のデイジタルフイルタを実現するために
は、以下に示す動作を行えば良い。例えば時刻ｔ
においては、 ′ レジスタ６に２番地をセツト、レジスタ５
及び７を０にクリア ′ レジスタ６及びレジスタ７で指定される
RAM１及び係数メモリ２の内容をそれぞれ読
み出し、それらを３で乗算し、その結果をレジ
スタ５の内容を加算器４で加算し、その結果を
レジスタ５に格納する。レジスタ６，７を１だ
け増加させる。
第１図のデイジタルフイルタを実現するために
は、以下に示す動作を行えば良い。例えば時刻ｔ
においては、 ′ レジスタ６に２番地をセツト、レジスタ５
及び７を０にクリア ′ レジスタ６及びレジスタ７で指定される
RAM１及び係数メモリ２の内容をそれぞれ読
み出し、それらを３で乗算し、その結果をレジ
スタ５の内容を加算器４で加算し、その結果を
レジスタ５に格納する。レジスタ６，７を１だ
け増加させる。
′ 前記をｎ回くり返す。
′ ８に印加された、新たに生じた記憶すべき
遅延データStを１番地へ格納する。
遅延データStを１番地へ格納する。
時刻ｔ＋１においては前記′〜′の動作のう
ち′において、レジスタ６に１をセツトし、
′において、St+1を０番地へ格納する。前記
′〜′に必要な処理時間は、従来技術と同様
′〜′の各動作が一定クロツク周期CTosで実行
できるものとすると、前記′〜′を実行するの
に必要な時間は （１＋ｎ＋１）×CT となる。これは従来例と比べRAM内でのデータ
転送が不要になつたことにより約半分の処理時間
で処理されていることは明白である。
ち′において、レジスタ６に１をセツトし、
′において、St+1を０番地へ格納する。前記
′〜′に必要な処理時間は、従来技術と同様
′〜′の各動作が一定クロツク周期CTosで実行
できるものとすると、前記′〜′を実行するの
に必要な時間は （１＋ｎ＋１）×CT となる。これは従来例と比べRAM内でのデータ
転送が不要になつたことにより約半分の処理時間
で処理されていることは明白である。
本発明の実施例を第１図の非巡回形フイルタに
ついて説明したが、第５図のような、巡回形デイ
ジタルフイルタ及び、その変形に対しても適応で
きることは明白である。
ついて説明したが、第５図のような、巡回形デイ
ジタルフイルタ及び、その変形に対しても適応で
きることは明白である。
第１図は非巡回形フイルタを示す論理図、第２
図はデイジタルフイルタを示すブロツク図、第３
図はRAMのメモリマツプを示す図、第４図は係
数メモリのメモリマツプを示す図、第５図は巡回
形デイジタルフイルタを示す論理図である。 １……RAM、２……係数メモリ、３……乗算
器、４……加算器。
図はデイジタルフイルタを示すブロツク図、第３
図はRAMのメモリマツプを示す図、第４図は係
数メモリのメモリマツプを示す図、第５図は巡回
形デイジタルフイルタを示す論理図である。 １……RAM、２……係数メモリ、３……乗算
器、４……加算器。
Claims (1)
- １ RAMと、前記RAMのアドレスを指定する
アドレス指定手段と、前記RAMに記憶されてい
る遅延データ列｛Ｄ（ｔ，ｋ）｝を前記アドレス指
定手段により順次読み出すことにより、任意のサ
ンプリング時刻ｔでの時系列データ｛Di｝（但し
ｉ＝０，１，…Ｎ−１）を取り出す手段と、次の
サンプリング時刻ｔ＋１の時系列データ｛Di｝を
得るために新たに必要とされる遅延データＤ（ｔ
＋１，０）を、前記時刻ｔにおける遅延データＤ
（ｔ，ｏ）を格納している記憶番地の隣の番地で
あつて、Ｄ（ｔ，ｋ）（但し、ｋ＝１，２，…Ｎ−
１）を記憶していない記憶番地に記憶せしめる手
段とを有することを特徴とするデイジタルフイル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740481A JPS58107713A (ja) | 1981-12-22 | 1981-12-22 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740481A JPS58107713A (ja) | 1981-12-22 | 1981-12-22 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107713A JPS58107713A (ja) | 1983-06-27 |
| JPH0119652B2 true JPH0119652B2 (ja) | 1989-04-12 |
Family
ID=16539172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20740481A Granted JPS58107713A (ja) | 1981-12-22 | 1981-12-22 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107713A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142170A (en) * | 1991-03-28 | 1992-08-25 | Rockwell International Corporation | High repetition rate signal reject apparatus and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363948A (en) * | 1976-11-19 | 1978-06-07 | Fujitsu Ltd | Digital filter |
| JPS56137725A (en) * | 1980-03-31 | 1981-10-27 | Anritsu Corp | Digital filter |
-
1981
- 1981-12-22 JP JP20740481A patent/JPS58107713A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107713A (ja) | 1983-06-27 |
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