JPS58107728A - 位相ロツクル−プ - Google Patents
位相ロツクル−プInfo
- Publication number
- JPS58107728A JPS58107728A JP56207771A JP20777181A JPS58107728A JP S58107728 A JPS58107728 A JP S58107728A JP 56207771 A JP56207771 A JP 56207771A JP 20777181 A JP20777181 A JP 20777181A JP S58107728 A JPS58107728 A JP S58107728A
- Authority
- JP
- Japan
- Prior art keywords
- vco
- input signal
- counter
- external input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相ロックループに関し、特に、磁気ディスク
記憶装置のデータ読出し回路に用いられているような、
入力信号の周期に比べその周波数変化周期が遅い位相ロ
ックループの改良に関する。
記憶装置のデータ読出し回路に用いられているような、
入力信号の周期に比べその周波数変化周期が遅い位相ロ
ックループの改良に関する。
上述のようなフェーズロックループで問題となるも−の
−一つに、高調波ロック現象がある。つまり、フェーズ
ロックループの出方周波数が入力周波数のｎ７ｍ（ｍ、
ｎは共に整数）の周波数にロックしてしまう現象である
。磁気ディスク記ｔα装置などでこの現象が発生すると
、読出し不能に陥るか、書込みエラーを誘発するので、
この高調波ロック現象は極力避けるようにしなければな
らない。
−一つに、高調波ロック現象がある。つまり、フェーズ
ロックループの出方周波数が入力周波数のｎ７ｍ（ｍ、
ｎは共に整数）の周波数にロックしてしまう現象である
。磁気ディスク記ｔα装置などでこの現象が発生すると
、読出し不能に陥るか、書込みエラーを誘発するので、
この高調波ロック現象は極力避けるようにしなければな
らない。
従来の位相ロックループは、この現象を避けるために、
引き込み開始時に電圧制御発振器（ＶＣＯ）のコントロ
ール電圧を固定レベルにクランプし、ｖＣＯの周波数が
ある範囲以上には動がないようにする方式をとっていた
。しかし、この方式は引き込み範囲を犠牲にしなければ
ならない欠点をもっている。
引き込み開始時に電圧制御発振器（ＶＣＯ）のコントロ
ール電圧を固定レベルにクランプし、ｖＣＯの周波数が
ある範囲以上には動がないようにする方式をとっていた
。しかし、この方式は引き込み範囲を犠牲にしなければ
ならない欠点をもっている。
本発明はこのような点に着目して成されたもので、その
目的とするところは、引き込み範囲をせばめることなく
、高調波ロック現象を防いだ位相ロックループを提供せ
んとするものである。
目的とするところは、引き込み範囲をせばめることなく
、高調波ロック現象を防いだ位相ロックループを提供せ
んとするものである。
しかして本発明による位相ロックループ（二あっては、
引き込みを開始する直前にＶＣＯの発振周波数と引き込
むべき入力信号の周波数とを比較し、その差に応じたア
ナログ電圧を作成し、引き込みが完了するまでの間、そ
の電圧を中心とした所定の゛電圧範囲内（二ＶＣＯのコ
ントロール電圧をクランプすること（二より、ＶＣＯの
出力周波数を引き込むべき入力信号の周波数から所定の
限度以上：二は動かないように制限する。この制限範囲
は引き込み開始直前の入力周波数から決定されるので、
引き込み範囲を犠牲にすることもなくなる。またコ（７
）時に、ＶＣＯのコントロール電圧を所定の範囲以上に
動かそうとする信号が発生することを避けるため、引き
込みを開始する時点でｖＣＯの発振を一旦停止させてか
ら、入力信号と同期させて再び発振を開始させる。
引き込みを開始する直前にＶＣＯの発振周波数と引き込
むべき入力信号の周波数とを比較し、その差に応じたア
ナログ電圧を作成し、引き込みが完了するまでの間、そ
の電圧を中心とした所定の゛電圧範囲内（二ＶＣＯのコ
ントロール電圧をクランプすること（二より、ＶＣＯの
出力周波数を引き込むべき入力信号の周波数から所定の
限度以上：二は動かないように制限する。この制限範囲
は引き込み開始直前の入力周波数から決定されるので、
引き込み範囲を犠牲にすることもなくなる。またコ（７
）時に、ＶＣＯのコントロール電圧を所定の範囲以上に
動かそうとする信号が発生することを避けるため、引き
込みを開始する時点でｖＣＯの発振を一旦停止させてか
ら、入力信号と同期させて再び発振を開始させる。
以下、添付呂面（＝沿って本発明の一実施例を詳細に説
明する。
明する。
図面において、位相比較器１１、・ローノくスフイルタ
１２および電圧制御発振器（ＶＣＯ）１３は位相ロック
ループの基本回路を構成する要素である。位相比較器１
１はＶＣ０１３の出力信号、つまり位相ロックループの
出力信号３３と、外部入力信号３０との位相差に比例し
た直流信号を出力し、これはローパスフィルタ１２を介
してＶ Ｃ０１３のコントローｔＣ＝電圧入力に与えら
れる。
１２および電圧制御発振器（ＶＣＯ）１３は位相ロック
ループの基本回路を構成する要素である。位相比較器１
１はＶＣ０１３の出力信号、つまり位相ロックループの
出力信号３３と、外部入力信号３０との位相差に比例し
た直流信号を出力し、これはローパスフィルタ１２を介
してＶ Ｃ０１３のコントローｔＣ＝電圧入力に与えら
れる。
１４〜２４は上記の基本回路の引き込み動作（二関与す
る要素であり、これらの作用は以下の通りである。
る要素であり、これらの作用は以下の通りである。
引き込み開始指示信号３１が与えられると、その立上が
りでカウンタ１６がリセットし、またフリップフロップ
（ＦＦ）２１．２２がリセットする。ＦＦｎの出力の立
下がりで他方のカウンタＩがリセットされる。このカウ
ンタ加の入力側のＡＮＤ回路１９は引き込み開始信号３
１で開かれる。また、カウンタ１６の入力側のＡＮＤ回
路１４はＦＦ２１の出力、 。
りでカウンタ１６がリセットし、またフリップフロップ
（ＦＦ）２１．２２がリセットする。ＦＦｎの出力の立
下がりで他方のカウンタＩがリセットされる。このカウ
ンタ加の入力側のＡＮＤ回路１９は引き込み開始信号３
１で開かれる。また、カウンタ１６の入力側のＡＮＤ回
路１４はＦＦ２１の出力、 。
つまり引き込み開始信号３２が立下がるため開かれる。
したがって、カウンタ１６，２０はそれぞれ外部入力信
号３０．ＶＣＯ出力信号３３のカウントを同時に開始す
る。
号３０．ＶＣＯ出力信号３３のカウントを同時に開始す
る。
カウンタ加からキャリー出力が出ると、Ｆ Ｆ １８
。
。
２１がセットする。Ｆ Ｆ １８のセットによりＶ Ｃ
０１３のリセット入力が立」：かり、Ｖ Ｃ０１３は発
振を停止１・、する。ＦＦ２１のセット；：より引き込
み開始信号３２が立上がると、これにＯＲ，回路２３を
介して接続されたＦＦ２４がリセットし、位相比較器１
１のゲート入力を下げてその出力金フローティング状態
（二する。つまり、Ｖ Ｃ０１３の帰還路が断たれる。
０１３のリセット入力が立」：かり、Ｖ Ｃ０１３は発
振を停止１・、する。ＦＦ２１のセット；：より引き込
み開始信号３２が立上がると、これにＯＲ，回路２３を
介して接続されたＦＦ２４がリセットし、位相比較器１
１のゲート入力を下げてその出力金フローティング状態
（二する。つまり、Ｖ Ｃ０１３の帰還路が断たれる。
また引き込み開始信号３２の立上がりにより、ＮＮＴ）
回路１４が閉じられてカウンタ１６のカウントが停止し
、同時にアナログゲート１５が開いてダイオードアレイ
５がＶ Ｃ０１３のコントロール電圧入力に接続される
。この時のカウンタ１６のカウント値は、引き込み開始
信号３２の立上がる直前におけるループの人、出力信号
３０．・３３の周波数差に相当し、これに対応したアナ
ログ電圧がＡ−Ｄ変換器１７より出力される。このダイ
オードアレイ５は、入力電圧を中心として一定の電圧範
囲内に出力電圧をクランプするクランプ回路として働く
ものであり、したがって、ＶＣＯ１３のコントロール電
圧入力はＡ−Ｄ変換器１７の出力電圧を中心として一定
の電圧範囲内にクランプされる。この電圧範囲は引き込
み開始直前のループ入出力信号間の周波数差に依存して
おり、この範囲のコントロール電圧値でＶ ＣＯ１３を
発振させると、Ｖ Ｃ０１３の発振周波数と外部入力信
号（９）の周波数は暖めて接近する。
回路１４が閉じられてカウンタ１６のカウントが停止し
、同時にアナログゲート１５が開いてダイオードアレイ
５がＶ Ｃ０１３のコントロール電圧入力に接続される
。この時のカウンタ１６のカウント値は、引き込み開始
信号３２の立上がる直前におけるループの人、出力信号
３０．・３３の周波数差に相当し、これに対応したアナ
ログ電圧がＡ−Ｄ変換器１７より出力される。このダイ
オードアレイ５は、入力電圧を中心として一定の電圧範
囲内に出力電圧をクランプするクランプ回路として働く
ものであり、したがって、ＶＣＯ１３のコントロール電
圧入力はＡ−Ｄ変換器１７の出力電圧を中心として一定
の電圧範囲内にクランプされる。この電圧範囲は引き込
み開始直前のループ入出力信号間の周波数差に依存して
おり、この範囲のコントロール電圧値でＶ ＣＯ１３を
発振させると、Ｖ Ｃ０１３の発振周波数と外部入力信
号（９）の周波数は暖めて接近する。
Ｆ Ｆ １８はセット直後の外部入力信号間の立上がり
でリセットし、これによりＶ Ｃ０１３が外部入力信号
（資）と同期をとられて発振を再開する。これと同時に
ＦＦ２４がセットし、位相比較器１１からループ入出力
信号間の位相差に相当する位相エラー電圧が出るよう（
二なり、位相ロックループの引き込み動作が始まる。前
述のように、Ｖ Ｃ０１３のコントロール電圧はクラン
プされておりＶ Ｃ０１３の発振周波数は外部入力信号
間のそれと接近しており、またＶ ＣＯ１３は外部入力
信号間と同期させられて発振を開始する。したがって、
位相比較器１１から出る位相エラー電圧は極めて小さく
、Ｖ ＣＯ１３は速やかに外部入力信号（９）に位相ロ
ックする。
でリセットし、これによりＶ Ｃ０１３が外部入力信号
（資）と同期をとられて発振を再開する。これと同時に
ＦＦ２４がセットし、位相比較器１１からループ入出力
信号間の位相差に相当する位相エラー電圧が出るよう（
二なり、位相ロックループの引き込み動作が始まる。前
述のように、Ｖ Ｃ０１３のコントロール電圧はクラン
プされておりＶ Ｃ０１３の発振周波数は外部入力信号
間のそれと接近しており、またＶ ＣＯ１３は外部入力
信号間と同期させられて発振を開始する。したがって、
位相比較器１１から出る位相エラー電圧は極めて小さく
、Ｖ ＣＯ１３は速やかに外部入力信号（９）に位相ロ
ックする。
カウンタ加はカウントを続けており、次のキャリー出力
がカウンタ加から出ると、ＦＦ２１がリセットして引き
込み開始信号３２が立下がり、ＦＦ２２がセットして引
き込み完了信号３４が立上がる。引き込み開始信号３２
が落ちるので、アナログゲート１５は閉じ、Ｖ Ｃ０１
３のコントロール電圧入力はダイオードアレイ５による
クランプを受けなくなり、位相比較器１１からの位相エ
ラー電圧に自由に追従できるようになる。引き込み完了
信号３４が立上がった後は引き込み開始信号３２が落と
されるため、ＡＮＤ回路１９が閉じ、カウンタ２０は停
止する。したがって、位相ロックループは通常の動作を
継続する。
がカウンタ加から出ると、ＦＦ２１がリセットして引き
込み開始信号３２が立下がり、ＦＦ２２がセットして引
き込み完了信号３４が立上がる。引き込み開始信号３２
が落ちるので、アナログゲート１５は閉じ、Ｖ Ｃ０１
３のコントロール電圧入力はダイオードアレイ５による
クランプを受けなくなり、位相比較器１１からの位相エ
ラー電圧に自由に追従できるようになる。引き込み完了
信号３４が立上がった後は引き込み開始信号３２が落と
されるため、ＡＮＤ回路１９が閉じ、カウンタ２０は停
止する。したがって、位相ロックループは通常の動作を
継続する。
なお、本発明は上記実施例に限定されるわけではなく、
本発明の要旨を逸脱しない範囲で種々変形が許される。
本発明の要旨を逸脱しない範囲で種々変形が許される。
本発明は以上に述べたように、引き込み開始直前のルー
プ入出力信号間の周波数差に応じた値を中心とする所定
の電圧範囲内に、ｖＣＯのコントロール電圧をクランプ
し、その状態でループ入力信号と同期させてｖＣＯの発
振を再開させる。しかして、ｖＣＯの発振再開時の発振
周波数はループ入力信号の周波数に既に接近しており、
したがって高調波ロック現象を防止でき、また引き込み
時間を短縮できる。また、■ｃｏのコントロール電圧を
固定値にクランプするのではないから、引き込み範囲が
狭くなることもない。
プ入出力信号間の周波数差に応じた値を中心とする所定
の電圧範囲内に、ｖＣＯのコントロール電圧をクランプ
し、その状態でループ入力信号と同期させてｖＣＯの発
振を再開させる。しかして、ｖＣＯの発振再開時の発振
周波数はループ入力信号の周波数に既に接近しており、
したがって高調波ロック現象を防止でき、また引き込み
時間を短縮できる。また、■ｃｏのコントロール電圧を
固定値にクランプするのではないから、引き込み範囲が
狭くなることもない。
図は本発明の一実施例を示す回路図である。
１１・・・位相比較器、１２・・・ローパスフィルタ、
１３・・・電圧制御発振器、１４．１９・・・ＡＮＤ回
路、１５・・・アナログゲート、１６．２０・・・カウ
ンタ、１７・・・Ｄ−Ａ変換器、１８，２１，２２．２
４・・・フリップフロップ（ＦＦ）、乙・・・ＯＲ回路
、５・・・ダイオードアレイ、加・・・外部入力信号（
ループ入力信号）、３１・・・引き込み開始指示信号、
３′２・・・引き込み開始信号、 ３３・・・ＶＣ。 Ｏ出力信号（ループ出力信号）、 ３４・・・引き込み
完了信号。
１３・・・電圧制御発振器、１４．１９・・・ＡＮＤ回
路、１５・・・アナログゲート、１６．２０・・・カウ
ンタ、１７・・・Ｄ−Ａ変換器、１８，２１，２２．２
４・・・フリップフロップ（ＦＦ）、乙・・・ＯＲ回路
、５・・・ダイオードアレイ、加・・・外部入力信号（
ループ入力信号）、３１・・・引き込み開始指示信号、
３′２・・・引き込み開始信号、 ３３・・・ＶＣ。 Ｏ出力信号（ループ出力信号）、 ３４・・・引き込み
完了信号。
Claims (1)
- １、 外部入力信号と電圧制御発振器（ＶＣＯ）の出力
信号との位相差に応じて該ｖＣＯのコントロール電圧を
制御して、該ＶＣＯを該外部入力信号に位相ロックさせ
る位相ロックループにおいて、引き込みを開始する際に
、その直前の該ｖＣＯの出力信号と該外部入力信号との
周波数差に応じた値を中心とする所定の電圧範囲内に該
コントロール電圧を一時的にクランプする回路と、該Ｖ
ＣＯの発振を一旦停止させ、上記のクランプが行なわれ
ている状態で該外部入力信号と同期させて該ＶＣＯの発
振を再開させる回路とを備えることを特徴とする位相ロ
ックループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207771A JPS58107728A (ja) | 1981-12-22 | 1981-12-22 | 位相ロツクル−プ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207771A JPS58107728A (ja) | 1981-12-22 | 1981-12-22 | 位相ロツクル−プ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107728A true JPS58107728A (ja) | 1983-06-27 |
Family
ID=16545252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207771A Pending JPS58107728A (ja) | 1981-12-22 | 1981-12-22 | 位相ロツクル−プ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002986A1 (fr) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Circuit synchronisateur de phase |
-
1981
- 1981-12-22 JP JP56207771A patent/JPS58107728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002986A1 (fr) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Circuit synchronisateur de phase |
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