JPH03182119A - Ｐｌｌロック検出回路 - Google Patents
Ｐｌｌロック検出回路Info
- Publication number
- JPH03182119A JPH03182119A JP1322329A JP32232989A JPH03182119A JP H03182119 A JPH03182119 A JP H03182119A JP 1322329 A JP1322329 A JP 1322329A JP 32232989 A JP32232989 A JP 32232989A JP H03182119 A JPH03182119 A JP H03182119A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- phase
- reference signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＰＬＬ （Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏ
ｐ）回路に関し、特にディジタル方式のＰＬＬロック検
出回路に関するものである。
ｐ）回路に関し、特にディジタル方式のＰＬＬロック検
出回路に関するものである。
［従来の技術］
従来、ＰＬＬ回路は、基準信号とＶＣＯからの入力信号
との位相差を検出するための位相比較器が組込まれてい
る。
との位相差を検出するための位相比較器が組込まれてい
る。
第３図はＰＬＬ回路の概略ブロック図であり第４図は第
３図のａから０点の波形を示すタイミングチャート図で
ある。
３図のａから０点の波形を示すタイミングチャート図で
ある。
位相比較器１０はｂの入力信号とａのＶＣＯ２０（Ｖｏ
ｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃ１１１
ａｔｏｒ）からの基準信号との位相を比較し、基準信号
の位相が入力信号に対して遅れている場合には、位相差
に比例したデユーティサイクルの負のパルス（０点の信
号）を出力する。
ｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃ１１１
ａｔｏｒ）からの基準信号との位相を比較し、基準信号
の位相が入力信号に対して遅れている場合には、位相差
に比例したデユーティサイクルの負のパルス（０点の信
号）を出力する。
このときにおけるｄの信号は“Ｈｉｇｈ”のままである
。逆に、基準信号の位相が入力信号に対して進んでいる
場合には負のパルスを（ｄ点の信号）を出力する。この
ときにおけるＣの信号は“Ｈｉｇｈ”のままである。そ
して、基準信号と入力信号との位相が一致したときｃ、
ｄはともに“Ｈｉｇｈ” レベルとなる。
。逆に、基準信号の位相が入力信号に対して進んでいる
場合には負のパルスを（ｄ点の信号）を出力する。この
ときにおけるＣの信号は“Ｈｉｇｈ”のままである。そ
して、基準信号と入力信号との位相が一致したときｃ、
ｄはともに“Ｈｉｇｈ” レベルとなる。
上記位相比較器１０の出力（負のパルス）を積分団路３
０において積分し、さらにローパスフィルタ４０を通し
てディジタル量をアナログ量（誤差電圧に変換する。こ
れをＶＣＯ２０に与えて、ＶＣＯ２０の発振周波数を制
御し、基準信号と入力信号の位相を一致させ、この同期
した状態（ロック状態）において入力信号からデータを
抽出する。
０において積分し、さらにローパスフィルタ４０を通し
てディジタル量をアナログ量（誤差電圧に変換する。こ
れをＶＣＯ２０に与えて、ＶＣＯ２０の発振周波数を制
御し、基準信号と入力信号の位相を一致させ、この同期
した状態（ロック状態）において入力信号からデータを
抽出する。
したがってこのロック状態を検出する必要がある。
論理的ゲート回路５０は上記ロック状態を検出するため
の回路であり位相比較器１０の出力Ｃ２ｄの論理的ＡＮ
Ｄ （あるいはＮＡＮＤ）をとることにより、ロック状
態では“Ｈ１ｇｈ＠、アンロック状態では“Ｌｏｗ”を
出力する（ｅ点の信号）。
の回路であり位相比較器１０の出力Ｃ２ｄの論理的ＡＮ
Ｄ （あるいはＮＡＮＤ）をとることにより、ロック状
態では“Ｈ１ｇｈ＠、アンロック状態では“Ｌｏｗ”を
出力する（ｅ点の信号）。
すなわち位相比較器１０と論理的ゲート回路５０とでＰ
ＬＬロック検出回路を構成する。
ＬＬロック検出回路を構成する。
［発明が解決しようとする課題］
しかしながら、上述したＰＬＬロック検出回路では基準
信号と入力信号の位相が一致すると、即座にロック出力
を出すため次の問題がある。
信号と入力信号の位相が一致すると、即座にロック出力
を出すため次の問題がある。
ロック状態からロックが外れ、再び位相を合わせようと
ロックイン動作をする場合において、入力信号（被同期
信号）の位相が基準信号（すなわち同期信号）の位相を
中心にして、進み遅れを繰返しながら、同期信号の位相
へ収束していく。この過渡特性はループゲインとダンピ
ング定数という振動要素による固有の周波数を持つ。し
たがって、過渡応答中において、被同期信号が同期信号
の位相に収束中に位相が一致する点を通過する時、ロッ
ク出力を出す。すなわちロックが不安定な状態において
誤ってロック出力を出す可能性がある。
ロックイン動作をする場合において、入力信号（被同期
信号）の位相が基準信号（すなわち同期信号）の位相を
中心にして、進み遅れを繰返しながら、同期信号の位相
へ収束していく。この過渡特性はループゲインとダンピ
ング定数という振動要素による固有の周波数を持つ。し
たがって、過渡応答中において、被同期信号が同期信号
の位相に収束中に位相が一致する点を通過する時、ロッ
ク出力を出す。すなわちロックが不安定な状態において
誤ってロック出力を出す可能性がある。
本発明は、上記問題に鑑みてなされたものであり、過渡
応答中において、誤ってロック出力を出すのを防止する
ことのできるＰＬＬロック検出回路を提供することを目
的とする。
応答中において、誤ってロック出力を出すのを防止する
ことのできるＰＬＬロック検出回路を提供することを目
的とする。
［課題を解決するための手段］
上記目的を達成するための本発明に係るＰＬＬロック検
出回路は、入力信号と、ｖＣＯからの基準信号との位相
差を位相比較器により検出し、この位相誤差検出信号に
基づいて、前記ＶＣＯを制御するものにおいて、前記位
相誤差検出信号を検出開始点から基準信号の次のクロッ
クの立上がりまで保持する第１の保持手段と、前記第１
の保持手段の出力を前記位相比較器に入力される基準信
号の１周期ごとに保持する第２の保持手段とを備えもの
である。
出回路は、入力信号と、ｖＣＯからの基準信号との位相
差を位相比較器により検出し、この位相誤差検出信号に
基づいて、前記ＶＣＯを制御するものにおいて、前記位
相誤差検出信号を検出開始点から基準信号の次のクロッ
クの立上がりまで保持する第１の保持手段と、前記第１
の保持手段の出力を前記位相比較器に入力される基準信
号の１周期ごとに保持する第２の保持手段とを備えもの
である。
［作用］
以上の構成の本発明であればロックイン動作中において
、位相比較器が位相の一致点を瞬間的に検出しても、第
１の保持手段により一度検出した位相誤差検出出力を基
準信号の次のクロックの立上がりまで保持し、さらに第
１の保持手段の出力を基準信号の１周期ごとに保持する
ことにより、ロック検出出力を少なくとも１周期聞出さ
ないでおくことができる。したがって、過渡応答中にお
いて即座にロック検出を出すことを防止することができ
る。
、位相比較器が位相の一致点を瞬間的に検出しても、第
１の保持手段により一度検出した位相誤差検出出力を基
準信号の次のクロックの立上がりまで保持し、さらに第
１の保持手段の出力を基準信号の１周期ごとに保持する
ことにより、ロック検出出力を少なくとも１周期聞出さ
ないでおくことができる。したがって、過渡応答中にお
いて即座にロック検出を出すことを防止することができ
る。
［実施例］
第１図は本発明のＰＬＬロック検出回路のブロック図で
あり、第２図は第１図のａからｇ点における波形を時系
列的に示したタイミングチャート図である。
あり、第２図は第１図のａからｇ点における波形を時系
列的に示したタイミングチャート図である。
図において位相比較器１、および論理的ゲート回路２は
従来技術の項において説明したものと同様である。
従来技術の項において説明したものと同様である。
第１のフリップフロップ回路３はＤ型フリップフロップ
回路が使用され、そのリセット端子Ｒは前記論理的ゲー
ト回路２の出力端子に接続され、データ入力端子Ｄ１が
電源に接続され、クロック入力端子ＣＫＩに基準信号が
入力される。
回路が使用され、そのリセット端子Ｒは前記論理的ゲー
ト回路２の出力端子に接続され、データ入力端子Ｄ１が
電源に接続され、クロック入力端子ＣＫＩに基準信号が
入力される。
第２のフリップフロップ回路４も上記第１のフリップフ
ロップ回路３と同様にＤ型フリップフロップが使用され
、クロック入力端子ＣＫ２に基準入力信号が入力され、
データ入力端子Ｄ２が上記第１のフリップフロップ回路
３の出力端子Ｑ１に接続される。
ロップ回路３と同様にＤ型フリップフロップが使用され
、クロック入力端子ＣＫ２に基準入力信号が入力され、
データ入力端子Ｄ２が上記第１のフリップフロップ回路
３の出力端子Ｑ１に接続される。
すなわちこの第２のフリップフロップ回路により基準信
号のクロックの立上がり時における第１のフリップフロ
ップ回路の出力が“Ｈｉｇｈ“か“Ｌｏｗ”かを読取り
“Ｈｉｇｈ”の場合には口ツク状態、“Ｌｏｗ”の場合
にはアンロック状態として出力端子Ｑ２から出力する。
号のクロックの立上がり時における第１のフリップフロ
ップ回路の出力が“Ｈｉｇｈ“か“Ｌｏｗ”かを読取り
“Ｈｉｇｈ”の場合には口ツク状態、“Ｌｏｗ”の場合
にはアンロック状態として出力端子Ｑ２から出力する。
上記第１図のＰＬＬロック検出回路の動作を第２図のタ
イミングチャート図を参照して説明する。
イミングチャート図を参照して説明する。
今、Ｔ１の時点でａの基準信号の位相がｂの入力信号に
対して遅れたと仮定する。
対して遅れたと仮定する。
位相比較器１は、基準信号と入力信号の位相差に比例し
たデユーティサイクルの負のパルスを出力する。このパ
ルスはＣ点に現われる。そしてこのクロックパルスは論
理的ゲート回路２および図示しないループ回路（積分回
路、ローパスフィルタ）に供給される。
たデユーティサイクルの負のパルスを出力する。このパ
ルスはＣ点に現われる。そしてこのクロックパルスは論
理的ゲート回路２および図示しないループ回路（積分回
路、ローパスフィルタ）に供給される。
ループ回路に供給された負のパルスは積分回路、ローパ
スフィルタを介してｖＣＯに供給され、入力信号の位相
を遅らせるために供される。入力信号の位相が遅れ、Ｔ
３の時点ではオーバシュートして入力信号の位相が基準
信号の位相よりも遅れる。この遅れ進みを繰返してＴ４
の時点で位相が一致する。
スフィルタを介してｖＣＯに供給され、入力信号の位相
を遅らせるために供される。入力信号の位相が遅れ、Ｔ
３の時点ではオーバシュートして入力信号の位相が基準
信号の位相よりも遅れる。この遅れ進みを繰返してＴ４
の時点で位相が一致する。
一方、論理的ゲート回路２に供給されたＴ１の時点にお
ける負のパルスはｅ点を通して第１のフリップフロップ
回路３のリセット端子Ｒに与えられ、出力端子Ｑ１の出
力は、クロック入力端子ＣＫ１に基準信号のクロックの
立上がりが入力されるまで“Ｌｏｗ”となる。また、第
１のフリップフロップ回路３はＴ２の時点における遅れ
位相に比例したデユーティサイクルの負のパルス、およ
びＴ３の時点における進み位相に比例したデユーティの
負のパルスに対しても同様に動作し、Ｔ２の時点から基
準信号の次のクロックに立上がり、およびＴ３の時点か
ら基準信号の次のクロックの立上がりまで“Ｌｏｗ”レ
ベルを出力する。
ける負のパルスはｅ点を通して第１のフリップフロップ
回路３のリセット端子Ｒに与えられ、出力端子Ｑ１の出
力は、クロック入力端子ＣＫ１に基準信号のクロックの
立上がりが入力されるまで“Ｌｏｗ”となる。また、第
１のフリップフロップ回路３はＴ２の時点における遅れ
位相に比例したデユーティサイクルの負のパルス、およ
びＴ３の時点における進み位相に比例したデユーティの
負のパルスに対しても同様に動作し、Ｔ２の時点から基
準信号の次のクロックに立上がり、およびＴ３の時点か
ら基準信号の次のクロックの立上がりまで“Ｌｏｗ”レ
ベルを出力する。
この基準信号に同期した信号が第２のフリップフロップ
回路４のデータ入力端子Ｄ２に入力される。そして、第
２のフリップフロップ回路４により、クロック入力端子
ＣＫ２に入力される基準信号の立上がり点におけるデー
タ（ｆ点の信号）を読込む。上記Ｔ１からＴ３のいずれ
の時点においても、データは“Ｌｏｗ”であり、結局第
２のフリップフロップ回路４は出力端子Ｑ２から“Ｌ。
回路４のデータ入力端子Ｄ２に入力される。そして、第
２のフリップフロップ回路４により、クロック入力端子
ＣＫ２に入力される基準信号の立上がり点におけるデー
タ（ｆ点の信号）を読込む。上記Ｔ１からＴ３のいずれ
の時点においても、データは“Ｌｏｗ”であり、結局第
２のフリップフロップ回路４は出力端子Ｑ２から“Ｌ。
Ｗ”の信号を出力する。
次にＴ４の時点で位相が一致すると、位相比較１の出力
ｃ、 ｄは“Ｈｉｇｈ”に変化し、論理的ゲート回路
２の出力は（ｅ点の信号）は“Ｈｉｇｈ”に変化する。
ｃ、 ｄは“Ｈｉｇｈ”に変化し、論理的ゲート回路
２の出力は（ｅ点の信号）は“Ｈｉｇｈ”に変化する。
この’Ｈｉｇｈ”レベルの出力は、第１のフリップフロ
ップ回路３をリセットし、このときの基準信号はＨｉｇ
ｈ’ レベルであるから、第１のフリップフロップ回路
３の出力は、直ちに反転し、“Ｈｉｇｈ”レベルとなる
。
ップ回路３をリセットし、このときの基準信号はＨｉｇ
ｈ’ レベルであるから、第１のフリップフロップ回路
３の出力は、直ちに反転し、“Ｈｉｇｈ”レベルとなる
。
この“Ｈｉｇｈ”レベルの出力は第２のフリップフロッ
プ回路４のデータ入力端子に与えられ、第２のフリップ
フロップ回路４はＴ５の時点すなわち基準信号の次のク
ロックの立上がりで、入力データが“Ｈｉｇｈ”である
ことを読込み、出力端子Ｑ２からこれを出力する。した
がって位相が一致してから、基準信号の１周期経過後に
、ロック検出出力を出す。以上のごとくして位相比較器
１の入力位相が一致しなくなったときすなわち基準信号
の１周期の間にＬｏｗ”レベルが発生したとき、その１
周期の間“Ｌｏｗ”レベルを出力し、位相比較器１の入
力位相が一致したときは、基準信号の次のクロックの立
上がりで“Ｈｉｇｈ”レベルを出力することができる。
プ回路４のデータ入力端子に与えられ、第２のフリップ
フロップ回路４はＴ５の時点すなわち基準信号の次のク
ロックの立上がりで、入力データが“Ｈｉｇｈ”である
ことを読込み、出力端子Ｑ２からこれを出力する。した
がって位相が一致してから、基準信号の１周期経過後に
、ロック検出出力を出す。以上のごとくして位相比較器
１の入力位相が一致しなくなったときすなわち基準信号
の１周期の間にＬｏｗ”レベルが発生したとき、その１
周期の間“Ｌｏｗ”レベルを出力し、位相比較器１の入
力位相が一致したときは、基準信号の次のクロックの立
上がりで“Ｈｉｇｈ”レベルを出力することができる。
したがって位相比較器１の入力位相が一致すると即座に
ロック出力を出すことがない。
ロック出力を出すことがない。
なお、この発明は上記実施例に限定されるものではなく
、位相比較器１と論理的ゲート回路２の組合わせたＥＸ
−ＯＲ回路を使用して、基準信号と入力信号から直接ｅ
の点における信号を生成することが可能であり、また正
論理に代えて負論理で動作させることが可能であるなど
その他この発明の要旨を変更しない範囲で種々の設計変
更を施すことが可能である。
、位相比較器１と論理的ゲート回路２の組合わせたＥＸ
−ＯＲ回路を使用して、基準信号と入力信号から直接ｅ
の点における信号を生成することが可能であり、また正
論理に代えて負論理で動作させることが可能であるなど
その他この発明の要旨を変更しない範囲で種々の設計変
更を施すことが可能である。
［発明の効果］
以上の本発明であれば、第１の保持手段により、所定の
時間位相誤差検出出力を保持し、さらに第２の保持手段
により第１の保持手段の出力を基準信号の１周期ごとに
保持することにより、従来のごとく入力位相が一致する
と直ちにロック出力を出すことを防止することができる
。これにより安定したロック状態において、ロック判定
を確実かつ迅速に行なうことができるという効果が得ら
れる。
時間位相誤差検出出力を保持し、さらに第２の保持手段
により第１の保持手段の出力を基準信号の１周期ごとに
保持することにより、従来のごとく入力位相が一致する
と直ちにロック出力を出すことを防止することができる
。これにより安定したロック状態において、ロック判定
を確実かつ迅速に行なうことができるという効果が得ら
れる。
第１図は本発明の一実施例を示すブロック図、第２図は
前記第１図のタイミングチャート図、第３図は従来のＰ
ＬＬ回路の概略ブロック図、第４図は第３図のタイミン
グチャート図である。 図においてｌは位相比較器、２は論理的ゲート回路、３
は第１のフリップフロップ回路、４は第２のフリップフ
ロップ回路である。
前記第１図のタイミングチャート図、第３図は従来のＰ
ＬＬ回路の概略ブロック図、第４図は第３図のタイミン
グチャート図である。 図においてｌは位相比較器、２は論理的ゲート回路、３
は第１のフリップフロップ回路、４は第２のフリップフ
ロップ回路である。
Claims (1)
- 【特許請求の範囲】 入力信号と、ＶＣＯからの基準信号との位相差を位相比
較器により検出し、この位相誤差検出信号に基づいて前
記ＶＣＯを制御するものにおいて、前記位相誤差検出信
号を検出開始点から基準信号の次のクロックの立上がり
まで保持する第１の保持手段と、 前記第１の保持手段の出力を前記位相比較器に入力され
る基準信号の１周期ごとに保持する第２の保持手段とを
備えたことを特徴とするＰＬＬロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322329A JPH03182119A (ja) | 1989-12-11 | 1989-12-11 | Ｐｌｌロック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322329A JPH03182119A (ja) | 1989-12-11 | 1989-12-11 | Ｐｌｌロック検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03182119A true JPH03182119A (ja) | 1991-08-08 |
Family
ID=18142427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322329A Pending JPH03182119A (ja) | 1989-12-11 | 1989-12-11 | Ｐｌｌロック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03182119A (ja) |
-
1989
- 1989-12-11 JP JP1322329A patent/JPH03182119A/ja active Pending
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